【課題】誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。 （もっと読む）

【課題】コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができるパターンレイアウトを有する半導体装置を提供する。
【解決手段】第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、第１配線パターンのライン間に配置され、所定ピッチの３倍の幅を有するコンタクトパッド３０Ｂとを有する。第１配線パターンのラインとコンタクトパッドとの間隔は所定ピッチであり、所定ピッチは１００ｎｍ以下である。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】 メモリの動作特性の向上を図る。
【解決手段】実施形態の抵抗変化型メモリは、ビット線ＢＬとワード線ＷＬと、第１エミッタ２１と、第１ベース２３と、第１コレクタ２２とを有する、第１駆動型の第１バイポーラトランジスタ２と、第２エミッタ３１と、第２ベース３３と、第２コレクタ３２とを有する第２駆動型の第２バイポーラトランジスタ３と、第１及び第２端子を有する抵抗変化型メモリ素子１と、を具備し、メモリ素子１の第１端子は第１及び第２エミッタ２１，３１に接続され、メモリ素子１の第２端子は、ビット線ＢＬに接続され、第１及び第２ベース２３，３３はワード線ＷＬに接続される。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。 （もっと読む）

【課題】ワード線とコンタクトプラグとの短絡や、ワード線とビット配線との短絡を防ぐことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、半導体基板５０と、前記半導体基板５０の表層に、形成された複数の活性領域Ｋと、前記活性領域Ｋの表層から深さ方向に形成された不純物拡散層２２，２４と、前記複数の活性領域Ｋを横切るように形成された複数の溝部７に、セルゲート絶縁膜７Ａを介して前記半導体基板５０の上面５０ａよりも下方に位置するように埋め込まれたワード９線と、前記ワード線９上を埋め込むように形成された窒化シリコンからなる埋込絶縁膜１１と、前記不純物拡散層２２，２４に接続するビット配線と容量コンタクトプラグと、を具備し、前記ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が、前記埋込絶縁膜１１上の一部に重なるように配置されていることを特徴とする。 （もっと読む）

【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。 （もっと読む）

【課題】立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置を提供する。
【解決手段】ＴｉＮ下部電極１０２上に酸化ジルコニウム誘電体膜１１３を形成し、誘電体膜上にＴｉＮを含む上部電極１１７を形成する際、誘電体膜をＡＬＤ法で形成し、上部電極を形成する前に誘電体膜形成時のＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜１１６を成膜する。 （もっと読む）

【課題】半導体装置の製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた半導体装置を実現する。
【解決手段】パスコンについて、第１の容量絶縁膜が、記憶素子のトンネル絶縁膜と共に第１の絶縁膜２３で形成され、下部電極である第１の電極２６が、記憶素子の浮遊ゲート電極２５と共にドープト・アモルファスシリコン膜２４（結晶化されたもの）で形成され、第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成され、上部電極である第２の電極３７が、記憶素子の制御ゲート電極３６及び周辺回路のトランジスタのゲート電極４１と共に多結晶シリコン膜３４で形成される。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】メモリセル列ごとにアレイ電源線（ＡＲＶＤ）およびダウン電源線（ＤＷＶＤ）を配置する。ダウン電源線は、読出し時に接地に結合され、書込み時にフローティング状態とされる。書込み時、選択列のアレイ電源線への電源電圧の供給を停止するとともに該アレイ電源線を対応のダウン電源線に接続する。電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 （もっと読む）

【課題】高温相の結晶構造の容量絶縁膜を電極上に直接形成可能なキャパシタの製造方法を提供する。
【解決手段】本発明のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得る金属酸化物の形成工程であって、前記第一の電極３上に、前記低温相の結晶構造の成膜温度よりも低い第一の温度で前記非晶質相からなる前記金属酸化物を形成する工程と、前記第一の温度から、前記高温相の結晶構造の成膜温度である第二の温度まで、１０℃／秒以上の昇温速度で昇温し、前記第二の温度で前記金属酸化物をアニールすることにより、前記金属酸化物に前記高温相の結晶構造を析出させて容量絶縁膜４とする工程と、前記容量絶縁膜４上に第二の電極５を形成する工程を採用する。 （もっと読む）

【課題】相変化メモリの信頼性を向上させる。
【解決手段】例えば、ワード線ＷＬ０とビット線ＢＬ０の交点に設けられたメモリセル内の相変化素子に対して、この相変化素子をｒｅｓｅｔ動作によってアモルファス状態にする場合、ビット線ＢＬ０の立ち上がり時間ｔｒｂ／立ち下がり時間ｔｆｂを、ワード線ＷＬ０の立ち上がり時間ｔｒｗ／立ち下がり時間ｔｆｗより長くなるように構成する。この際に、ｒｅｓｅｔ動作で必要な相変化素子の急冷は、ワード線ＷＬ０の立ち下がり時間ｔｆｗを用いて行う。このような構成および動作を用いることで、ビット線ＢＬ０とワード線ＷＬ１の交点に設けられた非選択メモリセル内の相変化素子に対するディスターブ電流ＩＢＬ０１が低減する。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、メモリセルアレイを有する半導体装置において、直列に接続された第１乃至第ｍのメモリセルに含まれる各ノードに生じる寄生容量の値を同等の値とすることで、安定して動作可能な半導体装置とする。 （もっと読む）

【課題】半導体記憶装置を微細化した場合であっても、十分にカップリング比を高くする。
【解決手段】半導体記憶装置は、マトリクス状に配置されたメモリセルと複数のワード線１６とを有する。メモリセル１３は、行方向に複数個直列接続される。ワード線１６は、複数のメモリセル１３の制御ゲートを行方向と直交する列方向にそれぞれ接続する。メモリセル１３の行方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）