半導体装置の製造方法
【課題】信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供する。
【解決手段】ゲート配線１６ａを形成するのと同時に形成された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホールの第１の部分パターン６１ａ１をゲート配線の一部と重なり合うようにフォトレジスト膜に露光する工程と、活性領域１１ｂを形成するのと同時に形成された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホールの第２の部分パターン６１ａ２を活性領域の一部と重なり合うようにフォトレジスト膜に露光する工程と、フォトレジスト膜を現像し、第１の部分パターンと第２の部分パターンとが露光された箇所に開口部を形成する工程と、フォトレジスト膜をマスクとして絶縁膜をエッチングし、ゲート配線とソース／ドレイン拡散層２０とに達するコンタクトホールを形成する工程とを有している。
【解決手段】ゲート配線１６ａを形成するのと同時に形成された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホールの第１の部分パターン６１ａ１をゲート配線の一部と重なり合うようにフォトレジスト膜に露光する工程と、活性領域１１ｂを形成するのと同時に形成された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホールの第２の部分パターン６１ａ２を活性領域の一部と重なり合うようにフォトレジスト膜に露光する工程と、フォトレジスト膜を現像し、第１の部分パターンと第２の部分パターンとが露光された箇所に開口部を形成する工程と、フォトレジスト膜をマスクとして絶縁膜をエッチングし、ゲート配線とソース／ドレイン拡散層２０とに達するコンタクトホールを形成する工程とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、メモリセルがフリップフロップ回路により構成された高速動作が可能な半導体装置である。
【０００３】
ＳＲＡＭ等の半導体装置においては、メモリセル部においてゲート配線や導体プラグ等が極めて高密度に配される。ゲート配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。
【０００４】
近時では、低コスト化、大容量化を実現すべく、メモリセルの更なる微細化、集積化が要求されている。
【０００５】
そして、信頼性の高いＳＲＡＭを高い歩留りで製造することが求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、提案されているは半導体装置の製造方法では、必ずしも十分な信頼性や歩留りを得られない場合があった。
【０００８】
本発明の目的は、信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断して形成され、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成する工程と、前記第２の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記第１の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記フォトレジスト膜を現像することにより、前記第１の部分パターンと前記第２の部分パターンとが露光された箇所における前記フォトレジスト膜に第１の開口部を形成する工程と、前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記絶縁膜に形成する工程と、前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断し、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１のフォトレジスト膜を形成する工程と、前記第２の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に露光する工程と、前記第１のフォトレジスト膜を現像することにより、前記第１の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第１の開口部を形成する工程と、前記第１の開口部が形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、前記第２の絶縁膜上に第２のフォトレジスト膜を形成する工程と、前記第１の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に露光する工程と、前記第２のフォトレジスト膜を現像することにより、前記第２の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第２の開口部を形成する工程と、前記第２の開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記第１の絶縁膜に形成する工程と、前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法によれば、ゲート配線のパターンを転写するのと同時に転写された第２の位置合わせマークに対して位置合わせして、第１のコンタクトホールの第１の部分パターンをフォトレジスト膜に露光する。また、活性領域のパターンを転写するのと同時に転写された第１の位置合わせマークに対して位置合わせして、第１のコンタクトホールの第２の部分パターンをフォトレジスト膜に露光する。このため、位置ずれが生じた場合であっても、ゲート配線の端部とソース／ドレイン拡散層の一部とをコンタクト層により一体的に確実に接続し得る。従って、信頼性の高い半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態による半導体装置を示す平面図（その１）である。
【図２】第１実施形態による半導体装置を示す断面図である。
【図３】第１実施形態による半導体装置を示す平面図（その２）である。
【図４】第１実施形態による半導体装置を示す回路図である。
【図５】第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図２５】第１実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図２６】第１実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図２７】第１実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図２８】第１実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図２９】第１実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図３０】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その１）である。
【図３１】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その２）である。
【図３２】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その３）である。
【図３３】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その４）である。
【図３４】第２実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図３５】第２実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図３６】第２実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図３７】第２実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図３８】第２実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図３９】第２実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図４０】第２実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図４１】第２実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図４２】第２実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図４３】第２実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図４４】第２実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図４５】第２実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図４６】第２実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図４７】第２実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図４８】第２実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図４９】参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図５０】参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図５２】参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【発明を実施するための形態】
【００１３】
参考例による半導体装置の製造方法を図４９乃至図５２を用いて説明する。図４９乃至図５２は、参考例による半導体装置の製造方法を示す工程平面図である。
【００１４】
図４９に示すように、半導体基板（図示せず）のメモリセル１５８が形成される箇所には、素子分離領域（図示せず）により画定された活性領域１１１ａ〜１１１ｄが形成される。活性領域１１１ａ〜１１１ｄを形成するのと同時に、位置合わせマーク１１１ｅも形成される。位置合わせマーク１１１ｅは、活性領域１１１ａ〜１１１ｄを画定する素子分離領域と同一の膜により画定される。
【００１５】
次に、活性領域１１１ａ〜１１１ｄに交差するようにゲート配線１１６ａ〜１１６ｄが形成される。ゲート配線１１６ａ〜１１６ｄのパターンを転写する際には、位置合わせマーク１１１ｅに対してマスク（レチクル）の位置合わせが行われる。ゲート配線１１６ａ〜１１６ｄを形成するのと同時に、位置合わせマーク１１６ｅ、１１６ｆが形成される。位置合わせマーク１１６ｅ、１１６ｆは、ゲート配線１１６ａ〜１１６ｄと同一の膜を用いて形成される。
【００１６】
次に、ゲート配線１１６ａ〜１１６の両側の活性領域１１１ａ〜１１１ｄにソース／ドレイン拡散層１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４，１３６，１３８が形成される。
【００１７】
こうして、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１，Ｄ２、トランスファトランジスタＴ１、Ｔ２が形成される。
【００１８】
次に、半導体基板上に層間絶縁膜（図示せず）を形成する。
【００１９】
次に、層間絶縁膜にコンタクトホール１４６ａ〜１４６ｌを転写する。コンタクトホール１４６ａ〜１４６ｌを転写する際には、位置合わせマーク１１６ｆに対してマスクの位置合わせが行われる。コンタクトホール１４６ａ〜１４６ｌを形成するのと同時に、マスクの位置合わせマークのパターンの開口部１４６ｍが形成される。
【００２０】
次に、コンタクトホール１４６ａ〜１４６ｌ内にコンタクト層１４８ａ〜１４８ｌを埋め込む。この際、開口部１４６ｍ内にも、位置合わせマーク１４８ｍが埋め込まれる（図５０参照）。
【００２１】
しかしながら、マスクの位置合わせを行う際に位置ずれが生じる場合がある。
【００２２】
図５１は、ゲート配線１１６ａ〜１１６ｄのパターンを転写する際にＹ方向に大きな位置ずれが生じた場合を示している。
【００２３】
図５２は、コンタクトホール１４６ａのパターンを転写する際にＸ方向に大きな位置ずれが更に生じた場合を示している。
【００２４】
このような位置ずれが生じた場合には、図５２において丸印で囲んだ箇所において、コンタクト層１４６ａ、１４８ｂとゲート配線１１６ａ、１１６ｂとの間において、接続不良が生じる場合がある。また、コンタクト層１４６ａ、１４６ｂとソース／ドレイン拡散層１２０、１２２との間において、接続不良が生じる場合がある。
【００２５】
本願発明者らは、鋭意検討した結果、以下のようにして信頼性の高い半導体装置を高い歩留りで製造することに想到した。
【００２６】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図３３を用いて説明する。
【００２７】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す平面図（その１）である。図１（ａ）は、メモリセル領域内に形成された複数のメモリセルのうちの一つのメモリセルを示している。図１（ｂ）は、半導体チップの周縁部に設けられた位置合わせマークを示している。図２は、本実施形態による半導体装置を示す断面図である。図２（ａ）の一番左側の図は図１（ａ）のＡ−Ａ′線断面図であり、図２（ａ）の左から２番目の図は、図１（ａ）のＢ−Ｂ′線断面図である。図２（ａ）の左から３番目の図は図１（ａ）のＣ−Ｃ′線断面図であり、図２（ａ）の左から４番目の図は図１（ａ）のＤ−Ｄ′線断面図である。図２（ｂ）は、図１（ｂ）のＥ−Ｅ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図１は設計パターンの形状の例を示しており、図３は実際に形成されるパターンの形状の例を示している。図３は、図１（ａ）に対応している。図４は、本実施形態による半導体装置を示す回路図である。
【００２８】
半導体基板１０には、素子領域１１ａ〜１１ｄを画定する素子分離領域１２ａが形成されている。素子分離領域１２ａは、半導体基板１０に形成された溝１３ａ内に埋め込まれている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１２ａとしては、例えばシリコン酸化膜が用いられている。
【００２９】
また、半導体基板１０には、位置合わせマーク１１ｅ、１１ｆが形成されている。位置合わせマーク１１ｅ、１１ｆは、例えば、半導体基板（半導体チップ）１０の周縁部に設けられている。位置合わせマーク１１ｅ、１１ｆは、素子分離領域１２ａと同一の絶縁膜１２ｂにより画定されている。位置合わせマーク１１ｅ、１１ｆを画定する絶縁膜１２ｂは、半導体基板１０に形成された溝１３ｂ内に埋め込まれている。
【００３０】
位置合わせマーク１１ｅ、１１ｆの平面形状は、例えば矩形とする。
【００３１】
なお、位置合わせマーク１１ｅ、１１ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１１ｅ、１１ｆの平面形状を枠形等にしてもよい。
【００３２】
半導体基板１０上には、ゲート絶縁膜１４を介して、ゲート配線１６ａ〜１６ｄが形成されている。また、半導体基板１０上には、絶縁膜１４を介して、位置合わせマーク１６ｅ、１６ｆが形成されている。位置合わせマーク１６ｅ、１６ｆは、ゲート配線１６ａ〜１６ｄと同一の膜により形成されている。即ち、ゲート配線１６ａ〜１６ｄと位置合わせマーク１６ｅ、１６ｆとは、同一の膜をパターニングすることにより形成されたものである。
【００３３】
位置合わせマーク１６ｅの平面形状は、例えば枠形とする。
【００３４】
なお、位置合わせマーク１６ｅの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク１６ｅの平面形状を矩形等にしてもよい。
【００３５】
位置合わせマーク１６ｆの平面形状は、例えば矩形とする。
【００３６】
なお、位置合わせマーク１６ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１６ｆの平面形状を枠形等にしてもよい。
【００３７】
ゲート配線１６ａ〜１６ｄ及び位置合わせマーク１６ｅ、１６ｆの側壁部分には、サイドウォール絶縁膜１８がそれぞれ形成されている。
【００３８】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように形成されている。ゲート配線１６ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線１６ａは、素子領域１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層２０の近傍まで延在している。
【００３９】
ゲート配線１６ａの両側の素子領域１１ａ内には、ソース／ドレイン拡散層２２，２４が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２２，２４とによりロードトランジスタＬ１が形成されている。
【００４０】
ゲート配線１６ａの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６，２８が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２６，２８とによりドライバトランジスタＤ１が形成されている。
【００４１】
ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように形成されている。ゲート配線１６ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線１６ｂは、素子領域１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層２２の近傍まで延在している。ゲート配線１６ａの長手方向とゲート配線１６ｂの長手方向とは同じである。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において対向している。
【００４２】
ゲート配線１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層２０，３０が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層２０，３０とによりロードトランジスタＬ２が形成されている。
【００４３】
ゲート配線１６ｂの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３４が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層３２，３４とによりドライバトランジスタＤ２が形成されている。
【００４４】
ゲート配線１６ｃは、素子領域１１ｃに交差するように形成されている。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置している。ゲート配線１６ｃは、トランスファトランジスタＴ１のゲート電極を含むものである。ゲート配線１６ｃの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６、３６が形成されている。ゲート電極１６ｃとソース／ドレイン拡散層２６、３６とによりトランスファトランジスタＴ１が形成されている。トランスファトランジスタＴ１の一方のソース／ドレイン拡散層２６とドライバトランジスタＤ１の一方のソース／ドレイン拡散層２６とは、共通のソース／ドレイン拡散層２６により形成されている。
【００４５】
ゲート配線１６ｄは、素子領域１１ｄに交差するように形成されている。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置している。ゲート配線１６ｄは、トランスファトランジスタＴ２のゲート電極を含むものである。ゲート電極１６ｄの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３８が形成されている。ゲート電極１６ｄとソース／ドレイン拡散層３２，３８とによりトランスファトランジスタＴ２が形成されている。トランスファトランジスタＴ２の一方のソース／ドレイン拡散層３２と、ドライバトランジスタＤ２の一方のソース／ドレイン拡散層３２とは、共通のソース／ドレイン拡散層３２により形成されている。
【００４６】
ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ〜１６ｄの高さは、例えば７０〜１００ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００４７】
ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。
【００４８】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜４０が形成されている。絶縁膜４０は、ゲート配線１６ａ〜１６ｄ間を埋め込むように形成されている。
【００４９】
絶縁膜４０が形成された半導体基板１０上には、例えば二酸化シリコンの絶縁膜４２が形成されている。絶縁膜４２の表面は、研磨により平坦化されている。絶縁膜４０と絶縁膜４２とにより、層間絶縁膜４４が形成されている。
【００５０】
層間絶縁膜４４には、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出するコンタクトホール（開口部）４６ａが形成されている。半導体基板１０の表面に平行な方向における開口部４６ａの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａ内には、例えばタングステンのコンタクト層（導体プラグ）４８ａが埋め込まれている。
【００５１】
層間絶縁膜４４には、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出する開口部４６ｂが形成されている。半導体基板１０の表面に平行な方向における開口部４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ｂ内には、例えばタングステンのコンタクト層４８ｂが埋め込まれている。
【００５２】
コンタクト層４８ａ、４８ｂは、シェアードコンタクトと称される。
【００５３】
層間絶縁膜４４には、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出する開口部４６ｃと、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出する開口部４６ｄとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出する開口部４６ｅと、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出する開口部４６ｆとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出する開口部４６ｇと、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出する開口部４６ｈとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出する開口部４６ｉと、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出する開口部４６ｊが形成されている。また、層間絶縁膜４４には、ゲート配線１６ｃを露出する開口部４６ｋと、ゲート配線１６ｄを露出する開口部４６ｌとが形成されている。
【００５４】
半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｌの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｌの径は、例えば５０〜８０ｎｍである。開口部４６ｃ〜４６ｌ内には、例えばタングステンのコンタクト層４８ｃ〜４８ｌが埋め込まれている。
【００５５】
また、層間絶縁膜４４には、絶縁膜１２ｂに達する開口部４６ｍ、４６ｎが形成されている。開口部４６ｍ、４６ｎ内には、位置合わせマーク４８ｍ、４８ｎが埋め込まれている。
【００５６】
位置合わせマーク４８ｍ、４８ｎの平面形状は、例えば枠形とする。
【００５７】
なお、位置合わせマーク４８ｍ、４８ｎの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク４８ｍ、４８ｎの平面形状を矩形等にしてもよい。
【００５８】
層間絶縁膜４４上には、コンタクト層４８ａ〜４８ｌにそれぞれ接続された配線５０（図２参照）が形成されている。
【００５９】
コンタクト層４８ａとコンタクト層４８ｉとは、配線５０により電気的に接続されている。コンタクト層４８ｂとコンタクト層４８ｆとは、配線５０により電気的に接続されている。
【００６０】
コンタクト層４８ｃ、４８ｄに接続された配線５０は、電源電圧Ｖｄｄ（図４参照）に電気的に接続される。コンタクト層４８ｅ、４８ｈに接続された配線５０は、接地電圧Ｖｓｓ（図４参照）に電気的に接続される。
【００６１】
コンタクト層４６ｇ、４６ｊに接続された配線５０は、ビット線ＢＬ（図４参照）に電気的に接続されている。ゲート配線１６ａ、１６ｂは、図示しないコンタクト層及び配線５０を介して、ワード線ＷＬ（図４参照）に電気的に接続されている。
【００６２】
図４は、本実施形態による半導体装置のメモリセルの回路図である。
【００６３】
図４に示すように、ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５４ａが形成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５４ｂが構成されている。インバータ５４ａとインバータ５４ｂとによりフリップフロップ回路５６が形成されている。フリップフロップ回路５６は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２と、ドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル５８が形成されている。
【００６４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図２９を用いて説明する。図５乃至図２９は、本実施形態による半導体装置の製造方法を示す工程図である。図５乃至図１０は、断面図である。図１１は、図１０に対応する平面図である。図１２は、断面図である。図１３は、図１２に対応する平面図である。図１４乃至図１９は、断面図である。図２０は、図１９に対応する平面図である。図２１は、断面図である。図２２は、図２１に対応する平面図である。図２３は、断面図である。図２４は、図２３に対応する平面図である。図２５は、断面図である。図２６は、図２５に対応する平面図である。図２７は、断面図である。図２８は、図２７に対応する平面図である。図２９は、断面図である。
【００６５】
まず、図５に示すように、半導体基板（半導体ウェハ）１０を用意する。半導体基板１０としては、例えばシリコンウェハを用いる。
【００６６】
次に、例えば熱酸化法により、半導体基板１０上に、膜厚１０ｎｍ程度のシリコン酸化膜５３を形成する。
【００６７】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚１００ｎｍ程度のシリコン窒化膜５５を形成する。
【００６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５７を形成する。
【００６９】
次に、活性領域（素子領域）１１ａ〜１１ｄのパターンと位置合わせマーク１１ｅ、１１ｆのパターンとが形成されたレチクルを用いて、フォトレジスト膜５７にこれらのパターンを露光する。
【００７０】
次に、フォトレジスト膜５７を現像する。
【００７１】
こうして、活性領域１１ａ〜１１ｄのパターンと位置合わせマーク１１ｅ、１１ｆのパターンとがフォトレジスト膜５７に転写される（図６参照）。具体的には、素子分離領域１２ａを形成するための開口部５９ａと、位置合わせマーク１１ｅ、１１ｆを形成するための開口部５９ｂとが、フォトレジスト膜５７に形成される。
【００７２】
次に、図７に示すように、フォトレジスト膜５７をマスクとして、シリコン窒化膜５５及びシリコン酸化膜５３をエッチングする。
【００７３】
次に、図８に示すように、フォトレジスト膜５７をマスクとして半導体ウェハ１０をエッチングすることにより、素子分離領域１２ａを埋め込むための溝１３ａと、絶縁膜１２ｂを埋め込むための溝１３ｂとを、半導体ウェハ１０に形成する。
【００７４】
次に、例えばアッシングにより、フォトレジスト膜５７を剥離する。
【００７５】
次に、図９に示すように、溝１３ａ、１３ｂ内及び半導体ウェハ１０上に、例えば膜厚５００ｎｍのシリコン酸化膜の絶縁膜１２を形成する。
【００７６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜１２を研磨する。この後、シリコン窒化膜５５及びシリコン酸化膜５３をエッチング除去する。こうして、ＳＴＩ（Shallow Trench Isolation）法により、素子分離領域１２ａ及び絶縁膜１２ｂが溝１３ａ、１３ｂ内にそれぞれ埋め込まれる。溝１３ｂ内に埋め込まれた絶縁膜１２ｂにより位置合わせマーク１１ｅ、１１ｆがそれぞれ画定される（図１０及び図１１参照）。位置合わせマーク１１ｅ、１１ｆは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。
【００７７】
位置合わせマーク１１ｅ、１１ｆの平面形状は、例えば矩形とする。
【００７８】
なお、位置合わせマーク１１ｅ、１１ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１１ｅ、１１ｆの平面形状を枠形等にしてもよい。
【００７９】
こうして、活性領域１１ａ〜１１ｄが素子分離領域１２ａにより画定されるとともに、絶縁膜１２ｂにより画定された位置合わせマーク１１ｅ、１１ｆが形成される。
【００８０】
次に、図示はしていないが、ウェル（図示せず）を形成のためのイオン注入と、チャネルドープ層（図示せず）を形成のためのイオン注入とを、活性領域１１ａ〜１１ｄに対して行い、この後、活性化アニールを行う。
【００８１】
次に、全面に、例えば熱酸化法により、例えば物理膜厚０．６〜２ｎｍの二酸化シリコンのゲート絶縁膜１４を形成する。
【００８２】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚７０〜１２０ｎｍ程度のポリシリコン膜を形成する。
【００８３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８４】
次に、ゲート配線１６ａ〜１６ｄのパターンと位置合わせマーク１６ｅ、１６ｆのパターンとが形成されたレチクルを用い、フォトレジスト膜にこれらのパターンを露光する。
【００８５】
なお、レチクルの位置合わせを行う際には、絶縁膜１２ｂにより画定された位置合わせマーク１１ｅが用いられる。
【００８６】
次に、フォトレジスト膜を現像する。
【００８７】
こうして、ゲート配線１６ａ〜１６ｄのパターンと位置合わせマーク１６ｅ、１６ｆのパターンとがフォトレジスト膜に転写される。
【００８８】
次に、フォトレジスト膜をマスクとして、ポリシリコン膜をエッチングする。こうして、ポリシリコンのゲート配線１６ａ〜１６ｄとポリシリコンの位置合わせマーク１６ｅ、１６ｆとが形成される（図１２及び図１３参照）。
【００８９】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように直線状に形成される。ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように直線状に形成される。ゲート配線１６ｃは、素子領域１１ｃに交差するように直線状に形成される。ゲート配線１６ｄは、素子領域１１ｄに交差するように直線状に形成される。ゲート配線１６ａ〜１６ｄの長手方向は、互いに同じ方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において互いに近接するように形成される。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置するように形成される。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置するように形成される。ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。位置合わせマーク１６ｅ、１６ｆは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。
【００９０】
位置合わせマーク１６ｅの平面形状は、例えば枠形とする。
【００９１】
なお、位置合わせマーク１６ｅの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク１６ｅの平面形状を矩形等にしてもよい。
【００９２】
位置合わせマーク１６ｆの平面形状は、例えば矩形とする。
【００９３】
なお、位置合わせマーク１６ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１６ｆの平面形状を枠形等にしてもよい。
【００９４】
こうして、ゲート配線１６ａ〜１６ｄが形成されるとともに、位置合わせマーク１６ｅ、１６ｆが形成される。
【００９５】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域（図示せず）をそれぞれ形成する。
【００９６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３０〜６０ｎｍ程度のシリコン酸化膜を形成する。
【００９７】
次に、例えば異方性エッチングにより、シリコン酸化膜をエッチングする。これにより、ゲート配線１６ａ〜１６ｄの側壁部分に、二酸化シリコンのサイドウォール絶縁膜１８が形成される（図１４参照）。
【００９８】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域を形成する。これにより、エクステンション領域と深い不純物拡散領域とを有するソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８（図１参照）が形成される。
【００９９】
次に、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８に導入されたドーパント不純物を活性化するための熱処理（アニール）を行う。熱処理温度は、例えば８００〜１２００℃程度とする。
【０１００】
次に、全面に、例えばスパッタリング法により、膜厚５〜３０ｎｍの高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜が形成される。
【０１０１】
次に、熱処理を行うことにより、半導体基板１０の表面と高融点金属膜とを反応させるとともに、ゲート配線１６ａ〜１６ｄの上面と高融点金属膜とを反応させる。この後、未反応の高融点金属膜をエッチング除去する。これにより、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。また、位置合わせマーク１１ｅ、１１ｆ、１６ｅ、１６ｆ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される（図１５参照）。
【０１０２】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３０〜８０ｎｍ程度の窒化シリコンの絶縁膜４０を形成する。絶縁膜４０の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、例えばＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。絶縁膜４０はゲート配線１６ａ〜１６ｄ間を埋め込むように形成される（図１６参照）。
【０１０３】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚４００〜７００ｎｍ程度の二酸化シリコンの絶縁膜４２を形成する。絶縁膜４２の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、ＳｉＨ４ガスとＮ２Ｏガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃程度とする。
【０１０４】
次に、例えばＣＭＰ法により、絶縁膜４２の表面を平坦化する。絶縁膜４０と絶縁膜４２とにより層間絶縁膜４４が形成される（図１７参照）。
【０１０５】
次に、図１８に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌをフォトレジスト膜６０に露光する（図１９及び図２０参照）。部分パターン６１ａ１、６１ｂ１は、コンタクトホール４６ａ、４６ｂを形成するためのものである。パターン６１ｃ〜６１ｌは、コンタクトホール４６ｃ〜４６ｌを形成するためのものである。部分パターン６１ａ１、６１ｂ１は、ゲート配線１６ａ、１６ｂの一部と十分に重なり合うように配される。また、部分パターン６１ａ１、６１ｂ１は、後述する部分パターン６１ａ２、６１ｂ２（図２１及び図２２参照）の一部と十分に重なり合うように配される。部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌを露光するための第１のマスク（第１のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１６ｆを用いて位置合わせが行われる。
【０１０７】
位置合わせマーク１６ｆのパターンとゲート配線１６ａ〜１６ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１６ｆとゲート配線１６ａ、１６ｂとの間には、位置ずれは生じない。第１のマスクの位置合わせを行う際に位置合わせマーク１６ｆが用いられるため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。
【０１０８】
こうして、コンタクトホール４６ａ、４６ｂを形成するための部分パターン６１ａ１、６１ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するためのパターン６１ｃ〜６１ｌとが、フォトレジスト膜６０に露光される。この際、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターン６１ｍも、フォトレジスト膜６０に露光される。
【０１０９】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ２、６１ｂ２を、フォトレジスト膜６０に露光する（図２１及び図２２参照）。部分パターン６１ａ２、６１ｂ２は、部分パターン６１ａ１、６１ｂ１と相俟って、コンタクトホール４６ａ、４６ｂを形成するためのものである。部分パターン６１ａ２、６１ｂ２は、活性領域１１ｂ、１１ａの一部と十分に重なり合うように配される。また、部分パターン６１ａ２、６１ｂ２は、部分パターン６１ａ２、６１ｂ２の一部と十分に重なり合うように配される。部分パターン６１ａ２、６１ｂ２を露光するための第２のマスク（第２のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１１ｆを用いて位置合わせが行われる。
【０１１０】
位置合わせマーク１１ｆのパターンと活性領域１１ａ〜１１ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１１ｆと活性領域１１ａ〜１１ｄとの間には位置ずれは生じない。第２のマスクの位置合わせを行う際に位置合わせマーク１１ｆが用いられるため、部分パターン６１ａ２、６１ｂ２と活性領域１１ｂ、１１ａとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。
【０１１１】
こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２が、フォトレジスト膜６０に露光される。この際、第２のマスクの位置合わせマーク（図示せず）のパターン６１ｎも、フォトレジスト膜６０に露光される。
【０１１２】
このようにして部分パターン６１ａ１、６１ｂ１と部分パターン６１ａ２、６１ｂ２とが露光されるため、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。
【０１１３】
次に、フォトレジスト膜６０を現像する。これにより、コンタクトホール４６ａ〜４６ｌを形成するための開口部７０ａ〜７０ｌと、第１のマスクの位置合わせマークのパターンの開口部７０ｍと、第２のマスクの位置合わせマークのパターンの開口部７０ｎとが、フォトレジスト膜６０に形成される（図２３及び図２４参照）。
【０１１４】
このように、本実施形態によれば、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とが、十分に重なり合うように配される。従って、フォトレジスト膜６０の開口部７０ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とに十分に重なり合うように形成される。また、フォトレジスト膜６０の開口部７０ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とに十分に重なり合うように形成される。
【０１１５】
次に、フォトレジスト膜６０をマスクとして層間絶縁膜４４をエッチングする。これにより、コンタクトホール４６ａ〜４６ｌと開口部４６ｍ、４６ｎとが層間絶縁膜４４に形成される（図２５及び図２６参照）。
【０１１６】
上述したように、フォトレジスト膜６０の開口部７０ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とに十分に重なり合う。このため、コンタクトホール４６ａは、位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に露出する。
【０１１７】
また、上述したように、フォトレジスト膜６０の開口部７０ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とに十分に重なり合う。このため、コンタクトホール４６ｂは、位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。半導体基板１０の表面に平行な方向におけるコンタクトホール４６ａ、４６ｂの断面の形状は、例えば略楕円形である（図３参照）。
【０１１８】
コンタクトホール４６ｃは、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出するように形成される。コンタクトホール４６ｄは、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出するように形成される。コンタクトホール４６ｅは、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出するように形成される。コンタクトホール４６ｆは、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出するように形成される。コンタクトホール４６ｇは、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出するように形成される。コンタクトホール４６ｈは、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出するように形成される。コンタクトホール４６ｉは、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出するように形成される。コンタクトホール４６ｊは、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出するように形成される。半導体基板１０の表面に平行な方向におけるコンタクトホール４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。コンタクトホール４６ｃ〜４６ｌの径は、例えば５０〜８０ｎｍ程度とする。
【０１１９】
開口部４６ｍ、４６ｎは、絶縁膜１２ｂに達するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｍ、４６ｎの断面の形状は、例えば枠状である。
【０１２０】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚２〜１０ｎｍのＴｉ膜と、例えば膜厚２〜１０ｎｍのＴｉＮ膜を順次形成することにより、グルー層を形成する。
【０１２１】
次に、全面に、例えばスパッタリング法により、例えば膜厚７０〜１００ｎｍ程度のタングステン膜を形成する。
【０１２２】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール４６ａ〜４６ｌ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。また、開口部４６ｍ、４６ｎ内にタングステンの位置合わせマーク４８ｍ、４８ｎがそれぞれ埋め込まれる（図２７及び図２８参照）。
【０１２３】
上述したように、コンタクトホール４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出する。このため、コンタクト層４８ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続する。
【０１２４】
また、上述したように、コンタクトホール４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。このため、コンタクト層４８ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続する。
【０１２５】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【０１２６】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｌにそれぞれ接続された配線５０を形成する（図２９参照）。
【０１２７】
こうして本実施形態による半導体装置が製造される。
【０１２８】
なお、本実施形態による半導体装置の製造方法において位置ずれが生じた場合には、以下のようになる。位置ずれが生じた場合について、図３０乃至図３３を用いて説明する。図３０乃至図３３は、本実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図である。
【０１２９】
図３０は、上述した図１３に対応するものである。
【０１３０】
図３０は、ゲート配線１６ａ〜１６ｄのパターンを転写する際に、Ｙ方向に大きな位置ずれが生じた場合を示している。位置合わせマーク１６ｅ、１６ｆのパターンもゲート配線１６ａ〜１６ｄのパターンを転写するのと同時に転写されるため、位置合わせマーク１６ｅ、１６ｆのパターンは、位置合わせマーク１１ｅ、１１ｆに対して大きく位置ずれする。
【０１３１】
図３１は、上述した図２０に対応するものである。
【０１３２】
位置合わせマーク１６ｆに対して第１のマスク（図示せず）の位置合わせマーク（図示せず）を位置合わせするため、図３１に示すように、ゲート配線１６ａ、１６ｂの端部と部分パターン６１ａ１、６１ｂ１の一部とを十分に重ね合わせることができる。
【０１３３】
図３２は、上述した図２２に対応するものである。
【０１３４】
位置合わせマーク１１ｆに対して第２のマスク（図示せず）の位置合わせマーク（図示せず）を位置合わせするため、図３２に示すように、ロードトランジスタＬ２のソース／ドレイン拡散層２０の一部と部分パターン６１ａ２とを十分に重ね合わせることができる。また、ロードトランジスタＬ１のソース／ドレイン拡散層２２の一部と部分パターン６１ｂ２の一部とを十分に重ね合わせることができる。
【０１３５】
図３３は、上述した図２４に対応するものである。
【０１３６】
コンタクトホール４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に十分に露出している。また、コンタクトホール４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に十分に露出している。
【０１３７】
このように、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。
【０１３８】
本実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ１、６１ｂ１がフォトレジスト膜６０に露光される。このため、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とを十分に重ね合わせることができる。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ２、６１ｂ２がフォトレジスト膜６０に露光される。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重ね合わせることができる。また、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とが、十分に重なり合うように配される。このため、本実施形態によれば、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。従って、本実施形態によれば、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続するコンタクト層４８ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続するコンタクト層４８ｂを形成し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。
【０１３９】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図３４乃至図４８を用いて説明する。図３４乃至図４８は、本実施形態による半導体装置の製造方法を示す工程図である。図３４及び図３５は、断面図である。図３６は、図３５に対応する平面図である。図３７は、断面図である。図３８は、図３７に対応する平面図である。図３９は、断面図である。図４０は、図３９に対応する平面図である。図４１は、断面図である。図４２は、図４１に対応する平面図である。図４３は、断面図である。図４４は、図４３に対応する平面図である。図４５は、断面図である。図４６は、図４５に対応する平面図である。図４７は、断面図である。図５８は、図４７に対応する平面図である。図１乃至図３３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４０】
本実施形態による半導体装置の製造方法は、ハードマスクを用いてコンタクトホール４６ａ〜４６ｌを形成するものである。
【０１４１】
まず、半導体基板１０上にシリコン酸化膜５３を形成する工程から層間絶縁膜４４を形成する工程までは、図５乃至図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１４２】
次に、図３４（ａ）に示すように、例えばプラズマＣＶＤ法により、膜厚３０ｎｍ程度のシリコン窒化膜７２を形成する。シリコン窒化膜７２は、ハードマスクとなるものである。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【０１４４】
次に、図１９を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトリソグラフィ技術を用い、部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌ（図１９及び図２０参照）をフォトレジスト膜７４に露光する（図３４（ｂ）参照）。
【０１４５】
上述したように、部分パターン６１ａ１、６１ｂ１は、上述したように、コンタクトホール４６ａ、４６ｂを形成するためのものである。パターン６１ｃ〜６１ｌは、上述したようにコンタクトホール４６ｃ〜４６ｌを形成するためのものである。部分パターン６１ａ１、６１ｂ１は、ゲート配線１６ａ、１６ｂの一部と十分に重なり合うように配される。また、部分パターン６１ａ１、６１ｂ１は、後述する部分パターン６１ａ２、６１ｂ２（図４０参照）の一部と十分に重なり合うように配される。部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌを露光するための第１のマスク（第１のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１６ｆ（図２０参照）を用いて位置合わせが行われる。
【０１４６】
位置合わせマーク１６ｆのパターンとゲート配線１６ａ〜１６ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１６ｆとゲート配線１６ａ、１６ｂとの間には、位置ずれは生じない。第１のマスクの位置合わせを行う際に位置合わせマーク１６ｆが用いられるため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。
【０１４７】
こうして、コンタクトホール４６ａ、４６ｂを形成するための部分パターン６１ａ１、６１ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するためのパターン６１ｃ〜６１ｌ（図２０参照）とが、フォトレジスト膜６０に露光される。この際、第１のマスクの位置合わせマーク（図示せず）のパターン６１ｍ（図１９及び図２０参照）も、フォトレジスト膜７４に露光される。
【０１４８】
次に、フォトレジスト膜７４を現像する。これにより、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ１，６１ｂ１の開口部７６ａ、７６ｂと、コンタクトホール４６ｃ〜４６ｌを形成するための開口部７６ｃ〜７６ｌとが、フォトレジスト膜７４に形成される。また、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７６ｍが、フォトレジスト膜７４に形成される（図３５及び図３６参照）。
【０１４９】
上述したように、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７６ａ、７６ｂとゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１５０】
次に、フォトレジスト膜７４をマスクとしてシリコン窒化膜７２をエッチングする。これにより、コンタクトホール４６ａ、４６ｂの部分パターンの開口部７８ａ１、７８ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するための開口部７８ｃ〜７８ｌとが形成されたハードマスク７２が形成される。また、ハードマスク７２には、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７８ｍも形成される（図３７及び図３８参照）。
【０１５１】
上述したように、開口部７６ａ、７６ｂとゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７８ａ１、７８ｂ１とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１５２】
次に、図３９（ａ）に示すように、ウェット処理及びアッシングにより、フォトレジスト膜７４を除去する。
【０１５３】
次に、図３９（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８０を形成する。
【０１５４】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ２、６１ｂ２を、フォトレジスト膜８０に露光する（図４０参照）。部分パターン６１ａ２、６１ｂ２は、活性領域１１ｂ、１１ａの一部と十分に重なり合うように配される。また、部分パターン６１ａ２、６１ｂ２は、開口部７８ａ１、７８ｂ１の一部と十分に重なり合うように配される。部分パターン６１ａ２、６１ｂ２を露光するための第２のマスク（図示せず）の位置合わせを行う際には、位置合わせマーク１１ｆを用いて位置合わせが行われる。
【０１５５】
位置合わせマーク１１ｆのパターンと活性領域１１ａ〜１１ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１１ｆと活性領域１１ａ〜１１ｄとの間には位置ずれは生じない。第２のマスクの位置合わせを行う際に位置合わせマーク１１ｆが用いられるため、部分パターン６１ａ２、６１ｂ２と活性領域１１ｂ、１１ａとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。
【０１５６】
こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２が、フォトレジスト膜８０に露光される。この際、第２のマスクの位置合わせマーク（図示せず）のパターン６１ｎ（図４２参照）も、フォトレジスト膜８０に露光される。
【０１５７】
このようにして部分パターン６１ａ２、６１ｂ２が露光されるため、開口部７８ａ１、７８ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。
【０１５８】
次に、フォトレジスト膜８０を現像する。これにより、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２を形成するための開口部８２ａ、８２ｂと、位置合わせマーク６８ｃのパターンの開口部８２ｃとが、フォトレジスト膜８０に形成される。開口部８２ａ、８２ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う（図４１及び図４２参照）。
【０１５９】
次に、フォトレジスト膜８０をマスクとして、ハードマスク７２をエッチングする。こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２がハードマスク７２に転写される。こうして、ハードマスク７２に、コンタクトホール４６ａ、４６ｂを形成するための開口部７８ａ、７８ｂが形成される。また、ハードマスク７２には、第２のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７８ｎも形成される（図４３及び図４４参照）。
【０１６０】
上述したように、開口部８２ａ、８２ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。このため、開口部７８ａ、７８ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。また、上述したように、開口部７８ａ１、７８ｂ１（図４１参照）とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７８ａ、７８ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１６１】
次に、図４５（ａ）に示すように、ウェット処理及びアッシングにより、フォトレジスト膜８０を除去する。
【０１６２】
次に、ハードマスク７２をマスクとして層間絶縁膜４４をエッチングする。これにより、コンタクトホール４６ａ〜４６ｌと開口部４６ｍ、４６ｎとが層間絶縁膜４４に形成される（図４５（ｂ）及び図４６参照）。
【０１６３】
上述したように、開口部７８ａ、７８ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。このため、コンタクトホール４６ａ、４６ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。また、上述したように、開口部７８ａ、７８ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、コンタクトホール４６ａ、４６ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１６４】
従って、コンタクトホール４６ａは、位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に露出する。また、コンタクトホール４６ｂは、位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。
【０１６５】
この後の半導体装置の製造方法は、図２７乃至図２９を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１６６】
こうして、本実施形態による半導体装置が製造される（図４７及び図４８参照）。
【０１６７】
このように、ハードマスク７２を用いて層間絶縁膜４４をエッチングするようにしてもよい。本実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ１、６１ｂ１がハードマスク７２に転写される。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ２、６１ｂ２がハードマスク７２に転写される。また、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、十分に重なり合うように配される。このため、本実施形態によっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。従って、本実施形態によっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続するコンタクト層４８ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続するコンタクト層４８ｂを形成し得る。従って、本実施形態によっても、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。
【０１６８】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６９】
例えば、上記実施形態では、第１回目の露光の際に部分パターン６１ａ１、６１ｂ１、及び、パターン６１ｃ〜６１ｍを露光し、第２回目の露光の際に部分パターン６１ａ２、６１ｂ２、６１ｎを露光したが、これに限定されるものではない。例えば、第１回目の露光の際に６１ａ１、６１ｂ１、及び、パターン６１ｍを露光し、第２回目の露光の際に部分パターン６１ａ２、６１ｂ２、及び、パターン６１ｃ〜６１ｌ、６１ｎを露光してもよい。
【０１７０】
また、上記実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して第１のマスクを位置合わせして、第１回目の露光を行った。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して第２のマスクを位置合わせして、第２回目の露光を行った。しかし、露光の順番はこれに限定されるものではない。例えば、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して第２のマスクを位置合わせして、第１回目の露光を行ってもよい。そして、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して第１のマスクを位置合わせして、第２回目の露光を行ってもよい。
【符号の説明】
【０１７１】
１０…半導体基板
１１ａ〜１１ｄ…活性領域
１１ｅ、１１ｆ…位置合わせマーク
１２ａ…素子分離領域
１２ｂ…絶縁膜
１３ａ、１３ｂ…溝
１４…ゲート絶縁膜
１６ａ〜１６ｄ…ゲート配線
１６ｅ、１６ｆ…位置合わせマーク
１８…サイドウォール絶縁膜
２０，２２，２４，２６，２８，３０，３２，３４，３６，３８…ソース／ドレイン拡散層
４０…絶縁膜
４２…絶縁膜
４４…層間絶縁膜
４６ａ〜４６ｌ…コンタクトホール
４６ｍ、４６ｎ…開口部
４８ａ〜４８ｌ…コンタクト層
４８ｍ、４８ｎ…位置合わせマーク
５０…配線
５２…シリサイド膜
５３…シリコン酸化膜
５４ａ、５４ｂ…インバータ
５５…シリコン窒化膜
５６…フリップフロップ回路
５７…フォトレジスト膜
５８…メモリセル
５９ａ、５９ｂ…開口部
６０…フォトレジスト膜
６１ａ１、６１ａ２、６１ｂ１、６１ｂ２…部分パターン
６１ｃ〜６１ｍ…パターン
７０ａ〜７０ｎ…開口部
７２…ハードマスク
７４…フォトレジスト膜
７６ａ〜７６ｍ…開口部
７８ａ１、７８ａ２…開口部
７８ａ〜７８ｎ…開口部
８０…フォトレジスト膜
８２ａ〜８２ｃ…開口部
１１１ａ〜１１１ｄ…活性領域
１１１ｅ…位置合わせマーク
１１６ｅ、１１６ｆ…位置合わせマーク
１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４，１３６，１３８…ソース／ドレイン拡散層
１４６ａ〜１４６ｌ…コンタクトホール
１４６ｍ…開口部
１４８ａ〜１４８ｌ…コンタクト層
１４８ｍ…位置合わせマーク
１５８…メモリセル
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１，Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、メモリセルがフリップフロップ回路により構成された高速動作が可能な半導体装置である。
【０００３】
ＳＲＡＭ等の半導体装置においては、メモリセル部においてゲート配線や導体プラグ等が極めて高密度に配される。ゲート配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。
【０００４】
近時では、低コスト化、大容量化を実現すべく、メモリセルの更なる微細化、集積化が要求されている。
【０００５】
そして、信頼性の高いＳＲＡＭを高い歩留りで製造することが求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、提案されているは半導体装置の製造方法では、必ずしも十分な信頼性や歩留りを得られない場合があった。
【０００８】
本発明の目的は、信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断して形成され、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成する工程と、前記第２の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記第１の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、前記フォトレジスト膜を現像することにより、前記第１の部分パターンと前記第２の部分パターンとが露光された箇所における前記フォトレジスト膜に第１の開口部を形成する工程と、前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記絶縁膜に形成する工程と、前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、前記複数の活性領域のうちの一の活性領域上を横断し、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１のフォトレジスト膜を形成する工程と、前記第２の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に露光する工程と、前記第１のフォトレジスト膜を現像することにより、前記第１の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第１の開口部を形成する工程と、前記第１の開口部が形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、前記第２の絶縁膜上に第２のフォトレジスト膜を形成する工程と、前記第１の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に露光する工程と、前記第２のフォトレジスト膜を現像することにより、前記第２の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第２の開口部を形成する工程と、前記第２の開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記第１の絶縁膜に形成する工程と、前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法によれば、ゲート配線のパターンを転写するのと同時に転写された第２の位置合わせマークに対して位置合わせして、第１のコンタクトホールの第１の部分パターンをフォトレジスト膜に露光する。また、活性領域のパターンを転写するのと同時に転写された第１の位置合わせマークに対して位置合わせして、第１のコンタクトホールの第２の部分パターンをフォトレジスト膜に露光する。このため、位置ずれが生じた場合であっても、ゲート配線の端部とソース／ドレイン拡散層の一部とをコンタクト層により一体的に確実に接続し得る。従って、信頼性の高い半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態による半導体装置を示す平面図（その１）である。
【図２】第１実施形態による半導体装置を示す断面図である。
【図３】第１実施形態による半導体装置を示す平面図（その２）である。
【図４】第１実施形態による半導体装置を示す回路図である。
【図５】第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図２５】第１実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図２６】第１実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図２７】第１実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図２８】第１実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図２９】第１実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図３０】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その１）である。
【図３１】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その２）である。
【図３２】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その３）である。
【図３３】第１実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図（その４）である。
【図３４】第２実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図３５】第２実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図３６】第２実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図３７】第２実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図３８】第２実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図３９】第２実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図４０】第２実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図４１】第２実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図４２】第２実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図４３】第２実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図４４】第２実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図４５】第２実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図４６】第２実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図４７】第２実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図４８】第２実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図４９】参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図５０】参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図５２】参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【発明を実施するための形態】
【００１３】
参考例による半導体装置の製造方法を図４９乃至図５２を用いて説明する。図４９乃至図５２は、参考例による半導体装置の製造方法を示す工程平面図である。
【００１４】
図４９に示すように、半導体基板（図示せず）のメモリセル１５８が形成される箇所には、素子分離領域（図示せず）により画定された活性領域１１１ａ〜１１１ｄが形成される。活性領域１１１ａ〜１１１ｄを形成するのと同時に、位置合わせマーク１１１ｅも形成される。位置合わせマーク１１１ｅは、活性領域１１１ａ〜１１１ｄを画定する素子分離領域と同一の膜により画定される。
【００１５】
次に、活性領域１１１ａ〜１１１ｄに交差するようにゲート配線１１６ａ〜１１６ｄが形成される。ゲート配線１１６ａ〜１１６ｄのパターンを転写する際には、位置合わせマーク１１１ｅに対してマスク（レチクル）の位置合わせが行われる。ゲート配線１１６ａ〜１１６ｄを形成するのと同時に、位置合わせマーク１１６ｅ、１１６ｆが形成される。位置合わせマーク１１６ｅ、１１６ｆは、ゲート配線１１６ａ〜１１６ｄと同一の膜を用いて形成される。
【００１６】
次に、ゲート配線１１６ａ〜１１６の両側の活性領域１１１ａ〜１１１ｄにソース／ドレイン拡散層１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４，１３６，１３８が形成される。
【００１７】
こうして、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１，Ｄ２、トランスファトランジスタＴ１、Ｔ２が形成される。
【００１８】
次に、半導体基板上に層間絶縁膜（図示せず）を形成する。
【００１９】
次に、層間絶縁膜にコンタクトホール１４６ａ〜１４６ｌを転写する。コンタクトホール１４６ａ〜１４６ｌを転写する際には、位置合わせマーク１１６ｆに対してマスクの位置合わせが行われる。コンタクトホール１４６ａ〜１４６ｌを形成するのと同時に、マスクの位置合わせマークのパターンの開口部１４６ｍが形成される。
【００２０】
次に、コンタクトホール１４６ａ〜１４６ｌ内にコンタクト層１４８ａ〜１４８ｌを埋め込む。この際、開口部１４６ｍ内にも、位置合わせマーク１４８ｍが埋め込まれる（図５０参照）。
【００２１】
しかしながら、マスクの位置合わせを行う際に位置ずれが生じる場合がある。
【００２２】
図５１は、ゲート配線１１６ａ〜１１６ｄのパターンを転写する際にＹ方向に大きな位置ずれが生じた場合を示している。
【００２３】
図５２は、コンタクトホール１４６ａのパターンを転写する際にＸ方向に大きな位置ずれが更に生じた場合を示している。
【００２４】
このような位置ずれが生じた場合には、図５２において丸印で囲んだ箇所において、コンタクト層１４６ａ、１４８ｂとゲート配線１１６ａ、１１６ｂとの間において、接続不良が生じる場合がある。また、コンタクト層１４６ａ、１４６ｂとソース／ドレイン拡散層１２０、１２２との間において、接続不良が生じる場合がある。
【００２５】
本願発明者らは、鋭意検討した結果、以下のようにして信頼性の高い半導体装置を高い歩留りで製造することに想到した。
【００２６】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図３３を用いて説明する。
【００２７】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す平面図（その１）である。図１（ａ）は、メモリセル領域内に形成された複数のメモリセルのうちの一つのメモリセルを示している。図１（ｂ）は、半導体チップの周縁部に設けられた位置合わせマークを示している。図２は、本実施形態による半導体装置を示す断面図である。図２（ａ）の一番左側の図は図１（ａ）のＡ−Ａ′線断面図であり、図２（ａ）の左から２番目の図は、図１（ａ）のＢ−Ｂ′線断面図である。図２（ａ）の左から３番目の図は図１（ａ）のＣ−Ｃ′線断面図であり、図２（ａ）の左から４番目の図は図１（ａ）のＤ−Ｄ′線断面図である。図２（ｂ）は、図１（ｂ）のＥ−Ｅ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図１は設計パターンの形状の例を示しており、図３は実際に形成されるパターンの形状の例を示している。図３は、図１（ａ）に対応している。図４は、本実施形態による半導体装置を示す回路図である。
【００２８】
半導体基板１０には、素子領域１１ａ〜１１ｄを画定する素子分離領域１２ａが形成されている。素子分離領域１２ａは、半導体基板１０に形成された溝１３ａ内に埋め込まれている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１２ａとしては、例えばシリコン酸化膜が用いられている。
【００２９】
また、半導体基板１０には、位置合わせマーク１１ｅ、１１ｆが形成されている。位置合わせマーク１１ｅ、１１ｆは、例えば、半導体基板（半導体チップ）１０の周縁部に設けられている。位置合わせマーク１１ｅ、１１ｆは、素子分離領域１２ａと同一の絶縁膜１２ｂにより画定されている。位置合わせマーク１１ｅ、１１ｆを画定する絶縁膜１２ｂは、半導体基板１０に形成された溝１３ｂ内に埋め込まれている。
【００３０】
位置合わせマーク１１ｅ、１１ｆの平面形状は、例えば矩形とする。
【００３１】
なお、位置合わせマーク１１ｅ、１１ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１１ｅ、１１ｆの平面形状を枠形等にしてもよい。
【００３２】
半導体基板１０上には、ゲート絶縁膜１４を介して、ゲート配線１６ａ〜１６ｄが形成されている。また、半導体基板１０上には、絶縁膜１４を介して、位置合わせマーク１６ｅ、１６ｆが形成されている。位置合わせマーク１６ｅ、１６ｆは、ゲート配線１６ａ〜１６ｄと同一の膜により形成されている。即ち、ゲート配線１６ａ〜１６ｄと位置合わせマーク１６ｅ、１６ｆとは、同一の膜をパターニングすることにより形成されたものである。
【００３３】
位置合わせマーク１６ｅの平面形状は、例えば枠形とする。
【００３４】
なお、位置合わせマーク１６ｅの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク１６ｅの平面形状を矩形等にしてもよい。
【００３５】
位置合わせマーク１６ｆの平面形状は、例えば矩形とする。
【００３６】
なお、位置合わせマーク１６ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１６ｆの平面形状を枠形等にしてもよい。
【００３７】
ゲート配線１６ａ〜１６ｄ及び位置合わせマーク１６ｅ、１６ｆの側壁部分には、サイドウォール絶縁膜１８がそれぞれ形成されている。
【００３８】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように形成されている。ゲート配線１６ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線１６ａは、素子領域１１ｂ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層２０の近傍まで延在している。
【００３９】
ゲート配線１６ａの両側の素子領域１１ａ内には、ソース／ドレイン拡散層２２，２４が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２２，２４とによりロードトランジスタＬ１が形成されている。
【００４０】
ゲート配線１６ａの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６，２８が形成されている。ゲート電極１６ａとソース／ドレイン拡散層２６，２８とによりドライバトランジスタＤ１が形成されている。
【００４１】
ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように形成されている。ゲート配線１６ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線１６ｂは、素子領域１１ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層２２の近傍まで延在している。ゲート配線１６ａの長手方向とゲート配線１６ｂの長手方向とは同じである。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において対向している。
【００４２】
ゲート配線１６ｂの両側の素子領域１１ｂ内には、ソース／ドレイン拡散層２０，３０が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層２０，３０とによりロードトランジスタＬ２が形成されている。
【００４３】
ゲート配線１６ｂの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３４が形成されている。ゲート電極１６ｂとソース／ドレイン拡散層３２，３４とによりドライバトランジスタＤ２が形成されている。
【００４４】
ゲート配線１６ｃは、素子領域１１ｃに交差するように形成されている。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置している。ゲート配線１６ｃは、トランスファトランジスタＴ１のゲート電極を含むものである。ゲート配線１６ｃの両側の素子領域１１ｃ内には、ソース／ドレイン拡散層２６、３６が形成されている。ゲート電極１６ｃとソース／ドレイン拡散層２６、３６とによりトランスファトランジスタＴ１が形成されている。トランスファトランジスタＴ１の一方のソース／ドレイン拡散層２６とドライバトランジスタＤ１の一方のソース／ドレイン拡散層２６とは、共通のソース／ドレイン拡散層２６により形成されている。
【００４５】
ゲート配線１６ｄは、素子領域１１ｄに交差するように形成されている。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置している。ゲート配線１６ｄは、トランスファトランジスタＴ２のゲート電極を含むものである。ゲート電極１６ｄの両側の素子領域１１ｄ内には、ソース／ドレイン拡散層３２，３８が形成されている。ゲート電極１６ｄとソース／ドレイン拡散層３２，３８とによりトランスファトランジスタＴ２が形成されている。トランスファトランジスタＴ２の一方のソース／ドレイン拡散層３２と、ドライバトランジスタＤ２の一方のソース／ドレイン拡散層３２とは、共通のソース／ドレイン拡散層３２により形成されている。
【００４６】
ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ〜１６ｄの高さは、例えば７０〜１００ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。
【００４７】
ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上には、例えばニッケルシリサイドのシリサイド膜５２が形成されている。
【００４８】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１０上には、例えば窒化シリコンの絶縁膜４０が形成されている。絶縁膜４０は、ゲート配線１６ａ〜１６ｄ間を埋め込むように形成されている。
【００４９】
絶縁膜４０が形成された半導体基板１０上には、例えば二酸化シリコンの絶縁膜４２が形成されている。絶縁膜４２の表面は、研磨により平坦化されている。絶縁膜４０と絶縁膜４２とにより、層間絶縁膜４４が形成されている。
【００５０】
層間絶縁膜４４には、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に露出するコンタクトホール（開口部）４６ａが形成されている。半導体基板１０の表面に平行な方向における開口部４６ａの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ａ内には、例えばタングステンのコンタクト層（導体プラグ）４８ａが埋め込まれている。
【００５１】
層間絶縁膜４４には、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に露出する開口部４６ｂが形成されている。半導体基板１０の表面に平行な方向における開口部４６ｂの断面の形状は、例えば略楕円形である（図３参照）。開口部４６ｂ内には、例えばタングステンのコンタクト層４８ｂが埋め込まれている。
【００５２】
コンタクト層４８ａ、４８ｂは、シェアードコンタクトと称される。
【００５３】
層間絶縁膜４４には、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出する開口部４６ｃと、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出する開口部４６ｄとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出する開口部４６ｅと、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出する開口部４６ｆとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出する開口部４６ｇと、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出する開口部４６ｈとが形成されている。また、層間絶縁膜４４には、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出する開口部４６ｉと、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出する開口部４６ｊが形成されている。また、層間絶縁膜４４には、ゲート配線１６ｃを露出する開口部４６ｋと、ゲート配線１６ｄを露出する開口部４６ｌとが形成されている。
【００５４】
半導体基板１０の表面に平行な方向における開口部４６ｃ〜４６ｌの断面の形状は、例えば略円形である（図３参照）。開口部４６ｃ〜４６ｌの径は、例えば５０〜８０ｎｍである。開口部４６ｃ〜４６ｌ内には、例えばタングステンのコンタクト層４８ｃ〜４８ｌが埋め込まれている。
【００５５】
また、層間絶縁膜４４には、絶縁膜１２ｂに達する開口部４６ｍ、４６ｎが形成されている。開口部４６ｍ、４６ｎ内には、位置合わせマーク４８ｍ、４８ｎが埋め込まれている。
【００５６】
位置合わせマーク４８ｍ、４８ｎの平面形状は、例えば枠形とする。
【００５７】
なお、位置合わせマーク４８ｍ、４８ｎの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク４８ｍ、４８ｎの平面形状を矩形等にしてもよい。
【００５８】
層間絶縁膜４４上には、コンタクト層４８ａ〜４８ｌにそれぞれ接続された配線５０（図２参照）が形成されている。
【００５９】
コンタクト層４８ａとコンタクト層４８ｉとは、配線５０により電気的に接続されている。コンタクト層４８ｂとコンタクト層４８ｆとは、配線５０により電気的に接続されている。
【００６０】
コンタクト層４８ｃ、４８ｄに接続された配線５０は、電源電圧Ｖｄｄ（図４参照）に電気的に接続される。コンタクト層４８ｅ、４８ｈに接続された配線５０は、接地電圧Ｖｓｓ（図４参照）に電気的に接続される。
【００６１】
コンタクト層４６ｇ、４６ｊに接続された配線５０は、ビット線ＢＬ（図４参照）に電気的に接続されている。ゲート配線１６ａ、１６ｂは、図示しないコンタクト層及び配線５０を介して、ワード線ＷＬ（図４参照）に電気的に接続されている。
【００６２】
図４は、本実施形態による半導体装置のメモリセルの回路図である。
【００６３】
図４に示すように、ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５４ａが形成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５４ｂが構成されている。インバータ５４ａとインバータ５４ｂとによりフリップフロップ回路５６が形成されている。フリップフロップ回路５６は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２と、ドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル５８が形成されている。
【００６４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図２９を用いて説明する。図５乃至図２９は、本実施形態による半導体装置の製造方法を示す工程図である。図５乃至図１０は、断面図である。図１１は、図１０に対応する平面図である。図１２は、断面図である。図１３は、図１２に対応する平面図である。図１４乃至図１９は、断面図である。図２０は、図１９に対応する平面図である。図２１は、断面図である。図２２は、図２１に対応する平面図である。図２３は、断面図である。図２４は、図２３に対応する平面図である。図２５は、断面図である。図２６は、図２５に対応する平面図である。図２７は、断面図である。図２８は、図２７に対応する平面図である。図２９は、断面図である。
【００６５】
まず、図５に示すように、半導体基板（半導体ウェハ）１０を用意する。半導体基板１０としては、例えばシリコンウェハを用いる。
【００６６】
次に、例えば熱酸化法により、半導体基板１０上に、膜厚１０ｎｍ程度のシリコン酸化膜５３を形成する。
【００６７】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚１００ｎｍ程度のシリコン窒化膜５５を形成する。
【００６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５７を形成する。
【００６９】
次に、活性領域（素子領域）１１ａ〜１１ｄのパターンと位置合わせマーク１１ｅ、１１ｆのパターンとが形成されたレチクルを用いて、フォトレジスト膜５７にこれらのパターンを露光する。
【００７０】
次に、フォトレジスト膜５７を現像する。
【００７１】
こうして、活性領域１１ａ〜１１ｄのパターンと位置合わせマーク１１ｅ、１１ｆのパターンとがフォトレジスト膜５７に転写される（図６参照）。具体的には、素子分離領域１２ａを形成するための開口部５９ａと、位置合わせマーク１１ｅ、１１ｆを形成するための開口部５９ｂとが、フォトレジスト膜５７に形成される。
【００７２】
次に、図７に示すように、フォトレジスト膜５７をマスクとして、シリコン窒化膜５５及びシリコン酸化膜５３をエッチングする。
【００７３】
次に、図８に示すように、フォトレジスト膜５７をマスクとして半導体ウェハ１０をエッチングすることにより、素子分離領域１２ａを埋め込むための溝１３ａと、絶縁膜１２ｂを埋め込むための溝１３ｂとを、半導体ウェハ１０に形成する。
【００７４】
次に、例えばアッシングにより、フォトレジスト膜５７を剥離する。
【００７５】
次に、図９に示すように、溝１３ａ、１３ｂ内及び半導体ウェハ１０上に、例えば膜厚５００ｎｍのシリコン酸化膜の絶縁膜１２を形成する。
【００７６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、絶縁膜１２を研磨する。この後、シリコン窒化膜５５及びシリコン酸化膜５３をエッチング除去する。こうして、ＳＴＩ（Shallow Trench Isolation）法により、素子分離領域１２ａ及び絶縁膜１２ｂが溝１３ａ、１３ｂ内にそれぞれ埋め込まれる。溝１３ｂ内に埋め込まれた絶縁膜１２ｂにより位置合わせマーク１１ｅ、１１ｆがそれぞれ画定される（図１０及び図１１参照）。位置合わせマーク１１ｅ、１１ｆは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。
【００７７】
位置合わせマーク１１ｅ、１１ｆの平面形状は、例えば矩形とする。
【００７８】
なお、位置合わせマーク１１ｅ、１１ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１１ｅ、１１ｆの平面形状を枠形等にしてもよい。
【００７９】
こうして、活性領域１１ａ〜１１ｄが素子分離領域１２ａにより画定されるとともに、絶縁膜１２ｂにより画定された位置合わせマーク１１ｅ、１１ｆが形成される。
【００８０】
次に、図示はしていないが、ウェル（図示せず）を形成のためのイオン注入と、チャネルドープ層（図示せず）を形成のためのイオン注入とを、活性領域１１ａ〜１１ｄに対して行い、この後、活性化アニールを行う。
【００８１】
次に、全面に、例えば熱酸化法により、例えば物理膜厚０．６〜２ｎｍの二酸化シリコンのゲート絶縁膜１４を形成する。
【００８２】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚７０〜１２０ｎｍ程度のポリシリコン膜を形成する。
【００８３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８４】
次に、ゲート配線１６ａ〜１６ｄのパターンと位置合わせマーク１６ｅ、１６ｆのパターンとが形成されたレチクルを用い、フォトレジスト膜にこれらのパターンを露光する。
【００８５】
なお、レチクルの位置合わせを行う際には、絶縁膜１２ｂにより画定された位置合わせマーク１１ｅが用いられる。
【００８６】
次に、フォトレジスト膜を現像する。
【００８７】
こうして、ゲート配線１６ａ〜１６ｄのパターンと位置合わせマーク１６ｅ、１６ｆのパターンとがフォトレジスト膜に転写される。
【００８８】
次に、フォトレジスト膜をマスクとして、ポリシリコン膜をエッチングする。こうして、ポリシリコンのゲート配線１６ａ〜１６ｄとポリシリコンの位置合わせマーク１６ｅ、１６ｆとが形成される（図１２及び図１３参照）。
【００８９】
ゲート配線１６ａは、素子領域１１ａ、１１ｃに交差するように直線状に形成される。ゲート配線１６ｂは、素子領域１１ｂ、１１ｄに交差するように直線状に形成される。ゲート配線１６ｃは、素子領域１１ｃに交差するように直線状に形成される。ゲート配線１６ｄは、素子領域１１ｄに交差するように直線状に形成される。ゲート配線１６ａ〜１６ｄの長手方向は、互いに同じ方向である。ゲート配線１６ａとゲート配線１６ｂとは、一部の領域において互いに近接するように形成される。ゲート配線１６ｃは、ゲート配線１６ｂの延長線上に位置するように形成される。ゲート配線１６ｄは、ゲート配線１６ａの延長線上に位置するように形成される。ゲート配線１６ａ〜１６ｄの幅、即ち、ゲート長は、例えば３５〜６０ｎｍ程度とする。ゲート配線１６ａ、１６ｄとゲート配線１６ｂ、１６ｃとの間隔、即ち、ゲート配線のピッチは、例えば０．１６〜０．２μｍ程度とする。位置合わせマーク１６ｅ、１６ｆは、半導体チップの周縁部の複数の箇所にそれぞれ形成される。
【００９０】
位置合わせマーク１６ｅの平面形状は、例えば枠形とする。
【００９１】
なお、位置合わせマーク１６ｅの平面形状は、枠形に限定されるものではない。例えば、位置合わせマーク１６ｅの平面形状を矩形等にしてもよい。
【００９２】
位置合わせマーク１６ｆの平面形状は、例えば矩形とする。
【００９３】
なお、位置合わせマーク１６ｆの平面形状は、矩形に限定されるものではない。例えば、位置合わせマーク１６ｆの平面形状を枠形等にしてもよい。
【００９４】
こうして、ゲート配線１６ａ〜１６ｄが形成されるとともに、位置合わせマーク１６ｅ、１６ｆが形成される。
【００９５】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域（図示せず）をそれぞれ形成する。
【００９６】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３０〜６０ｎｍ程度のシリコン酸化膜を形成する。
【００９７】
次に、例えば異方性エッチングにより、シリコン酸化膜をエッチングする。これにより、ゲート配線１６ａ〜１６ｄの側壁部分に、二酸化シリコンのサイドウォール絶縁膜１８が形成される（図１４参照）。
【００９８】
次に、イオン注入法により、ドーパント不純物を導入することにより、ゲート配線１６ａ〜１６ｄの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域を形成する。これにより、エクステンション領域と深い不純物拡散領域とを有するソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８（図１参照）が形成される。
【００９９】
次に、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８に導入されたドーパント不純物を活性化するための熱処理（アニール）を行う。熱処理温度は、例えば８００〜１２００℃程度とする。
【０１００】
次に、全面に、例えばスパッタリング法により、膜厚５〜３０ｎｍの高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜が形成される。
【０１０１】
次に、熱処理を行うことにより、半導体基板１０の表面と高融点金属膜とを反応させるとともに、ゲート配線１６ａ〜１６ｄの上面と高融点金属膜とを反応させる。この後、未反応の高融点金属膜をエッチング除去する。これにより、ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。ソース／ドレイン拡散層２０、２２、２４、２６、２８、３０、３２，３４、３６、３８上のシリサイド膜５２は、ソース／ドレイン電極として機能する。また、ゲート配線１６ａ〜１６ｄ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される。また、位置合わせマーク１１ｅ、１１ｆ、１６ｅ、１６ｆ上に、例えばニッケルシリサイドのシリサイド膜５２が形成される（図１５参照）。
【０１０２】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３０〜８０ｎｍ程度の窒化シリコンの絶縁膜４０を形成する。絶縁膜４０の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、例えばＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃とする。絶縁膜４０はゲート配線１６ａ〜１６ｄ間を埋め込むように形成される（図１６参照）。
【０１０３】
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚４００〜７００ｎｍ程度の二酸化シリコンの絶縁膜４２を形成する。絶縁膜４２の成膜条件は、例えば以下の通りとする。即ち、印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。成膜室内に導入するガスは、ＳｉＨ４ガスとＮ２Ｏガスとを含む混合ガスとする。成膜室内の温度は、例えば３５０〜４５０℃程度とする。
【０１０４】
次に、例えばＣＭＰ法により、絶縁膜４２の表面を平坦化する。絶縁膜４０と絶縁膜４２とにより層間絶縁膜４４が形成される（図１７参照）。
【０１０５】
次に、図１８に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌをフォトレジスト膜６０に露光する（図１９及び図２０参照）。部分パターン６１ａ１、６１ｂ１は、コンタクトホール４６ａ、４６ｂを形成するためのものである。パターン６１ｃ〜６１ｌは、コンタクトホール４６ｃ〜４６ｌを形成するためのものである。部分パターン６１ａ１、６１ｂ１は、ゲート配線１６ａ、１６ｂの一部と十分に重なり合うように配される。また、部分パターン６１ａ１、６１ｂ１は、後述する部分パターン６１ａ２、６１ｂ２（図２１及び図２２参照）の一部と十分に重なり合うように配される。部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌを露光するための第１のマスク（第１のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１６ｆを用いて位置合わせが行われる。
【０１０７】
位置合わせマーク１６ｆのパターンとゲート配線１６ａ〜１６ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１６ｆとゲート配線１６ａ、１６ｂとの間には、位置ずれは生じない。第１のマスクの位置合わせを行う際に位置合わせマーク１６ｆが用いられるため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。
【０１０８】
こうして、コンタクトホール４６ａ、４６ｂを形成するための部分パターン６１ａ１、６１ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するためのパターン６１ｃ〜６１ｌとが、フォトレジスト膜６０に露光される。この際、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターン６１ｍも、フォトレジスト膜６０に露光される。
【０１０９】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ２、６１ｂ２を、フォトレジスト膜６０に露光する（図２１及び図２２参照）。部分パターン６１ａ２、６１ｂ２は、部分パターン６１ａ１、６１ｂ１と相俟って、コンタクトホール４６ａ、４６ｂを形成するためのものである。部分パターン６１ａ２、６１ｂ２は、活性領域１１ｂ、１１ａの一部と十分に重なり合うように配される。また、部分パターン６１ａ２、６１ｂ２は、部分パターン６１ａ２、６１ｂ２の一部と十分に重なり合うように配される。部分パターン６１ａ２、６１ｂ２を露光するための第２のマスク（第２のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１１ｆを用いて位置合わせが行われる。
【０１１０】
位置合わせマーク１１ｆのパターンと活性領域１１ａ〜１１ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１１ｆと活性領域１１ａ〜１１ｄとの間には位置ずれは生じない。第２のマスクの位置合わせを行う際に位置合わせマーク１１ｆが用いられるため、部分パターン６１ａ２、６１ｂ２と活性領域１１ｂ、１１ａとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。
【０１１１】
こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２が、フォトレジスト膜６０に露光される。この際、第２のマスクの位置合わせマーク（図示せず）のパターン６１ｎも、フォトレジスト膜６０に露光される。
【０１１２】
このようにして部分パターン６１ａ１、６１ｂ１と部分パターン６１ａ２、６１ｂ２とが露光されるため、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。
【０１１３】
次に、フォトレジスト膜６０を現像する。これにより、コンタクトホール４６ａ〜４６ｌを形成するための開口部７０ａ〜７０ｌと、第１のマスクの位置合わせマークのパターンの開口部７０ｍと、第２のマスクの位置合わせマークのパターンの開口部７０ｎとが、フォトレジスト膜６０に形成される（図２３及び図２４参照）。
【０１１４】
このように、本実施形態によれば、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。また、本実施形態によれば、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とが、十分に重なり合うように配される。従って、フォトレジスト膜６０の開口部７０ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とに十分に重なり合うように形成される。また、フォトレジスト膜６０の開口部７０ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とに十分に重なり合うように形成される。
【０１１５】
次に、フォトレジスト膜６０をマスクとして層間絶縁膜４４をエッチングする。これにより、コンタクトホール４６ａ〜４６ｌと開口部４６ｍ、４６ｎとが層間絶縁膜４４に形成される（図２５及び図２６参照）。
【０１１６】
上述したように、フォトレジスト膜６０の開口部７０ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とに十分に重なり合う。このため、コンタクトホール４６ａは、位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に露出する。
【０１１７】
また、上述したように、フォトレジスト膜６０の開口部７０ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とに十分に重なり合う。このため、コンタクトホール４６ｂは、位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。半導体基板１０の表面に平行な方向におけるコンタクトホール４６ａ、４６ｂの断面の形状は、例えば略楕円形である（図３参照）。
【０１１８】
コンタクトホール４６ｃは、ロードトランジスタＬ１のソース／ドレイン拡散層２４を露出するように形成される。コンタクトホール４６ｄは、ロードトランジスタＬ２のソース／ドレイン拡散層３０を露出するように形成される。コンタクトホール４６ｅは、ドライバトランジスタＤ１のソース／ドレイン拡散層２８を露出するように形成される。コンタクトホール４６ｆは、ドライバトランジスタＤ１とトランスファトランジスタＴ１の共通のソース／ドレイン拡散層２６を露出するように形成される。コンタクトホール４６ｇは、ドライバトランジスタＴ１のソース／ドレイン拡散層３６を露出するように形成される。コンタクトホール４６ｈは、ドライバトランジスタＤ２のソース／ドレイン拡散層３４を露出するように形成される。コンタクトホール４６ｉは、ドライバトランジスタＤ２とトランスファトランジスタＴ２の共通のソース／ドレイン拡散層３２を露出するように形成される。コンタクトホール４６ｊは、ドライバトランジスタＴ２のソース／ドレイン拡散層３８を露出するように形成される。半導体基板１０の表面に平行な方向におけるコンタクトホール４６ｃ〜４６ｊの断面の形状は、例えば略円形である（図３参照）。コンタクトホール４６ｃ〜４６ｌの径は、例えば５０〜８０ｎｍ程度とする。
【０１１９】
開口部４６ｍ、４６ｎは、絶縁膜１２ｂに達するように形成される。半導体基板１０の表面に平行な方向における開口部４６ｍ、４６ｎの断面の形状は、例えば枠状である。
【０１２０】
次に、全面に、例えばスパッタリング法又はＣＶＤ法により、例えば膜厚２〜１０ｎｍのＴｉ膜と、例えば膜厚２〜１０ｎｍのＴｉＮ膜を順次形成することにより、グルー層を形成する。
【０１２１】
次に、全面に、例えばスパッタリング法により、例えば膜厚７０〜１００ｎｍ程度のタングステン膜を形成する。
【０１２２】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール４６ａ〜４６ｌ内にタングステンのコンタクト層４８ａ〜４８ｊがそれぞれ埋め込まれる。また、開口部４６ｍ、４６ｎ内にタングステンの位置合わせマーク４８ｍ、４８ｎがそれぞれ埋め込まれる（図２７及び図２８参照）。
【０１２３】
上述したように、コンタクトホール４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出する。このため、コンタクト層４８ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続する。
【０１２４】
また、上述したように、コンタクトホール４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。このため、コンタクト層４８ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続する。
【０１２５】
次に、全面に、例えばスパッタリング法により導電膜を形成する。
【０１２６】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングすることにより、コンタクト層４８ａ〜４８ｌにそれぞれ接続された配線５０を形成する（図２９参照）。
【０１２７】
こうして本実施形態による半導体装置が製造される。
【０１２８】
なお、本実施形態による半導体装置の製造方法において位置ずれが生じた場合には、以下のようになる。位置ずれが生じた場合について、図３０乃至図３３を用いて説明する。図３０乃至図３３は、本実施形態による半導体装置の製造方法において位置ずれが生じた場合を示す工程平面図である。
【０１２９】
図３０は、上述した図１３に対応するものである。
【０１３０】
図３０は、ゲート配線１６ａ〜１６ｄのパターンを転写する際に、Ｙ方向に大きな位置ずれが生じた場合を示している。位置合わせマーク１６ｅ、１６ｆのパターンもゲート配線１６ａ〜１６ｄのパターンを転写するのと同時に転写されるため、位置合わせマーク１６ｅ、１６ｆのパターンは、位置合わせマーク１１ｅ、１１ｆに対して大きく位置ずれする。
【０１３１】
図３１は、上述した図２０に対応するものである。
【０１３２】
位置合わせマーク１６ｆに対して第１のマスク（図示せず）の位置合わせマーク（図示せず）を位置合わせするため、図３１に示すように、ゲート配線１６ａ、１６ｂの端部と部分パターン６１ａ１、６１ｂ１の一部とを十分に重ね合わせることができる。
【０１３３】
図３２は、上述した図２２に対応するものである。
【０１３４】
位置合わせマーク１１ｆに対して第２のマスク（図示せず）の位置合わせマーク（図示せず）を位置合わせするため、図３２に示すように、ロードトランジスタＬ２のソース／ドレイン拡散層２０の一部と部分パターン６１ａ２とを十分に重ね合わせることができる。また、ロードトランジスタＬ１のソース／ドレイン拡散層２２の一部と部分パターン６１ｂ２の一部とを十分に重ね合わせることができる。
【０１３５】
図３３は、上述した図２４に対応するものである。
【０１３６】
コンタクトホール４６ａは、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に十分に露出している。また、コンタクトホール４６ｂは、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に十分に露出している。
【０１３７】
このように、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、本実施形態によれば、大きな位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。
【０１３８】
本実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ１、６１ｂ１がフォトレジスト膜６０に露光される。このため、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とを十分に重ね合わせることができる。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ２、６１ｂ２がフォトレジスト膜６０に露光される。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重ね合わせることができる。また、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とが、十分に重なり合うように配される。このため、本実施形態によれば、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。従って、本実施形態によれば、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続するコンタクト層４８ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続するコンタクト層４８ｂを形成し得る。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。
【０１３９】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図３４乃至図４８を用いて説明する。図３４乃至図４８は、本実施形態による半導体装置の製造方法を示す工程図である。図３４及び図３５は、断面図である。図３６は、図３５に対応する平面図である。図３７は、断面図である。図３８は、図３７に対応する平面図である。図３９は、断面図である。図４０は、図３９に対応する平面図である。図４１は、断面図である。図４２は、図４１に対応する平面図である。図４３は、断面図である。図４４は、図４３に対応する平面図である。図４５は、断面図である。図４６は、図４５に対応する平面図である。図４７は、断面図である。図５８は、図４７に対応する平面図である。図１乃至図３３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４０】
本実施形態による半導体装置の製造方法は、ハードマスクを用いてコンタクトホール４６ａ〜４６ｌを形成するものである。
【０１４１】
まず、半導体基板１０上にシリコン酸化膜５３を形成する工程から層間絶縁膜４４を形成する工程までは、図５乃至図１７を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１４２】
次に、図３４（ａ）に示すように、例えばプラズマＣＶＤ法により、膜厚３０ｎｍ程度のシリコン窒化膜７２を形成する。シリコン窒化膜７２は、ハードマスクとなるものである。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜７４を形成する。
【０１４４】
次に、図１９を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、フォトリソグラフィ技術を用い、部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌ（図１９及び図２０参照）をフォトレジスト膜７４に露光する（図３４（ｂ）参照）。
【０１４５】
上述したように、部分パターン６１ａ１、６１ｂ１は、上述したように、コンタクトホール４６ａ、４６ｂを形成するためのものである。パターン６１ｃ〜６１ｌは、上述したようにコンタクトホール４６ｃ〜４６ｌを形成するためのものである。部分パターン６１ａ１、６１ｂ１は、ゲート配線１６ａ、１６ｂの一部と十分に重なり合うように配される。また、部分パターン６１ａ１、６１ｂ１は、後述する部分パターン６１ａ２、６１ｂ２（図４０参照）の一部と十分に重なり合うように配される。部分パターン６１ａ１、６１ｂ１及びパターン６１ｃ〜６１ｌを露光するための第１のマスク（第１のレチクル）（図示せず）の位置合わせを行う際には、位置合わせマーク１６ｆ（図２０参照）を用いて位置合わせが行われる。
【０１４６】
位置合わせマーク１６ｆのパターンとゲート配線１６ａ〜１６ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１６ｆとゲート配線１６ａ、１６ｂとの間には、位置ずれは生じない。第１のマスクの位置合わせを行う際に位置合わせマーク１６ｆが用いられるため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ１、６１ｂ１とゲート配線１６ａ、１６ｂの一部とを十分に重なり合わせることが可能である。
【０１４７】
こうして、コンタクトホール４６ａ、４６ｂを形成するための部分パターン６１ａ１、６１ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するためのパターン６１ｃ〜６１ｌ（図２０参照）とが、フォトレジスト膜６０に露光される。この際、第１のマスクの位置合わせマーク（図示せず）のパターン６１ｍ（図１９及び図２０参照）も、フォトレジスト膜７４に露光される。
【０１４８】
次に、フォトレジスト膜７４を現像する。これにより、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ１，６１ｂ１の開口部７６ａ、７６ｂと、コンタクトホール４６ｃ〜４６ｌを形成するための開口部７６ｃ〜７６ｌとが、フォトレジスト膜７４に形成される。また、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７６ｍが、フォトレジスト膜７４に形成される（図３５及び図３６参照）。
【０１４９】
上述したように、部分パターン６１ａ１、６１ｂ１の一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７６ａ、７６ｂとゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１５０】
次に、フォトレジスト膜７４をマスクとしてシリコン窒化膜７２をエッチングする。これにより、コンタクトホール４６ａ、４６ｂの部分パターンの開口部７８ａ１、７８ｂ１と、コンタクトホール４６ｃ〜４６ｌを形成するための開口部７８ｃ〜７８ｌとが形成されたハードマスク７２が形成される。また、ハードマスク７２には、第１のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７８ｍも形成される（図３７及び図３８参照）。
【０１５１】
上述したように、開口部７６ａ、７６ｂとゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７８ａ１、７８ｂ１とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１５２】
次に、図３９（ａ）に示すように、ウェット処理及びアッシングにより、フォトレジスト膜７４を除去する。
【０１５３】
次に、図３９（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８０を形成する。
【０１５４】
次に、フォトリソグラフィ技術を用い、部分パターン６１ａ２、６１ｂ２を、フォトレジスト膜８０に露光する（図４０参照）。部分パターン６１ａ２、６１ｂ２は、活性領域１１ｂ、１１ａの一部と十分に重なり合うように配される。また、部分パターン６１ａ２、６１ｂ２は、開口部７８ａ１、７８ｂ１の一部と十分に重なり合うように配される。部分パターン６１ａ２、６１ｂ２を露光するための第２のマスク（図示せず）の位置合わせを行う際には、位置合わせマーク１１ｆを用いて位置合わせが行われる。
【０１５５】
位置合わせマーク１１ｆのパターンと活性領域１１ａ〜１１ｄのパターンとは、同一のマスクを用いて転写されたものである。このため、位置合わせマーク１１ｆと活性領域１１ａ〜１１ｄとの間には位置ずれは生じない。第２のマスクの位置合わせを行う際に位置合わせマーク１１ｆが用いられるため、部分パターン６１ａ２、６１ｂ２と活性領域１１ｂ、１１ａとの間の位置ずれを極めて小さくすることが可能である。このため、部分パターン６１ａ２、６１ｂ２の一部と活性領域１１ｂ、１１ａの一部とを十分に重なり合わせることが可能である。
【０１５６】
こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２が、フォトレジスト膜８０に露光される。この際、第２のマスクの位置合わせマーク（図示せず）のパターン６１ｎ（図４２参照）も、フォトレジスト膜８０に露光される。
【０１５７】
このようにして部分パターン６１ａ２、６１ｂ２が露光されるため、開口部７８ａ１、７８ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、位置ずれが生じた場合であっても、確実に重なり合う。
【０１５８】
次に、フォトレジスト膜８０を現像する。これにより、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２を形成するための開口部８２ａ、８２ｂと、位置合わせマーク６８ｃのパターンの開口部８２ｃとが、フォトレジスト膜８０に形成される。開口部８２ａ、８２ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う（図４１及び図４２参照）。
【０１５９】
次に、フォトレジスト膜８０をマスクとして、ハードマスク７２をエッチングする。こうして、コンタクトホール４６ａ、４６ｂの部分パターン６１ａ２、６１ｂ２がハードマスク７２に転写される。こうして、ハードマスク７２に、コンタクトホール４６ａ、４６ｂを形成するための開口部７８ａ、７８ｂが形成される。また、ハードマスク７２には、第２のマスク（図示せず）の位置合わせマーク（図示せず）のパターンの開口部７８ｎも形成される（図４３及び図４４参照）。
【０１６０】
上述したように、開口部８２ａ、８２ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。このため、開口部７８ａ、７８ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。また、上述したように、開口部７８ａ１、７８ｂ１（図４１参照）とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、開口部７８ａ、７８ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１６１】
次に、図４５（ａ）に示すように、ウェット処理及びアッシングにより、フォトレジスト膜８０を除去する。
【０１６２】
次に、ハードマスク７２をマスクとして層間絶縁膜４４をエッチングする。これにより、コンタクトホール４６ａ〜４６ｌと開口部４６ｍ、４６ｎとが層間絶縁膜４４に形成される（図４５（ｂ）及び図４６参照）。
【０１６３】
上述したように、開口部７８ａ、７８ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。このため、コンタクトホール４６ａ、４６ｂの一部と活性領域１１ｂ、１１ａの一部とは十分に重なり合う。また、上述したように、開口部７８ａ、７８ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。このため、コンタクトホール４６ａ、４６ｂの一部とゲート配線１６ａ、１６ｂの一部とは、十分に重なり合う。
【０１６４】
従って、コンタクトホール４６ａは、位置ずれが生じた場合であっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に露出する。また、コンタクトホール４６ｂは、位置ずれが生じた場合であっても、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２とを一体的に確実に露出する。
【０１６５】
この後の半導体装置の製造方法は、図２７乃至図２９を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０１６６】
こうして、本実施形態による半導体装置が製造される（図４７及び図４８参照）。
【０１６７】
このように、ハードマスク７２を用いて層間絶縁膜４４をエッチングするようにしてもよい。本実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ１、６１ｂ１がハードマスク７２に転写される。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホール４６ａ、４６ｂの一部を形成するための部分パターン６１ａ２、６１ｂ２がハードマスク７２に転写される。また、部分パターン６１ａ１、６１ｂ１の一部と部分パターン６１ａ２、６１ｂ２の一部とは、十分に重なり合うように配される。このため、本実施形態によっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０の一部とを一体的に確実に露出するコンタクトホール４６ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に露出するコンタクトホール４６ｂを形成し得る。従って、本実施形態によっても、ゲート配線１６ａの端部とロードトランジスタＬ２のソース／ドレイン拡散層２０とを一体的に確実に接続するコンタクト層４８ａを形成し得る。また、ゲート配線１６ｂの端部とロードトランジスタＬ１のソース／ドレイン拡散層２２の一部とを一体的に確実に接続するコンタクト層４８ｂを形成し得る。従って、本実施形態によっても、信頼性の高い半導体装置を高い歩留りで製造することが可能となる。
【０１６８】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６９】
例えば、上記実施形態では、第１回目の露光の際に部分パターン６１ａ１、６１ｂ１、及び、パターン６１ｃ〜６１ｍを露光し、第２回目の露光の際に部分パターン６１ａ２、６１ｂ２、６１ｎを露光したが、これに限定されるものではない。例えば、第１回目の露光の際に６１ａ１、６１ｂ１、及び、パターン６１ｍを露光し、第２回目の露光の際に部分パターン６１ａ２、６１ｂ２、及び、パターン６１ｃ〜６１ｌ、６１ｎを露光してもよい。
【０１７０】
また、上記実施形態では、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して第１のマスクを位置合わせして、第１回目の露光を行った。また、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して第２のマスクを位置合わせして、第２回目の露光を行った。しかし、露光の順番はこれに限定されるものではない。例えば、活性領域１１ａ、１１ｂのパターンを転写するのと同時に転写された位置合わせマーク１１ｆに対して第２のマスクを位置合わせして、第１回目の露光を行ってもよい。そして、ゲート配線１６ａ、１６ｂのパターンの転写と同時に転写された位置合わせマーク１６ｆに対して第１のマスクを位置合わせして、第２回目の露光を行ってもよい。
【符号の説明】
【０１７１】
１０…半導体基板
１１ａ〜１１ｄ…活性領域
１１ｅ、１１ｆ…位置合わせマーク
１２ａ…素子分離領域
１２ｂ…絶縁膜
１３ａ、１３ｂ…溝
１４…ゲート絶縁膜
１６ａ〜１６ｄ…ゲート配線
１６ｅ、１６ｆ…位置合わせマーク
１８…サイドウォール絶縁膜
２０，２２，２４，２６，２８，３０，３２，３４，３６，３８…ソース／ドレイン拡散層
４０…絶縁膜
４２…絶縁膜
４４…層間絶縁膜
４６ａ〜４６ｌ…コンタクトホール
４６ｍ、４６ｎ…開口部
４８ａ〜４８ｌ…コンタクト層
４８ｍ、４８ｎ…位置合わせマーク
５０…配線
５２…シリサイド膜
５３…シリコン酸化膜
５４ａ、５４ｂ…インバータ
５５…シリコン窒化膜
５６…フリップフロップ回路
５７…フォトレジスト膜
５８…メモリセル
５９ａ、５９ｂ…開口部
６０…フォトレジスト膜
６１ａ１、６１ａ２、６１ｂ１、６１ｂ２…部分パターン
６１ｃ〜６１ｍ…パターン
７０ａ〜７０ｎ…開口部
７２…ハードマスク
７４…フォトレジスト膜
７６ａ〜７６ｍ…開口部
７８ａ１、７８ａ２…開口部
７８ａ〜７８ｎ…開口部
８０…フォトレジスト膜
８２ａ〜８２ｃ…開口部
１１１ａ〜１１１ｄ…活性領域
１１１ｅ…位置合わせマーク
１１６ｅ、１１６ｆ…位置合わせマーク
１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４，１３６，１３８…ソース／ドレイン拡散層
１４６ａ〜１４６ｌ…コンタクトホール
１４６ｍ…開口部
１４８ａ〜１４８ｌ…コンタクト層
１４８ｍ…位置合わせマーク
１５８…メモリセル
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１，Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断して形成され、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、
前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜上にフォトレジスト膜を形成する工程と、
前記第２の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、
前記第１の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、
前記フォトレジスト膜を現像することにより、前記第１の部分パターンと前記第２の部分パターンとが露光された箇所における前記フォトレジスト膜に第１の開口部を形成する工程と、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記絶縁膜に形成する工程と、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に第２のコンタクトホールを形成するための第３の部分パターンを、少なくとも前記第２のゲート配線の一部と重なり合うように、前記フォトレジスト膜に更に露光し、
前記第２の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に前記第２のコンタクトホールを形成するための第４の部分パターンを、少なくとも前記第１のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に更に露光し、
前記フォトレジスト膜を現像する工程では、前記第３の部分パターンと前記第４の部分パターンとが露光された箇所における前記フォトレジスト膜に第２の開口部を更に形成し、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングする工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とに達する前記第２のコンタクトホールを、前記絶縁膜に更に形成し、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程では、前記第２のコンタクトホール内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断し、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、
前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１のフォトレジスト膜を形成する工程と、
前記第２の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に露光する工程と、
前記第１のフォトレジスト膜を現像することにより、前記第１の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第１の開口部を形成する工程と、
前記第１の開口部が形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、
前記第２の絶縁膜上に第２のフォトレジスト膜を形成する工程と、
前記第１の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に露光する工程と、
前記第２のフォトレジスト膜を現像することにより、前記第２の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第２の開口部を形成する工程と、
前記第２の開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記第１の絶縁膜に形成する工程と、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１の部分パターンを前記第１のフォトレジスト膜に露光する工程では、前記第１の絶縁膜に第２のコンタクトホールを形成するための第３の部分パターンを、少なくとも前記第２のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に更に露光し、
前記第１のフォトレジスト膜を現像する工程では、前記第３の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第３の開口部を更に形成し、
前記第１のフォトレジスト膜をマスクとして前記第２の絶縁膜をエッチングする工程では、前記第３の開口部が更に形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングし、
前記第２の部分パターンを前記第２のフォトレジスト膜に露光する工程では、前記第１の絶縁膜に前記第２のコンタクトホールを形成するための第４の部分パターンを、少なくとも前記第１のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に更に露光し、
前記第２のフォトレジスト膜を現像する工程では、前記第４の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第４の開口部を更に形成し、
前記第２のフォトレジスト膜をマスクとして前記第２の絶縁膜をエッチングする工程では、前記第４の開口部が更に形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングし、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングする工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とに達する前記第２のコンタクトホールを、前記第１の絶縁膜に更に形成し、
前記第１のコンタクトホール内に前記第１のコンタクト層を埋め込む工程では、前記第２のコンタクトホール内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の位置合わせマークは、前記活性領域を画定する素子分離領域と同一の膜により画定されている
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２の位置合わせマークは、前記第１のゲート配線及び前記第２のゲート配線と同一の膜により形成されている
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断して形成され、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、
前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜上にフォトレジスト膜を形成する工程と、
前記第２の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、
前記第１の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、
前記フォトレジスト膜を現像することにより、前記第１の部分パターンと前記第２の部分パターンとが露光された箇所における前記フォトレジスト膜に第１の開口部を形成する工程と、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記絶縁膜に形成する工程と、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に第２のコンタクトホールを形成するための第３の部分パターンを、少なくとも前記第２のゲート配線の一部と重なり合うように、前記フォトレジスト膜に更に露光し、
前記第２の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に前記第２のコンタクトホールを形成するための第４の部分パターンを、少なくとも前記第１のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記フォトレジスト膜に更に露光し、
前記フォトレジスト膜を現像する工程では、前記第３の部分パターンと前記第４の部分パターンとが露光された箇所における前記フォトレジスト膜に第２の開口部を更に形成し、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングする工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とに達する前記第２のコンタクトホールを、前記絶縁膜に更に形成し、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程では、前記第２のコンタクトホール内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第１の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断し、第１のトランジスタのゲート電極を含む直線状の第１のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第２のトランジスタのゲート電極を含む、前記第１のゲート配線と平行な直線状の第２のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第２の位置合わせマークを形成する工程と、
前記ゲート電極の両側の前記活性領域に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性が異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１のフォトレジスト膜を形成する工程と、
前記第２の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に第１のコンタクトホールを形成するための第１の部分パターンを、少なくとも前記第１のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に露光する工程と、
前記第１のフォトレジスト膜を現像することにより、前記第１の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第１の開口部を形成する工程と、
前記第１の開口部が形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、
前記第２の絶縁膜上に第２のフォトレジスト膜を形成する工程と、
前記第１の位置合わせマークを用いて位置合わせを行い、前記第１の絶縁膜に前記第１のコンタクトホールを形成するための第２の部分パターンを、少なくとも前記第２のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に露光する工程と、
前記第２のフォトレジスト膜を現像することにより、前記第２の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第２の開口部を形成する工程と、
前記第２の開口部が形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングする工程と、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１のゲート配線と前記第２のトランジスタの前記ソース／ドレイン拡散層とに達する前記第１のコンタクトホールを、前記第１の絶縁膜に形成する工程と、
前記第１のコンタクトホール内に第１のコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１の部分パターンを前記第１のフォトレジスト膜に露光する工程では、前記第１の絶縁膜に第２のコンタクトホールを形成するための第３の部分パターンを、少なくとも前記第２のゲート配線の一部と重なり合うように、前記第１のフォトレジスト膜に更に露光し、
前記第１のフォトレジスト膜を現像する工程では、前記第３の部分パターンが露光された箇所における前記第１のフォトレジスト膜に第３の開口部を更に形成し、
前記第１のフォトレジスト膜をマスクとして前記第２の絶縁膜をエッチングする工程では、前記第３の開口部が更に形成された前記第１のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングし、
前記第２の部分パターンを前記第２のフォトレジスト膜に露光する工程では、前記第１の絶縁膜に前記第２のコンタクトホールを形成するための第４の部分パターンを、少なくとも前記第１のトランジスタの前記ソース／ドレイン拡散層の一部と重なり合うように、前記第２のフォトレジスト膜に更に露光し、
前記第２のフォトレジスト膜を現像する工程では、前記第４の部分パターンが露光された箇所における前記第２のフォトレジスト膜に第４の開口部を更に形成し、
前記第２のフォトレジスト膜をマスクとして前記第２の絶縁膜をエッチングする工程では、前記第４の開口部が更に形成された前記第２のフォトレジスト膜をマスクとして、前記第２の絶縁膜をエッチングし、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングする工程では、前記第２のゲート配線と前記第１のトランジスタの前記ソース／ドレイン拡散層とに達する前記第２のコンタクトホールを、前記第１の絶縁膜に更に形成し、
前記第１のコンタクトホール内に前記第１のコンタクト層を埋め込む工程では、前記第２のコンタクトホール内に第２のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の位置合わせマークは、前記活性領域を画定する素子分離領域と同一の膜により画定されている
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２の位置合わせマークは、前記第１のゲート配線及び前記第２のゲート配線と同一の膜により形成されている
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【公開番号】特開２０１２−１８２２１６（Ｐ２０１２−１８２２１６Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４２６７５（Ｐ２０１１−４２６７５）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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