【課題】Ｃｕ層とＡｌ含有層とを接続する際に生じるＣｕ−Ａｌ相互拡散による配線抵抗上昇を防止できるようにする。
【解決手段】Ｃｕ材により構成される金属層１０と、Ａｌ材により構成される金属層１４との間に、金属層１０側から金属層１４側にかけて、Ｔｉ層２０ａ、ＴｉＯｘ層２０ｂ、ＴｉＮ層２０ｃ、Ｔｉ層２０ｄの順に構成する。 （もっと読む）

【課題】不揮発性メモリの機能を有しながら、データの読出しおよび書込み速度の速い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層３０と、前記半導体層の第１の表面に接するように形成されたチャージトラップ膜２０と、前記半導体層の前記第1の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜７０と、前記チャージトラップ膜に接するように形成されたバックゲートと、前記ゲート絶縁膜に接するように形成されたゲート電極８０と、前記半導体層内に形成されたソース６０およびドレイン４０と、前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域５０とを備え、ボディ領域の多数キャリアの数によってデータを記憶する第１の記憶状態と、チャージトラップ膜中の電荷量によってデータを記憶する第２の記憶状態とを有する。 （もっと読む）

【課題】抵抗変化型メモリに適用できる新規な可変抵抗素子を提供する。
【解決手段】本発明に係る可変抵抗素子１０は，第１電極１２と、第１電極１２の上方に形成された抵抗体層１４と、抵抗体層１４の上方に形成された第２電極１６と、を含み、抵抗体層１４は、Ｙ_ｘＴｉ_１−ｘＯ_２（０≦ｘ＜１）で表される遷移金属酸化物からなり、遷移金属酸化物は，酸素欠陥を有する。 （もっと読む）

【課題】 ＳＯＧを使用する場合でも、加工工程における工程能力を良好に維持する。
【解決手段】 半導体基板と、この半導体基板の溝内に素子分離用絶縁膜を埋め込んだ素子分離領域と、複数のメモリセルトランジスタと、選択ゲートトランジスタとを備え、前記素子分離領域の少なくとも前記選択ゲートトランジスタが隣接する部分に形成される前記素子分離用絶縁膜は、前記半導体基板の溝内の底面から所定の深さまでを覆うように埋め込まれたＳＯＧからなる第１の絶縁膜と、この第１の絶縁膜の上面および前記溝の側壁部を覆うように形成されウェットエッチング処理に耐性を有する第２の絶縁膜とから構成されていることを特徴とする半導体装置。 （もっと読む）

【課題】ドレインコンタクトプラグ内に発生するシーム状部の露出を防止することにより、消去フェイルを防止するとともに、素子の製造歩留まりを向上させることができる半導体素子のコンタクトプラグ形成方法を提供すること。
【解決手段】層間絶縁膜３３が形成された基板３０を準備するステップと、層間絶縁膜３３上にハードマスクパターン３５を形成するステップと、ハードマスクパターン３５を用いて層間絶縁膜３３をエッチングすることにより、コンタクトホールを形成するステップと、コンタクトホールが埋め込まれるように、ハードマスクパターン３５上にプラグ形成用物質（ポリシリコン膜３９）を成膜するステップと、コンタクトホール内に形成されたシーム状部Ｂ’が露出しないように、少なくとも層間絶縁膜３３上のハードマスクパターン３５及びプラグ形成用物質（ポリシリコン膜３９）を同時に研磨するステップとを含む。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板の第１活性領域上に第１ゲート絶縁膜を介し、第２活性領域上に第２ゲート絶縁膜を介して形成され、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が、第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、半導体基板の第３活性領域上に第３ゲート絶縁膜を介し、第４活性領域上に第４ゲート絶縁膜を介して形成され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が、第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続され、第２および第４ゲート絶縁膜は、第１および第３ゲート絶縁膜よりも厚く、各チャネルトランジスタを被覆して、各活性領域に対して応力を与える応力膜が形成されている。 （もっと読む）

【課題】複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成する。
【解決手段】半導体装置１００中の一対の隣接するスタックコンタクト１４１およびスタックコンタクト１４３において、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を貫通するプラグ１３９の中心間距離が、第一層間絶縁膜１０９を貫通するプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９を配置する。 （もっと読む）

【課題】ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。
【解決手段】本発明の一実施形態に係るＣＭＯＳ回路は、ｎＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘ（但し０．２１≦ｘ≦０．３３）で表されるランタンアルミニウム合金を用いたゲート電極２１、及びソース及びドレイン領域３５とを具備し、ｐＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘＮｙＨｚ（但し０．２１≦ｘ≦０．３３、０．１５≦ｙ≦０．５、０≦ｚ≦０．１）で表されるランタンアルミニウム合金を用いたゲート電極２１を具備する。 （もっと読む）

【課題】トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法。
【解決手段】セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）において、単一種のゲート酸化膜を形成する。すなわち、セル領域のメモリセル領域を除く全体構造上に第１の酸化膜とバッファポリ膜１０３を形成する。また、全体構造の上部に第２の酸化膜１０５、窒化膜１０６、第３の酸化膜１０７を順に形成する。セル領域のDSL/SSと周辺回路領域で第３の酸化膜１０７、窒化膜１０６、第２の酸化膜１０５の所定領域をエッチングしてバッファポリ膜１０３を露出し、このバッファポリ膜１０３に導電層１０９を形成する。さらに、第３の酸化膜１０７などを選択的にエッチングし、メモリセル領域のゲートを形成し、バッファポリ膜１０３を選択的にエッチングし、DSL/SSLのゲートと周辺回路領域の高電圧領域、低電圧領域のゲートをそれぞれ形成する。 （もっと読む）

【課題】センス回路中のカレントミラー回路を構成するトランジスタ対が同一の特性を有するように構成可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の及び第２のリング形状ゲート１３０、１３１と、第１及び第２のリング形状ゲートの周囲に形成された共通の拡散層１３２Ａと、第１のリング形状ゲート１３０と第２のリング形状ゲート１３１とを電気的に同電位に接続する配線１４１と、拡散層１３２Ａの周囲に設けられたＳＴＩ領域１６０を含み、第１のリング形状ゲート１３０に対応する第１のトランジスタと第２のリング形状ゲート１３１に対応する第２のトランジスタとでカレントミラー回路を構成したセンス回路において、第１及び第２のリング形状ゲートとＳＴＩ領域との間には、第１の方向と第１の方向に略垂直な第２の方向との両方向において、トランジスタとして機能しないダミートランジスタのゲート１５０が設けられている。 （もっと読む）

【課題】抵抗変化型メモリに適用できる新規な可変抵抗素子を提供する。
【解決手段】可変抵抗素子１０は，白金族金属やその合金、酸化物、あるいは、導電性酸化物による第１電極１２と、第１電極１２の上方に形成された抵抗体層１４と、抵抗体層１４の上方に形成された第１電極と同様の材料からなる第２電極１６と、を含み、抵抗体層１４は、Ｙ_ｘＨｆ_１−ｘＯ_２（０＜ｘ＜１）で表される遷移金属酸化物（ＹＨＯ）からなり、遷移金属酸化物は酸素欠陥を有し、その酸素欠陥の量は酸化ハフニウム（ＨｆＯ２）のＨｆをイットリウム（Ｙ）で置換する量を増やすことで増加させる。 （もっと読む）

【課題】強誘電体膜の配向を好ましい方向に制御することができる半導体装置の製造方法を提供する。
【解決手段】下部電極膜を構成する膜として、Ｉｒ膜２３上に、厚さが５ｎｍ〜５０ｎｍのＩｒＯ_X膜２４を形成する。このとき、ＩｒＯ_X膜２４として結晶化したものを形成する。また、ＩｒＯ_X膜２４を構成する結晶は、等軸晶（チル晶）であることが好ましい。次に、ＩｒＯ_X膜２４上にＰＺＴ膜２５をＭＯＣＶＤ法により形成する。このとき、ＰＺＴ膜２５の原料はＴＨＦ溶媒中に溶解して用いる。このため、ＰＺＴ膜２５の形成の際に、ＩｒＯ_X膜２４は、ＴＨＦ溶媒によってＭＯＣＶＤチャンバ内で還元され、Ｉｒ膜に変化する。このＩｒ膜の結晶性は良好なままであり、その上に形成されるＰＺＴ膜の結晶性も良好なものとなる。従って、同一のウェハ内でも、互いに異なるウェハ間でも、低電圧動作時の特性等の安定した特性を得ることが可能となる。 （もっと読む）

【課題】より微細化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１の方向に延在するビット線と、第１の方向に延在するソース線と、半導体基板２１に設けられ、かつ第１の方向に延在する活性領域ＡＡと、活性領域ＡＡに設けられ、かつソース領域２５を共有する第１および第２の選択トランジスタ１２と、一端が第１の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端がビット線に電気的に接続された第１の記憶素子１１と、一端が第２の選択トランジスタ１２のドレイン領域２６に電気的に接続され、他端がビット線に電気的に接続された第２の記憶素子１１とを含む。ソース線は、ビット線に隣接する第１および第２の配線部分４１、４２と、第１の配線部分４１と第２の配線部分４２とを接続し、かつソース領域に電気的に接続された第３の配線部分４３とを含む。 （もっと読む）

【課題】素子分離膜の損失を防止し、フィンアクティブ領域パターンのチャネルとして機能する３つの面が開放されても、オフ漏れ特性が低下することなく電流駆動能力を向上させることができるＦｉｎＦＥＴの製造方法を提供する。
【解決手段】半導体基板２１に、隣接するアクティブ領域２３を画定する素子分離膜２２を形成するステップと、アクティブ領域パターン２９Ｂが形成される領域を露出させ、該領域間の素子分離膜２２を覆うハードマスクパターンを形成するステップと、該ハードマスクパターンをエッチングバリアとして、露出された前記領域の素子分離膜２２に選択的にリセス２９Ａを形成し、アクティブ領域パターン２９Ｂを形成するステップと、前記ハードマスクパターンを除去するステップと、半導体基板２１上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上に、アクティブ領域パターン２９Ｂを覆うゲート電極を形成するステップとを含む。 （もっと読む）

【課題】ホットホールによるデータ消去後においても、再書き込み後の電荷保持性能を十分に確保できると共に、消去状態の読み出し不良を抑制することのできる不揮発性半導体記憶装置のデータ書き換え方法を提供する。
【解決手段】高エネルギー状態にあるホールを浮遊ゲート電極に注入し、先に浮遊ゲート電極に注入されている電子を中和して消去するデータ消去ステップＳ１１と、データ消去ステップＳ１１後、不揮発性半導体記憶装置を加熱処理する熱処理ステップＳ１２と、熱処理ステップＳ１２後、高エネルギー状態にある電子を浮遊ゲート電極に注入するデータ書き込みステップＳ１３と、を有してなる不揮発性半導体記憶装置のデータ書き換え方法とする。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】フローティングゲート電極の膜厚のばらつきを抑制し、安定した閾値電圧を有するメモリセルを備えた半導体装置を提供する。
【解決手段】メモリ領域と周辺回路領域とを含む半導体装置を製造する方法であって、半導体基板１０上にハードマスク材料を堆積し、素子分離領域上のハードマスク材料を除去することによってハードマスク３０をパターニングし、ハードマスクを用いて半導体基板にトレンチ３５を形成し、トレンチに素子分離絶縁材料４０を充填することによってＳＴＩを形成し、メモリ領域のハードマスクとダミーアクティブ領域のハードマスクとを除去し、露出された半導体基板上にトンネルゲート絶縁膜４８を形成し、トンネルゲート絶縁膜上にゲート電極材料５０を堆積し、ゲート電極材料をハードマスクの上面レベルまで研磨することを具備する。 （もっと読む）

【課題】強誘電体メモリセルを微細化し、コンタクト歩留まりの低下を抑制する半導体装置及びその製造方法。
【解決手段】半導体基板１１内にＸ方向に延在する第１の溝１０１と、第１の溝を横切るＹ方向に延在し、上部領域と下部領域を備えた第２の溝１０３と、第１の溝内に絶縁膜を埋め込まれた素子分離領域１３と、第２の溝の下部領域内にゲート絶縁膜１５を介して配置されたゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、第２の溝内のゲート電極上に配置された層間絶縁膜１４と、第２の溝における一方の側面側の半導体基板内に形成されたソース領域１７と、第２の溝における他方の側面側の半導体基板内に形成されたドレイン領域１７と、第２の溝の層間絶縁膜上の上部領域内にＸ方向に配置され、ソース／ドレイン領域に接続されるソース／ドレイン電極２６、及びソース／ドレイン電極間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣ_FEとを備える。 （もっと読む）

【課題】
本発明は、メモリ素子に高い負荷を与えて化学反応を起こさせてデータの書き込みを行う記憶装置において、負荷をかけることによる回路素子およびメモリ素子にかかる負担を軽減し、各素子の劣化を防ぐことを課題とする。
【解決手段】
本発明は、メモリ部１０３において、入力データ１０７を書き込むメモリ素子のアドレスを順次指定し、入力データ１０７が直前のアドレスの入力データと同じ場合には、第１の負荷状態で記憶データを書き込み、入力データ１０７が直前のアドレスの入力データと異なる場合には第１の負荷状態より高い負荷をかける第２の負荷状態で記憶データを書き込むよう制御すること特徴とする。 （もっと読む）

【課題】シリサイドを形成した際のワード線の高抵抗化、金属シリサイド膜の不均質化による抵抗のバラつき増加、及びアグロメレーションなどによる劣化を抑制する。
【解決手段】半導体基板上に絶縁膜５を介して浮遊ゲート６と制御ゲート１０，１２，１６，１７とが積層された構造をなす少なくとも一つのメモリセルＭＣ及びこのメモリセルＭＣに接続された少なくとも一つの選択ゲートトランジスタＳを有するメモリセルユニットＭＣＵと、このメモリセルユニットＭＣＵの一端に接続された共通ソース線ＳＲＣと、メモリセルユニットＭＣＵの他端に接続されたビット線ＢＬとを備え、制御ゲートを、ゲート長方向において、浮遊ゲート６の幅よりも広い幅に形成する。 （もっと読む）