【課題】微細化加工において、コンタクトプラグとキャパシタの下部電極との接触界面抵抗を低下させ、歩留まりを向上させる構造の半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板と、その表面に形成されたMOSトランジスタと、MOSトランジスタ上に設けられた第1の層間絶縁膜と、MOSトランジスタのゲート間において、第1の層間絶縁膜を貫通する第1の開口部に配置され、MOSトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられた第2の層間絶縁膜と、第2の層間絶縁膜を貫通する第2の開口部に配置され、平面視における面積が第2の開口部の面積より大きい突出部を有し、突出部の上に金属バリア層が形成された、多結晶シリコンのコンタクトプラグと、コンタクトプラグ上に設けられ、上部電極及び下部電極に誘電体が介挿されキャパシタとを有する。 （もっと読む）

【課題】ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の表面に形成されたＭＯＳトランジスタＴｒ_２と、ＭＯＳトランジスタＴｒ_２のソース１０８Ａ及びドレイン１０８Ｂにそれぞれ接続されるコンタクトプラグ１１Ａとを具備してなり、コンタクトプラグ１１Ａが、ソース１０８Ａ及びドレイン１０８Ｂ上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）

【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。
【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。 （もっと読む）

【課題】シリサイド層を有する半導体装置の特性と製造歩留まりのバランスを向上させる。
【解決手段】半導体装置１００においては、シリコン基板１０１に、容量素子を含むＤＲＡＭ領域１０４と、ロジックＮｃｈ領域１０２と、が設けられている。ロジックＮｃｈ領域１０２に設けられたトランジスタの最小ゲート寸法は、ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート寸法よりも小さい。ＤＲＡＭ領域１０４中の第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７上にコバルトシリサイド層１１５が設けられている。また、ロジックＮｃｈ領域１０２中の第二トランジスタ１１２の第二ソース・ドレイン領域１０３上および第二ゲート電極１０７上に、ニッケルシリサイド層１０５が設けられている。 （もっと読む）

【課題】積層ゲート電極の加工を容易にするＮＡＮＤ型フラッシュメモリ等の半導体装置およびその製造方法を提供する。
【解決手段】第１のゲート絶縁膜５上に浮遊ゲート電極ＦＧとして機能し、素子分離領域Ｓｂに対して自己整合的に構成されている第１の導電膜６、ＯＮＯ膜等の第２のゲート絶縁膜７、制御ゲート電極として機能する第２の導電膜８を形成後、第１および第２の導電膜と第２のゲート絶縁膜７をゲート電極分離領域ＧＶに沿って分離する。その後、第２の導電膜８の上に対してＴｉ／ＴｉＮ等によるバリアメタル膜９ａにより下面および側面が覆われたタングステン等の金属層９ｂが積層されてなる第３の導電膜９が構成される。 （もっと読む）

【課題】記憶部がＤＲＡＭによって構成されたＴＣＡＭを備えた半導体記憶装置において、プロセスコストを低減可能な半導体記憶装置を提供する。
【解決手段】不純物領域５１１および５１２に挟まれた領域にＰ型のウエル領域６０１が設けられ、当該ウエル領域６０１上に、ゲート絶縁膜ＧＸを介してチャージライン４０２が設けられている。この、ゲート絶縁膜ＧＸが、キャパシタＣ２０のキャパシタ絶縁膜となり、ウエル領域６０１が電極キャパシタＣ２０のストレージノードＳＮ２として機能する。ウエル領域６０１の側面に接するようにＰ型の不純物領域５１２が設けられており、層間絶縁膜４を貫通して不純物領域５１２およびゲート配線４０５に達するように設けられたコンタクト部５２２により、ストレージノードＳＮ２はトランジスタＴ２２のゲート電極に電気的に接続される。 （もっと読む）

【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置の製造方法を提供すること。
【解決手段】第１導電膜の上に、ゾル・ゲル法により強誘電体膜２４を形成する工程と、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを形成する工程と、第１導電性金属酸化膜２５ｄに対して第１のアニールを行う工程と、第１導電性酸化金属膜２５ｄ上に第２導電性酸化金属膜２５ｅを形成する工程と、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５をパターニングしてキャパシタを形成する工程とを有し、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することにより強誘電体膜２４の強誘電体特性が向上することを利用し、強誘電体特性を酸素流量比で調節する半導体装置の製造方法による。 （もっと読む）

【課題】メモリセルの閾値電圧のばらつきを低減することによって不良ビット数を少なくする。
【解決手段】半導体記憶装置は、半導体層３０と、半導体層の第１の表面に接するように形成されたチャージトラップ膜２０と、半導体層の前記第１の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜７０と、チャージトラップ膜に接するように形成されたバックゲートＢＧと、ゲート絶縁膜に接するように形成されたゲート電極ＷＬと、半導体層内に形成されたソース６０およびドレイン４０と、ドレインとソースとの間に設けられ、電気的に浮遊状態のボディ領域５０とを備え、ソース、ドレインおよびゲート電極を含むメモリセルＭＣの閾値電圧またはドレイン電流は、ボディ領域内に蓄積された多数キャリアの数およびチャージトラップ膜にトラップされた電荷量によって変更される。 （もっと読む）

【課題】 素子分離絶縁膜の上部に形成される凹部を容易且つ確実に形成し、フローティングゲートの容量結合を効果的に防止する。
【解決手段】 素子分離絶縁膜３０が、第１素子分離絶縁膜３１と第２素子分離絶縁膜３２の２つにより形成される。第１素子分離絶縁膜３１は、素子分離溝１３が平坦に埋まらず、窪み部３１ｖが形成されるような厚さで、減圧ＣＶＤ法によって全面堆積される。第２素子分離絶縁膜３２としてのポリシラザン膜が窪み部３１ｖを埋めるように全面塗布され、熱酸化により緻密化される。第１素子分離絶縁膜３１と第２素子分離絶縁膜３２は、ＣＭＰ法により平坦化された後、第２素子分離絶縁膜３２のエッチングレートの方が第１素子分離絶縁膜のそれよりも高いエッチング条件でエッチングされる。 （もっと読む）

【課題】バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき処理時間が増加し、厚さ調整が難しいことと、バルブ型リセスパターンにおいて第１リセス領域と第２リセス領域とのＣＤの差が大きい場合、シームが生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板５１Ｂをエッチングして第１リセス領域５５を形成するステップと、第１リセス領域５５を備える半導体基板５１Ｂの全面にプラズマ酸化膜を形成するステップと、プラズマ酸化膜をエッチングして第１リセス領域５５の側壁に側壁保護膜５６Ａを形成するステップと、第１リセス領域５５の底部を等方性エッチングして、第１リセス領域５５よりも広い幅で、かつ、ラウンド形状の第２リセス領域５７を形成するステップとを含む。 （もっと読む）

【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第１導電膜２３の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜２４ｂを形成する工程と、第１強誘電体膜２４ｂの上に、スパッタ法により第２強誘電体膜２４ｃを形成する工程と、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する工程と、第１導電膜２３、第１、第２強誘電体膜２４ｂ、２４ｃ、及び第２導電膜２５をパターニングして、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】動作速度を低下させることなく、信号差を増大させることができ、かつ容易に製造することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板上に設けられた埋込み絶縁膜２０と、埋込み絶縁膜上に設けられた半導体層３０と、半導体層内に形成されたＮ型のソース層４０と、半導体層内に形成されたＮ型のドレイン層５０と、ソース層とドレイン層との間の半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域６０と、ボディ領域上に設けられたゲート絶縁膜７０と、ゲート絶縁膜上に設けられたゲート電極８０と、ドレイン層の下にある半導体バルクの表面に設けられたＰ型の拡散層９０とを備え、ボディ領域の下にある半導体バルクの表面はＮ型のままであることを特徴とする。 （もっと読む）

半導体素子を製造する方法は、不揮発性メモリ用の第１部分（１６）と第１部分（１６）を除く第２部分（１８）とを有する半導体層（１２）を備えた基板（１２）を提供することを含む。半導体層上には第１の誘電体層（１４）が形成される。第１の誘電体層上でプラズマ窒化が行なわれる。第１部分上には第１の複数のナノクラスター（２０）が、第２部分上には第２の複数のナノクラスター（２８）が形成される。第２の複数のナノクラスターは除去され、半導体層上に第２の誘電体層（３８）が形成され、第２の誘電体層上に導電層（４０）が形成される。
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【課題】 セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置を提供する。
【解決手段】 メモリセルが、第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含む。第１の転送トランジスタは、半導体基板の表層部のうち一部の領域に形成された第１のウェル内に配置されている。第１のインバータの抵抗素子は、第１の転送トランジスタのドレインと第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、第１の転送トランジスタのソースと第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような第１の高リーク電流構造を含む。第１の高リーク電流構造は、ドレインと第１のウェルとの界面に配置され、第１導電型の不純物濃度が第１のウェルの不純物濃度よりも高い高濃度領域を含む。第２の高リーク電流構造も同様の構成である。 （もっと読む）

【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。 （もっと読む）

【課題】周辺領域に形成される素子分離膜の高さを下げるように形成して、ゲートパターニング後に実施する素子分離膜のエッチング工程を容易にするフラッシュメモリ素子の製造方法を提供する。
【解決手段】セル領域と周辺領域を設けた半導体基板１００上にゲート絶縁膜１０２、第１導電膜１０４、そして窒化膜１０６を形成す。それら各膜と半導体基板１００の一部をエッチングしてトレンチを形成する。このトレンチに素子分離膜１０８を形成し、セル領域と周辺領域における素子分離膜１０８を第一次エッチングする。続いて、窒化膜１０６を除去し、セル領域における素子分離膜１０８を第二次エッチングし、セル領域と周辺領域における素子分離膜１０８を第三次エッチングする。 （もっと読む）

【課題】データ“０”と“１”との信号差が大きく、歩留まりの高い半導体記憶装置を提供する。
【解決手段】ソース層Ｓ、ドレイン層Ｄ、および該ソース層と該ドレイン層との間に設けられたフローティングボディＢを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのゲートに接続され第１の方向に延びるワード線ＷＬと、メモリセルのドレイン層に接続され第１の方向とは異なる第２の方向に延びるビット線ＢＬと、メモリセルのソース層に接続され第１の方向に延びるソース線ＳＬと、ビット線に接続され選択されたメモリセルに記憶されたデータを検出するセンスアンプＳ／Ａと、多数キャリア数が少ないことを示すバイナリデータをメモリセルに書き込むときに、メモリセルにチャネルが形成されるようにワード線に電圧を印加し、かつ逆方向にソース線の電圧を遷移させるドライバＷＬＤ，ＳＬＤとを備える。 （もっと読む）

【課題】フローティングゲート用導電膜の形成時に、素子分離膜内のボイドの生成を抑制することで、セルとセル間の漏れ電流を防止して信頼性の高い不揮発性メモリ素子およびその製造方法を提供する。
【解決手段】活性領域および素子分離領域の半導体基板１００上に第１絶縁膜１１２が形成される。また、活性領域の第１絶縁膜上にはフローティングゲートと素子分離領域の第１絶縁膜１１２上に、活性領域よりも低く形成されるギャップフィル導電膜１１４ｂを有し、該ギャップフィル導電膜の上部に形成された第２絶縁膜１２６および第３絶縁膜１２８からなる素子分離膜１３０が形成される。また、フローティングゲートおよび素子分離膜上に誘電体膜が形成され、この誘電体膜の上部にコントロールゲートが形成される。その場合に、第２絶縁膜１２６を含む半導体基板１００の上部には、ギャップフィルのための第３絶縁膜１２８が形成され、好ましくは第３絶縁膜１２８は高密度プラズマ方式(ＨＤＰ)を用いて埋め込み特性のよいＨＤＰ酸化膜で形成する。 （もっと読む）

【課題】トレンチ内にボイドが形成される場合でも、ボイドが基板の高さより低いところに形成されて後続の工程に影響しないうえ、幅の狭いトレンチに素子分離膜を容易に形成して工程の再現性を確保すること。
【解決手段】半導体基板100の素子分離領域に第１トレンチ114を形成する段階と、第１トレンチ114の側壁にスペーサ116を形成する段階と、スペーサ116間の素子分離領域に、第１トレンチ114より幅が狭くて深い第２トレンチ118を形成する段階と、第２トレンチ118の側壁及び底面に第１酸化膜115を形成する段階と、第１トレンチ114を絶縁膜102で充填する段階とを含むことを特徴とする。 （もっと読む）