【課題】微細化されても、十分な容量を確保できるキャパシタを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１に設けられたＭＩＳトランジスタと、ＭＩＳトランジスタ上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、ＭＩＳトランジスタに接続される第１のコンタクトプラグ７ｂと、第１の層間絶縁膜６上に形成され、第１のコンタクトプラグ７ｂの上面に達する第１の開口部（第１のキャパシタ孔１１）を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２の開口部（第２のキャパシタ孔１７）を有する第３の層間絶縁膜１４と、第１の開口部の内面、第２の開口部の側面、および第３の層間絶縁膜１４の上にわたって形成されたキャパシタとを備えている。第１の開口部の底面の中心と、第２の開口部の底面の中心とは互いにずれている。 （もっと読む）

半導体デバイスが半導体基板(12)に形成される。第1の絶縁層(18)が、半導体基板(12)の第1の領域(14)に高電圧トランジスタ(38)に関するゲート絶縁体として使用するために半導体基板上に形成される。第1の絶縁層(18)が形成された後、第2の絶縁層(24)は、基板(12)の第2の領域(22)に不揮発性メモリトランジスタ(40)に関するゲート絶縁体として使用するために半導体基板(12)上に形成される。第2の絶縁層(24)が形成された後、第3の絶縁層(36)が、基板(12)の第3の領域(34)にロジックトランジスタ(44)に関するゲート絶縁体として使用するために半導体基板(12)に形成される。
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【課題】 成膜中に低誘電率界面層を生成させず、かつ熱処理後も低誘電率界面層の生成を抑制でき、ゲート絶縁膜としての High-ｋ膜を有効利用する。
【解決手段】 Ｓｉ基板１０上にゲート絶縁膜１２を形成した後にゲート電極１３を形成する工程を含む半導体装置の製造方法であって、ゲート絶縁膜１２として、ＬａとＡｌを含む酸化膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０^-4Ｐａ以下の雰囲気下で成膜する。 （もっと読む）

【課題】絶縁膜を形成する際の界面欠陥の生成を抑制するとともに、生成された欠陥を低減させることを可能にする。
【解決手段】半導体基板の表面を窒化する第１窒化ガスと、半導体基板と実質的に反応しない第１希釈ガスとを含み、第１希釈ガスの分圧と第１窒化ガスの分圧の和と、第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である第１雰囲気中に半導体基板を置き、半導体基板の表面に窒化膜を形成する工程と、表面に窒化膜が形成された半導体基板を、酸素原子の結合エネルギーが１ｅＶ〜４ｅＶの範囲の酸化ガスと、半導体基板と実質的に反応しない第２希釈ガスとを含む第２雰囲気中に置き、半導体基板と窒化膜との間に第１酸窒化層を形成するとともに窒化膜の表面に第２酸窒化層を形成する工程と、を備えたことを特徴とする。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】トレンチキャパシタを有するＤＲＡＭのセルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１１に形成されたトレンチキャパシタ１４と、半導体基板１１に、絶縁体によりトレンチキャパシタ１４と分離して形成され、ゲート電極１５と第１拡散層１６および第２拡散層１７とを有するセルトランジスタ１３と、トレンチキャパシタ１４および第１拡散層１６の上に形成され、トレンチキャパシタ１４とセルトランジスタ１３とを電気的に接続する導電膜２１と、導電膜２１上に形成された絶縁性保護膜２２と、絶縁性保護膜２２およびセルトランジスタ１３上に形成され、異方性のエッチング速度が絶縁性保護膜２２より大きい層間絶縁膜２３と、第２拡散層１７を層間絶縁膜２３上に形成された金属配線に電気的に接続するためのコンタクトプラグ２４と、を具備する。 （もっと読む）

【課題】形成面積の縮小化とキャパシタの容量の確保との両立を可能にする半導体装置を提供する。
【解決手段】ＤＲＡＭセルは、シリコン基板１の上部に形成された分離トレンチ４０により規定される活性領域７に形成され、当該活性領域７の端部にキャパシタＣ１，Ｃ２が形成される。このキャパシタＣ１，Ｃ２が形成される活性領域７の端部の表面には、選択エピタキシャル成長法によりエピタキシャル層２５が形成されており、他の部分よりも幅が広くなっている。当該キャパシタＣ１，Ｃ２は、その幅広部の形成された不純物拡散層２４を第１電極とし、その上に誘電体層２１を介して形成された電極２２を第２電極とする。 （もっと読む）

【課題】メモリセルの寸法を微細化し、メモリセルでの動作を改善するための、トランジスタを備えた相変化ランダムアクセスメモリデバイス、およびメモリデバイスを形成する方法を提供する。
【解決手段】抵抗スイッチングメモリデバイスは、非導電性材料からなるナノワイヤ１０１０が、導電性材料からなるナノチューブ１１１０を形成するためのモールドとして機能するように形成される。ナノチューブ１１１０の輪状面が、相変化を起こす切り替え活性材料１３２０に結合され、これによって下部電極コンタクトが形成されるように、切り替え活性材料のバルク１３２０がナノチューブ１１１０の最上部に堆積される。ストライプ１４１０は、切り替え活性材料のバルク１３２０との上部電極コンタクトになり、ビット線１４６０がビット線コンタクト１４５０に接続される。 （もっと読む）

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】 消費電力が抑制された半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する。素子分離領域１２は、半導体基板１１の表面に形成され、素子領域を区画し、表面に絶縁膜３１を有し、内部において導電体３２を含む。複数のメモリセルは、素子領域に形成され、それぞれがキャパシタ１４とＭＯＳトランジスタ１６とを含む。電位発生回路４は、導電体に第１モードにおいて第１電位を印加し、第２モードにおいて第１電位より高い第２電位を印加する。 （もっと読む）

【課題】円柱型構造のトランジスタからなるメモリの特性を向上させる。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリ列を有する不揮発性半導体記憶装置であって、メモリ列は、柱状半導体と、柱状半導体の周囲に形成された絶縁膜と、絶縁膜の周囲を介して形成されたゲート電極となる第１から第ｎの電極（ｎは２以上の自然数）とを有しており、第１から第ｎの電極の間の各々の領域において、絶縁膜の周囲を介して形成された層間電極と、を有していることを特徴とする不揮発性半導体記憶装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】ワード線の抵抗を低減した、メモリセルを三次元的に積層する不揮発性半導体記憶装置を提供する。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス１０を有する不揮発性半導体記憶装置であって、メモリストリングス１０は、柱状半導体と、柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された窒化シリコン膜による電荷蓄積層と、電荷蓄積層の周りに形成された第２の絶縁膜と、第２の絶縁膜の周りに形成された第１乃至第ｎの電極７（ｎは２以上の自然数）とを有しており、メモリストリングス１０の第１乃至第ｎの電極７と、別のメモリストリングス１０の第１乃至第ｎの電極７とは、それぞれ、複数の線状部分を有し櫛状に２次元的に広がる第１乃至第ｎのワード線を構成する導電体層であり、複数の線状部分の側面に金属シリサイド２２を有する。 （もっと読む）

【課題】消去ゲートを用いて消去動作を行う半導体メモリ装置及び該半導体メモリ装置の製造方法を提供する。
【解決手段】半導体基板、電荷トラップ層及び少なくとも１つの消去ゲートを備える半導体メモリ装置。電荷トラップ層は、半導体基板上に位置し、流入された電子を保存する。少なくとも１つの消去ゲートは、チャージトラップレイヤの下に位置する。電荷トラップ層に保存された電子を除去する消去モードで、消去ゲートは、電荷トラップ層ホールを注入して、電荷トラップ層に保存された電子と注入されたホールとを再結合させる。 （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）

【課題】基板、チャネル、多層構造、ゲート、ソーおよびドレインを含む縦型チャネルメモリーと、その製造方法を提供する。
【解決手段】縦型チャネルメモリーは、チャネル１１２が基板１１０ａから突出しており、頂部表面１１２ａと垂直な二側面１１２ｂを有する。酸化物１６１―窒化物１６２―酸化物１６３（ＯＮＯ）層の多層構造１６０は、チャネル１１２の垂直な二側面１１２ｂの上に配置される。多層構造１６０をまたぐゲート１７０ａは、チャネルの垂直な二側面１１２ｂの上に位置している。ソースとドレインはそれぞれ、ゲート１７０ａに対してチャネル１１２の二側面１１２ｂに位置している。 （もっと読む）

【課題】一括加工型積層方法で形成され、消去時にボディの昇圧を効率良く行い、書き込み時に選択トランジスタでのリーク電流を抑制する半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成された下部選択トランジスタ２と、下部選択トランジスタ２上に前記半導体基板表面に対し垂直方向に延在する複数のメモリセルトランジスタ３と、メモリセルトランジスタ３上に形成されたダミートランジスタ４と、ダミートランジスタ４上に形成された上部選択トランジスタ５と、を備え、データ書き込み動作時は、下部選択トランジスタ２のゲート電極と最下層のメモリセルトランジスタ３ａのゲート電極にはオフレベルの電位が与えられ、上部選択トランジスタ５のゲート電極とダミートランジスタ４のゲート電極には電位Ｖｓｇが与えられる。 （もっと読む）

【課題】ワードゲート上部と裏打ち部分上部との間でショートの発生を抑制可能な不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板３０の第１領域３１に設けられたメモリセルトランジスタ２０と、第２領域３２に設けられた第１及び第２擬似メモリセルトランジスタ１０と、両擬似メモリセルトランジスタ１０を接続する接続層５とを具備する。第１擬似メモリセルトランジスタ１０は、第２領域３２の素子分離層２１上に形成された第３ゲート２と、第３ゲート２の側面に形成された第４ゲート３とを備える。第２擬似メモリセルトランジスタ１０は、素子分離層２１上に形成された第５ゲート２と、第５ゲート２の側面に第４ゲート３と対向するように形成された第６ゲート３とを備える。接続層５は、第４ゲート３と第６ゲート３とに結合し、少なくとも下部が素子分離層２１内に設けられた凹部４１に埋め込まれている。 （もっと読む）

【課題】半導体装置を形成するためのウエハ表面の窒化にあたり、基板主面と平行な面方向及び交差する面方向の何れについても同様な窒化速度を得る。
【解決手段】窒化処理チャンバー２２内に複数のウエハ２３を収容する。プラズマ生成チャンバー２１内に反応ガスとしてＮ_２ガス及びＮＨ_３ガスを供給し、プラズマ２４を発生させる。また、窒化処理チャンバー２２の下流で真空ポンプによる排気を行い、プラズマ生成チャンバー２１内で生成された窒素ラジカルを窒化処理チャンバー２２内に流す。これにより、ウエハ表面に窒素ラジカルを供給して窒化処理を行う。 （もっと読む）

【課題】半導体素子のゲート形成方法であって、エッチング対象膜以外の層の側壁をバッファ膜で保護することで、ゲートパターンの側壁にボーイングが形成されるのを有効に防ぐようにする。
【解決手段】半導体基板１０２上に第１導電膜１０６と、誘電体膜１０８と、そして第２導電膜１１０からなる積層膜を形成する際、第２導電膜１１０の側壁を第２保護膜（バッファ膜）で保護してからエッチング工程を実施する。それによって、エッチング対象となるターゲット膜以外の層の側壁をそうしたバッファ膜で保護し、その後にゲートエッチング工程を実施する。結果、エッチング対象膜以外の層が不要にエッチングされてゲートパターンの側壁にボーイングプロファイルが形成されるのを防ぐ。ボーイングプロファイルを抑制することでゲートの損傷を防止し、半導体素子の信頼性を高める。 （もっと読む）

【課題】容量絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中における欠陥が生じるのを抑えることができ、キャパシタ容量の大きな半導体装置を製造することを目的とする。
【解決手段】本発明の半導体装置およびその製法は、容量絶縁膜を第１の工程による第１の誘電体層と第２の工程による第２の誘電体層から構成し、第１の誘電体層と第２の誘電体層についてそれらの欠陥密度を膜厚方向に比較した場合、第１の誘電体膜が下部金属電極側において第２の誘電体膜よりも欠陥密度が低く、第２の誘電体膜が膜厚方向中央側から上部金属電極側において第１の誘電体膜よりも欠陥密度が低くしたものである。第１の工程における成膜温度を、第２の工程における成膜温度より低い温度とすることができ、気相成膜技術としては、例えば原子層堆積法を用いる。 （もっと読む）