【課題】面積、消費電力、待ち時間が減少され、かつ再構成可能な集積回路を提供する。
【解決手段】再構成可能回路は、複数のロジックブロック（１）と、前記複数のロジックブロック（１）の間を接続する複数の配線（５，６）と、前記複数の配線（５，６）の間に選択的に挿入され、１ｋΩ以下のオン抵抗を有する複数のスイッチブロック（２）とを具備する。 （もっと読む）

【課題】 消去誤動作の発生を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 絶縁層８上に形成され、結晶格子不整合面７を含む半導体結晶層２１と、半導体結晶層２１上に形成され、ビット線方向に直列に接続された不揮発性メモリセルトランジスタＭ１〜Ｍ６をワード線方向に複数配置してなるメモリセルアレイ部とを備え、結晶格子不整合面７は、不揮発性メモリセルトランジスタのチャネル長方向の断面において半導体結晶層２１を貫通し、半導体結晶層２１の上から見て、結晶格子不整合面７は、不揮発性メモリセルトランジスタＭ１〜Ｍ６のゲート下を避けて、ワード線に沿って半導体結晶層２１を横切るように形成されている。 （もっと読む）

【課題】ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）から受ける応力歪みによって変動するトランジスタの特性を考慮したレイアウト構造に適用して有効な、ＭＯＳトランジスタを有する半導体集積回路を提供する。
【解決手段】アレイ最外周の単位ブロック１０の所定のトランジスタそれぞれが、ＳＴＩの応力に応じたトランジスタサイズを有することを特徴とする。 （もっと読む）

半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体層（１８）を該半導体層の上に形成する。ゲート材料層（２０）を該ゲート誘電体層の上に形成する。該ゲート材料層をパターニングしてゲート構造（２０）を形成する。該ゲート構造をマスクとして使用して、該半導体層へのイオン注入（２４）を行なう。第１のパターニング済みゲート構造（２０）及びトレンチ（４２）を該半導体層（１６）に、該半導体層の第１部分（２８）及び第２部分（３０）、及び該ゲートを取り囲むように形成するために、該ゲート構造（２０）及び該半導体層（１６）を貫通するエッチングを行なう。該トレンチ（４２）に絶縁材料（４６）を充填する。
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【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極とメモリゲート電極との短絡不良を低減することのできる技術を提供する。
【解決手段】選択ゲート電極ＣＧを構成する第１多結晶シリコンの上面およびメモリゲート電極ＭＧを構成する第２多結晶シリコンの上面をエッチングして、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間に、これらの上面よりも１０〜２０ｎｍ程度高く絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁を形成することにより、選択ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面に自己整合法によるシリサイド層３を形成しても、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁を乗り越えたシリサイド層３の形成を防止することができる。 （もっと読む）

【課題】スタックトキャパシタ構造を有するＤＲＡＭ装置等の半導体装置において、断面凹状の下部電極を有するキャパシタの、所望のキャパシタ容量を安定して得ることができる製造方法を提供する。
【解決手段】半導体装置は、凹部１０を有する層間絶縁膜９と、層間絶縁膜９の上に形成され、凹部１０を露出する開口部１５ａを有する保護絶縁膜１５と、凹部１０の底面及び側面上に形成された断面凹状の下部電極１１と、下部電極１１の上に形成された容量絶縁膜１２と、容量絶縁膜１２の上に形成された上部電極１３とを備えている。層間絶縁膜９の凹部１０の開口径は保護絶縁膜１５の開口部１５ａの開口径よりも大きく、且つ保護絶縁膜１５の開口部１５ａ側の端部は、層間絶縁膜９の凹部１０の側面から内側に突き出す庇状に形成されている。 （もっと読む）

【課題】ＣＭＯＳデバイスの作製に必要な１０００℃以上の熱処理に耐えることができるＨｆ酸化膜をゲート絶縁膜として有する半導体装置を得ること。
【解決手段】半導体基板１表面の所定の位置に形成されるゲート絶縁膜１１とゲート電極１２の積層体を含むゲート構造１０と、ゲート構造１０の線幅方向両側の半導体基板１表面に形成されるソース／ドレイン領域２１と、を備え、ゲート絶縁膜１１は、Ｚｒ濃度が２００ｐｐｍ以下であるＨｆＯ₂膜からなることを特徴とする。 （もっと読む）

【課題】素子分離膜の有効高調整を行うためのエッチング工程時、フローティングゲート用導電膜の側壁にライナ絶縁膜などを残留させない素子分離膜形成方法を提供する。
【解決手段】半導体基板１００上にトンネル絶縁膜１０１、フローティングゲート用導電膜１０２及びパッド酸化膜を順次形成し、それらを選択的にエッチングしてトレンチ１０５を形成する。トレンチ１０５を含む全体構造上にポリシラザン（ＰＳＺ）膜と類似した水準のエッチング率を有するＤＣＳ−ＨＴＯからなるライナ絶縁膜１０７を形成し、その上にポリシラザン膜１０８でトレンチ１０５を埋め込み平坦化工程を実施する。パッド酸化膜を除去後、有効高調整を行うためのエッチングを行う。 （もっと読む）

【課題】溝型ＭＩＳＦＥＴを備える半導体装置であって、素子分離絶縁層に形成されたボイドを介したゲート電極間のショートを抑制する。
【解決手段】 半導体装置は、半導体基板上に溝型ＭＩＳＦＥＴを備える。ＭＩＳＦＥＴのゲート電極１５が、シリコン基板１１の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層１３の表面上に延びる第１の部分と、第１の部分から延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内にゲート酸化膜を介して埋め込まれた第２の部分とを有する。 （もっと読む）

【課題】Ｃｈａｉｎ型不揮発性メモリの製造工程を簡略化する。
【解決手段】相変化メモリ４０では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。メモリセルアレイでは、トランジスタ上に絶縁膜５を介して相変化膜８が設けられ、相変化膜８上に絶縁膜を介して熱バッファ膜１４が設けられる。メモリセルアレイのトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。 （もっと読む）

【課題】バーズ・ビークの形成が抑制されて素子特性のばらつきが抑制された信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板２０１と、半導体基板２０１表面部のチャネル領域２０２上に形成された第１の絶縁膜２０４と、第１の絶縁膜２０４上に形成された電荷蓄積層２０５と、電荷蓄積層２０５上に形成された第２の絶縁膜２０６と、第２の絶縁膜２０６上に形成された制御ゲート電極２０７と、電荷蓄積層２０５の底面、表面及び側面に形成されたＳｉ−Ｎ結合を含む第３の絶縁膜２０８と、を備える （もっと読む）

【課題】選択ゲートトランジスタの中間絶縁膜の加工マージンを向上及び確保できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセルトランジスタＭＣと、メモリセルトランジスタＭＣの一端に配置される選択ゲートトランジスタＳＧＤとを具備し、選択ゲートトランジスタＳＧＤは、ゲート絶縁膜２Ｂ上に形成される第１のゲート電極３Ｂと、第１のゲート電極３Ｂ上に形成される中間絶縁膜４Ｂと、中間絶縁膜４Ｂ及び素子分離絶縁膜９上に形成される第２のゲート電極５Ｂと、中間絶縁膜４Ｂ内及び第２のゲート電極５Ｂ内に形成され、第１のゲート電極３Ｂに達する開口部Ｘと、開口部Ｘに形成される第３のゲート電極６Ｂとから構成され、第１のゲート電極３Ｂは上面に凸部Ｐを有し、凸部Ｐの上面は開口部Ｘに露出し、第３のゲート電極６Ｂは第１のゲート電極３Ｂに直接接触している。 （もっと読む）

【課題】窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する半導体集積回路装置の製造技術を提供する。
【解決手段】タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。 （もっと読む）

【課題】信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供する。
【解決手段】組成が（Ｂａ_１−ｘ，Ｓｒ_ｘ）Ｔｉ_１−ｚＳｃ_ｙＯ_３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極５００からの正孔注入を高効率で行うために、メモリセルのゲート電極５００を、不純物濃度が異なる複数のポリシリコン膜の積層構造、例えば低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜で構成する。 （もっと読む）

【課題】駆動電流を増加させることにより、読み取り精度を向上させることができる不揮発性半導体記憶装置のメモリセルを提供する。
【解決手段】ゲート酸化膜１３と、ゲート酸化膜１３上に形成されたゲート電極１４と、ゲート酸化膜１３の下方に形成されたチャンネル領域と、チャンネル領域の両側に形成された一対のドレイン・ソース領域と、チャンネル領域およびドレイン・ソース領域を挟む一対の絶縁分離領域２０と、を含み、絶縁分離領域２０の少なくとも一方においてチャンネル領域およびドレイン・ソース領域に沿って延在する窒化膜等の電荷蓄積層２１が設けられている。荷蓄積層２１をドレイン・ソース領域およびチャンネル領域と近接して設けることによって、チャンネル領域内に発生したホットエレクトロンは、電荷蓄積層２１内部に注入され保持される。 （もっと読む）

【課題】半導体集積回路におけるコンタクトホールのような微細穴パターンを形成する場合に、形状を精度良くパターニングし且つ加工すること。
【解決手段】コンタクトホールを形成するためにハードマスクを作製する。このハードマスクはそれぞれ別のフォトリソグラフィ工程により作製され、素子形成領域１７と平行な方向に形成された第１のハードマスク３２と、素子形成領域１７と交差する方向に形成された第２のハードマスク３４との重ね合わせで構成されている。第１のハードマスク３２と第２のハードマスク３４はストライプ状の開口を有し、その交差部にコンタクトホールの開口が形成される。このような二回露光二回加工プロセスにより作製されるハードマスクを用いることで、穴状のパターンのレチクルでパターニングを行うよりも微細でより忠実なコンタクトホールの加工が可能となる。 （もっと読む）

【課題】互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有する半導体集積回路装置及びその形成方法を提供する。
【解決手段】周辺活性領域、セル活性領域及び素子分離膜を有する半導体基板が備えられる。前記セル活性領域及び素子分離膜にセルゲートパターンが配置される。前記周辺活性領域上に周辺ゲートパターンが形成される。前記セルゲートパターン周辺のセル活性領域上にセル電気ノードが配置される。前記周辺ゲートパターン周辺の周辺活性領域上に周辺電気ノードが形成される。前記素子分離膜のセルゲートパターン上に接続線が配置される。前記接続線はセルと周辺ゲートパターンとの間に位置する。 （もっと読む）

【課題】製造コストを上昇させることなく、良好で均一な分極反転特性を有する強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】強誘電体キャパシタ１３０を構成する強誘電体膜（ＰＺＴ膜）１２７をスパッタ法により形成した後、酸素雰囲気中で熱処理（ＲＴＡ）を施す。このとき、強誘電体膜１２７形成時に使用したターゲットの累積使用時間に応じて、雰囲気中の酸素供給量を調整する。例えば、ターゲットのライフタイムの初期に形成された強誘電体膜１２７を熱処理するときには酸素共有量を４０〜６０ｓｃｃｍとし、ライフタイムの後期に形成された強誘電体膜を熱処理するときには酸素供給量を７０〜１００ｓｃｃｍとする。 （もっと読む）

【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａを備えたフラッシュメモリセルFLを形成する工程と、第１、第２不純物拡散領域２４ａ、２４ｂを形成する工程と、シリコン基板１とフローティングゲート８ａの表面を熱酸化する工程と、レジストパターン３９の窓３９ｂを通じて一部領域PRにおけるトンネル絶縁膜５をエッチングする工程と、一部領域PRにおける第１不純物拡散領域２４ａ上に金属シリサイド層４０を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜４３を形成する工程と、層間絶縁膜４３の第１ホール４３ａ内に、金属シリサイド層４０に接続された導電性プラグ４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）