【課題】半導体装置の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保できる半導体装置を提供する。
【解決手段】第１層間絶縁膜１３と、前記第１層間絶縁膜１３上に形成された第２層間絶縁膜１４と、前記第１層間絶縁膜１３と前記第２層間絶縁膜１４とを貫通して形成され、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１と、前記第２層間絶縁膜１４上に形成された第３層間絶縁膜２２と、前記下層コンタクトプラグ１上で前記第３層間絶縁膜２２を貫通して形成され、前記下層コンタクトプラグ１と電気的に接続された上層コンタクトプラグ２とを有する上下導通構造を備える半導体装置とする。 （もっと読む）

【課題】ＳＯＮＯＳフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】本発明は、素子分離領域によって限定された活性領域を有する基板と、前記活性領域及び前記素子分離領域上に提供されたゲートラインと、前記ゲートラインと交差する活性領域上にのみ提供されたメモリ膜を含み、前記活性領域上のゲートラインの上部面は前記素子分離領域上のゲートラインの上部面より低く、前記活性領域上のゲートラインの下部面は前記素子分離領域上のゲートラインの下部面より低い非揮発性メモリ素子である。 （もっと読む）

【課題】メモリセル領域と、それ以外の領域のシリコン層膜厚が異なることにより発生する問題を解決する。
【解決手段】メモリセル領域のＭＯＳ型トランジスタをフローティング状態、メモリセル領域以外の領域のＭＯＳ型トランジスタをフローティング状態とならない構造としつつも、両ＭＯＳ型トランジスタのボディ領域を有する半導体層の膜厚を同じにする。 （もっと読む）

【課題】従来のＤＲＡＭにおいては、ビット線の配置密度が低い。
【解決手段】半導体記憶装置１は、ビット線１０、キャパシタ２０、ビットコンタクト３０、およびキャパシタコンタクト４０を備えている。ビット線１０は、半導体基板５０の上方に設けられている。ビット線１０は、ビットコンタクト３０によって半導体基板５０に接続されている。キャパシタ２０は、キャパシタコンタクト４０によって半導体基板５０に接続されている。隣り合う２本のビット線１０について、キャパシタコンタクト４０が設けられた部分のピッチｄ２（第１のピッチ）は、ビットコンタクト３０が設けられた部分のピッチｄ３（第２のピッチ）よりも大きい。また、ビットコンタクト３０が設けられた部分のビット線１０間の間隔ｄ４は、ビットコンタクト３０が設けられた部分のビット線１０の幅ｄ５よりも大きい。 （もっと読む）

【課題】容量プラグと蓄積容量下部電極とを接続するメタルパッドにおいて、パッドの形状悪化等による接続抵抗増大を防止でき、また、パッド上のシリンダ容量を形成するためのシリンダ層間絶縁膜の膜厚減少や肩やられが原因となる容量確保困難の問題を克服し得る、パッド電極形成工程を含む半導体装置の製造方法を提供する。
【解決手段】メタルパッド用のハードマスク層として、シリコン窒化膜２１とシリコン酸化膜２２の積層構造を用い、メタルパッドエッチング時にハードマスク層のシリコン酸化膜２２は除去され、シリコン窒化２１膜が残るようにエッチングを行う。 （もっと読む）

【課題】結晶状態を制御した上部電極を形成することにより、膜中空孔の発生を抑止し、特に多層配線工程におけるキャパシタ膜への水素等の浸入を防止して、キャパシタ膜の特性劣化を抑えることが可能となり、装置のスイッチング特性、初期特性及びリテンション特性の向上が実現する。
【解決手段】上部電極膜１１Ａは、化学式Ｍ₁Ｏｘ₂で表される酸化物よりなる第１の導電性酸化層１１ａと、化学式Ｍ₂Ｏｙ₂で表される酸化物よりなる第２の導電性酸化層１１ｂと、第３の導電性酸化層１１ｃとを有して構成される。ここで、第２の導電性酸化層１１ｂは、第１及び第２の導電性酸化層１１ａ，１１ｂよりも酸化の割合が高く構成され、組成パラメータｘ₁，ｘ₂，ｙ₁，ｙ₂，ｚ₁及びｚ₂の間には、ｙ₂／ｙ₁＞ｘ₂／ｘ₁，ｙ₂／ｙ₁＞ｚ₂／ｚ₁及びｚ₂／ｚ₁≧ｘ₂／ｘ₁の関係が成立する。 （もっと読む）

【課題】共通ソース線による半導体基板に対するリークを防止する。
【解決手段】ドレイン側領域の素子分離絶縁膜４の上面高さを、ソース側の領域Ａ２の素子分離絶縁膜４の上面高さＨ２に比較して低く構成している。ドレインコンタクトＤＣのドレイン領域２ａに対する接触性を保持することができ、ソース側ではローカルソース線ＬＳＬ１がソース領域２ｂに対して接触する面積をソース領域２ｂ上のシリコン窒化膜１２の残留領域分だけ狭く構成できる。 （もっと読む）

【課題】本発明は、非揮発性メモリセル、および、その製造方法に提供することを目的とする。具体的に、本発明は、単位セルが動作する際に隣接したセルへの影響を最小にすることができる非揮発性メモリおよびその製造方法を提供することを目的とする。
【解決手段】本発明の一実施例に係る非揮発性メモリセルは、基板と、前記基板の活性領域上に形成された第１の酸化膜と、前記活性領域内に形成されたソースおよびドレインと、前記第１の酸化膜上に形成された電荷蓄積部と、前記電荷蓄積部を囲む、前記第１の酸化膜上に形成された第２の酸化膜と、前記第２の酸化膜を囲んで形成されたゲートと、を有している。 （もっと読む）

【課題】チップサイズの増大なく、電源電位を安定供給するレイアウトを提案する。
【解決手段】本発明の例に係る不揮発性半導体メモリは、複数のセルユニットから構成されるメモリセルアレイ１２Ａ，１２Ｂと、メモリセルアレイ１２Ａ，１２Ｂの第１方向の一端側に配置される電源パッド１９と、メモリセルアレイ１２Ａ，１２Ｂの第１方向の他端側に配置されるページバッファ１３Ａ−ｕ，１３Ｂ−ｕと、メモリセルアレイ１２Ａ，１２Ｂ上に配置され、第１方向に延びる複数のビット線ＢＬ（Ｍ１）と、メモリセルアレイ１２Ａ，１２Ｂ上の複数のビット線ＢＬ（Ｍ１）上に配置され、電源パッド１９及びページバッファ１３Ａ−ｕ，１３Ｂ−ｕを接続する第１電源線Ｖｓｓ（Ｍ２）とを備える。 （もっと読む）

【課題】プログラムが容易で、必要なスペースが少なく、かつ製造工程を簡略化できるアンチヒューズ素子を有する半導体装置を提供する。
【解決手段】アンチヒューズ素子は、第１の端子部２２ａと、第２の端子部２２ｂと、第１の端子部２２ａと第２の端子部２２ｂとの間に設けられたヒューズ本体部２３とを備えている。第１の端子部２２ａに接続された部分と第２の端子部２２ｂに接続された部分とで構成される。ヒューズ本体部２３は、第１の端子部２２ａに接続された部分と、第２の端子部２２ｂに接続された部分と、両部分の間に配置され、第１の端子部２２ａと第２の端子部とを実質的に絶縁状態にするアンチヒューズ接続部２４とで構成されている。アンチヒューズ２４は、第１の端子部２２ａと第２の端子部２２ｂとの間に電圧を印加することにより不可逆的に導通させることができる。 （もっと読む）

【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ローカルソース線を自己整合的に形成する。
【解決手段】ＮＯＲ型フラッシュメモリ装置において、メモリセルのゲート電極ＭＧは、シリコン基板１上にシリコン酸化膜４、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリサイド膜８およびシリコン酸化膜９を積層形成したものである。この上にシリコン酸化膜１０、シリコン窒化膜１１が積層形成され、ゲート電極ＭＧ間を埋めるようにＢＰＳＧ膜１２が形成される。ローカルソース線ＬＳは、ゲート電極ＭＧ間のＢＰＳＧ膜１２をウェットエッチングで除去され、さらにＲＩＥでシリコン酸化膜１０、シリコン窒化膜１１がエッチングされて不純物拡散領域１ｂが露出した溝内に埋め込み形成され、上部はゲート電極ＭＧの上面の一部を覆うように形成される。別のフォトリソグラフィ処理でドレインコンタクトＤＣとヴィアプラグＶＰを形成する。 （もっと読む）

【課題】不揮発性半導体メモリの製造プロセスを容易化でき、かつ、製造歩留まりを向上できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板３０上の導電材３５上に、第１のマスク材３６を形成する工程と、第１のマスク材３６を特殊パターンのマスクに加工する工程と、導電線材３５上及び第１のマスク材３６上に、第２のマスク材３７を形成する工程と、第２のマスク材３７上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、スリミングした側壁芯材の側面上に、側壁マスク３９を形成する工程と、側壁芯材の除去後、側壁マスク３９をマスクとして、第２のマスク材３７を加工する工程と、マスク材３６，３７をマスクとして、導電材３５をエッチングし、ラインアンドスペースのパターンのワード線を形成する工程とを備える。 （もっと読む）

【課題】フローティングゲート用導電膜を第１導電膜および第２導電膜を形成するが、第１導電膜の厚さを低くして横縦比を低め、素子分離膜を形成して素子分離膜内にボイドが発生しないようにするフラッシュメモリ素子の製造方法を提供する。
【解決手段】第２マスク膜１１４のパターンに応じてエッチング工程を行って第２導電膜１１２の一部を除去する。除去される第２導電膜１１２の領域は、第２絶縁膜１１０が形成された素子分離領域であって、第２導電膜１１２の一部を除去して第２絶縁膜１１０が露出するようにパターニングする。これにより、第１導電膜１０４と第２導電膜１１２はフローティングゲート１１５になる。エッチング工程の際に、第２マスク膜１１４が全て除去されてもよいし、または一部残留してもよい。第２マスク膜１１４の残留物があれば除去する。 （もっと読む）

【課題】アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿って設けられ電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアＡＡと、前記第１方向と交差する第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の一端の間に設けられた第１延設部５１と、前記第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の他端の間に設けられた第２延設部５２とを具備し、前記第１及び第２延設部により前記２つのアクティブエリアをループ状に接続する。 （もっと読む）

【課題】半導体記憶装置のメモリブロック終端における強誘電体キャパシタの形状および特性を向上させる。
【解決手段】本発明の半導体記憶装置は、スイッチングＴｒ１４と、拡散層１５がＴｒ１４の拡散層１５に電気的に接続された選択Ｔｒ１９と、Ｔｒ１４の上方に形成され、Ｔｒ１４の拡散層１５に接続された下部電極、下部電極上に形成された強誘電体膜、強誘電体膜上に形成され、Ｔｒ１４の拡散層１５に接続された上部電極を有するメモリキャパシタＭ００と、Ｍ００と同じ構造を有し、選択Ｔｒ１９の上方に形成されたダミーキャパシタＤＣ００およびＤＣ０１と、選択Ｔｒ１９の拡散層１５とＤＣ００およびＤＣ０１の下部電極とを接続するＷ-プラグ１６と、Ｍ００、ＤＣ００、およびＤＣ０１の上方に形成されたビット線ＢＬと、ＤＣ００およびＤＣ０１の下部電極とＢＬとを接続するＡｌ-プラグ１７を有する。 （もっと読む）

【課題】コンタクトプラグと半導体基板との間の接触面積を十分に確保できるようにする。
【解決手段】一対の選択ゲートトランジスタのゲート電極ＳＧ間に、シリコン窒化膜１１を介してＢＰＳＧ膜１４が形成される。ＢＰＳＧ膜１４の上面部１４ａの高さ位置は各ゲート電極ＳＧの上面部ＳＧａの高さ位置より高さＨだけ高く形成される。ＢＰＳＧ膜１４上、ゲート電極ＳＧ上、シリコン窒化膜１１上にシリコン窒化膜１２が形成される。シリコン窒化膜１２がシリコン窒化膜１１の内側下方に延出することが無いので、一対のシリコン窒化膜１１で挟まれる領域において、コンタクトホール径がシリコン窒化膜１２に当接して小さくなることが無くなる。 （もっと読む）

【課題】溝ゲート構造を有するトランジスタとプレーナゲート構造を有するトランジスタを同一基板上に有する半導体装置であって、ゲート電極構造をポリメタルゲート構造とし、溝ゲートとプレーナゲートとを異なる導電型としたデュアルゲート構造としても、溝ゲートのポリシリコンに十分なドーパントを導入して空乏化を防止し、一方、プレーナゲートも同じ層厚のポリシリコンでも不純物イオンのゲート絶縁膜突抜けが起こらない新たな製造方法を提供する。
【解決手段】溝ゲート用のシリコン層にイオン注入し、その後一旦ポリシリコン化し、再度イオン注入によりポリシリコン層の表面をアモルファス化（層９，１０）して、プレーナゲート用の異なる導電型のイオン注入を行う。 （もっと読む）

【課題】不揮発性メモリのデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面には、主回路領域Ｎと、フラッシュメモリのメモリセルアレイＭＲとが配置されている。メモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置され、主回路領域Ｎには主回路を構成するＭＩＳ・ＦＥＴのゲート電極Ｇが配置されている。主回路領域Ｎには窒化シリコン膜からなる絶縁膜２ａがゲート電極Ｇを覆うように形成されている。これにより、主回路領域Ｎにおける素子の微細化を維持できる。一方、メモリセルアレイＭＲには上記絶縁膜２ａが形成されていない。すなわち、浮遊ゲート電極ＦＧの上面は絶縁膜２ａに接触することなく層間絶縁膜２ｂにより直接覆われている。これにより、メモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できフラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】面積、消費電力、待ち時間が減少され、かつ再構成可能な集積回路を提供する。
【解決手段】再構成可能回路は、複数のロジックブロック（１）と、前記複数のロジックブロック（１）の間を接続する複数の配線（５，６）と、前記複数の配線（５，６）の間に選択的に挿入され、１ｋΩ以下のオン抵抗を有する複数のスイッチブロック（２）とを具備する。 （もっと読む）