【課題】メモリセルのカップリング比の向上、ばらつきの低減および絶縁耐圧の向上を図れる構成を提供する。
【解決手段】シリコン基板１は、シリコン酸化膜４を埋め込み形成したＳＴＩ２により活性領域３に分離される。活性領域３の上部にトンネル絶縁膜５、浮遊ゲート電極６、電極間絶縁膜７、制御ゲート電極８が積層形成されている。シリコン酸化膜４の凹部４ａの両端の端部４ｂは、活性領域３および浮遊ゲート電極６と対向する部分の膜厚ｄ１が電極間絶縁膜７の膜厚ｄ２とほぼ同じに設定される。シリコン酸化膜４の中央部の底面部４ｃは、シリコン基板１の上面よりも下がった位置に凹部として形成される。 （もっと読む）

【課題】電源が切れても記憶状態を保持することができ、且つ揮発性メモリと同程度のコストで製造でき、且つ読み出しまたは書き込みの速度が揮発性メモリと同程度の半導体記憶装置を提供することを課題とする。
【解決手段】メモリセルを選択するためのトランジスタと、メモリセルの記憶状態を保持するためのラッチ回路を有し、ラッチ回路を構成するインバーター回路の高電位電源側にはダイオードが接続され、ラッチ回路に容量素子が接続される構成とする。ラッチ回路を具備する半導体記憶装置において、電源が切られた状態でもラッチ回路に接続された容量素子が電位を保持し、そしてラッチ回路を構成するインバーター回路の高電位電源側に接続されたダイオードが容量素子に保持された電荷のリークを防ぐことが出来る。その結果、不揮発性を有する半導体記憶装置を安価に提供することができる。 （もっと読む）

【課題】シリサイド領域を形成し、かつ、チャネル形成領域の金属元素濃度増大を防ぎ、記憶素子の信頼性を向上させることを課題とする。
【解決手段】ソース領域及びドレイン領域と、該ソース領域及びドレイン領域の間に設けられたチャネル形成領域を有する半導体層と、前記半導体層上に、第１の絶縁層、第１のゲート電極、第２の絶縁層、第２のゲート電極が順次重ね合わせて設けられ、前記ソース領域及びドレイン領域は、その一部又は全てがニッケルシリサイド層で形成され、前記第１のゲート電極は、絶縁膜で周囲が覆われていると共に、希ガス元素を含む不揮発性半導体記憶装置に関する。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、凹凸部を有する半導体基板１０の凸部、及び素子分離領域１２を覆うようにゲート電極材からなる層を形成する工程と、ゲート電極材からなる層の表面に形成するマスクを、凸部の上面から前記マスクの表面までの高さが記素子分離領域１２の表面から凸部の上面までの高さより高くなるように形成し、ゲート電極材からなる層をパターニングしてゲート電極１４を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】界面準位を低減し、特性変動及びリーク電流の少ない半導体製造装置及びその製造方法を提供する。
【解決手段】半導体基板１上に拡散層４を形成し、拡散層４内の上部にソース拡散領域１０ａ及びドレイン拡散領域を形成し、拡散層４の上に、ゲート絶縁膜５を介してゲート電極８を形成し、ゲート電極８の上に保護膜１３を形成し、保護膜１３を覆うように絶縁層１４を形成し、絶縁層１４内に、保護膜１３を介してゲート電極８の側面に多結晶シリコンプラグ１５を形成し、その下方はゲート絶縁膜５及びゲート絶縁膜５と接している部分の保護膜１３を貫通して、ソース拡散領域１０ａまたはドレイン拡散領域にそれぞれ連結させ、保護膜１３中にフッ素を注入し、フッ素をゲート絶縁膜１５と拡散層４との間のシリコン‐絶縁膜界面まで拡散させることを特徴とする。 （もっと読む）

【課題】メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。
【解決手段】第１方向６２に沿って伸びる各ビット線６１と、第１方向６２とは実質的に直交する第２方向６３に沿って伸びる各ワード線６０と、各能動領域４０と、各ビット線コンタクト５７とを提供する。各ビット線コンタクト５７は、第２方向６３に沿って伸びる各列と、第１方向６２に沿って伸びる各行とに配置されている。隣り合う各ビット線６１間の距離をｄＬとし、隣り合う各ビット線コンタクト５７間における第１方向６２に対して平行な距離をｄＣとすると、１／２．２５≦ｄＬ／ｄＣ≦１／１．７５という関係が成り立っている。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。 （もっと読む）

【課題】ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板をパターニングして素子分離用溝を形成する工程と、素子分離用溝に絶縁体を埋め込んで素子分離領域を形成する工程と、ＣＭＰ法により表面を平坦化して、フィールド形成用絶縁膜を露出させる工程と、絶縁体の上部を除去する工程と、フィールド形成用絶縁膜を除去する工程と、素子分離領域が形成された半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、絶縁体の内部に存在しているボイドの上部を開口させる工程と、ゲート溝内にゲート電極を形成する工程とを有する方法で半導体装置を製造する。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】選択トランジスタに隣接するメモリセルの誤書き込みを抑制する。
【解決手段】シリコン基板１１上に絶縁膜１２を介して浮遊ゲート１３と制御ゲート１５とが積層された構造を有する複数のメモリセルＭＣを直列に接続してなるメモリセル列と、このメモリセル列の両端と共通ソース線及びビットＢＬ線との間に接続された選択トランジスタＳＴ１，ＳＴ２とを備えた不揮発性半導体記憶装置において、選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板の表面に凹部１９が形成され、凹部１９の選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１のメモリセルＭＣ０側の端部に接している。 （もっと読む）

【課題】 スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスで使用するための半導体デバイス構造およびこのような半導体デバイス構造を形成するための方法を提供することにある。
【解決手段】 この半導体デバイス構造は、第１の半導体領域と第２の半導体領域との間に配置された誘電体領域と、第１の半導体領域と第２の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第１の半導体領域の上に重なる第１の側壁を有する。このデバイス構造は、第１の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第１の半導体領域内の不純物ドープ領域をゲート導体構造の第１の側壁に電気的に接続する一部分を有する。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）

【課題】ウエハ全域において、ＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｉｅｌｄ ｏｘｉｄｅ Ｈｅｉｇｈｔ）の不均一性を最小化し、しきい値電圧均一性を確保可能な不揮発性メモリ素子の製造方法を提供すること。
【解決手段】基板２００上に、ゲート絶縁膜２０１、第１ゲート導電膜２０２、第１犠牲膜２０４及び第２犠牲膜２０６を形成するステップと、第１犠牲膜及び第２犠牲膜、第１ゲート導電膜、ゲート絶縁膜、及び基板をエッチングし、トレンチを形成するステップと、トレンチが埋め込まれるように、第１絶縁膜を形成するステップと、第２犠牲膜を停止膜として第１絶縁膜を研磨するステップと、第２犠牲膜を除去するステップと、第１絶縁膜をトレンチの内部で一定の深さに後退させるステップと、トレンチ内の空間が埋め込まれるように、第２絶縁膜を形成するステップと、第１犠牲膜を研磨停止膜として第２絶縁膜を研磨するステップとを含む。 （もっと読む）

【課題】モノス（ＭＯＮＯＳ）ゲート構造を有する不揮発性メモリ素子を提供する。
【解決手段】半導体基板１全面に順次にスタックされたトンネル酸化膜９、シリコン窒化膜１１及び上部酸化膜１３からなったセルゲート絶縁膜１４を形成する。セルゲート絶縁膜１４をパターニングしてセルアレイ領域ａの第１領域上にセルゲート絶縁膜１４を残して、セルアレイ領域ａの第２領域及び周辺回路領域ｂを露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂ上に選択的に高電圧ゲート絶縁膜、即ち、第１ゲート酸化膜１７を形成する。高電圧ゲート絶縁膜１７をパターニングして周辺回路領域ｂの一部分及びセルアレイ領域ａの第２領域を露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 （もっと読む）

【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。 （もっと読む）

【課題】良好な電気的特性を得ながら、高い残留分極量を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板等の上又は上方に形成された絶縁膜１上に、強誘電体キャパシタ５が形成されている。強誘電体キャパシタ５には、絶縁膜１上に形成された下部電極２、その上に形成された容量絶縁膜３、及びその上に形成された上部電極４が設けられている。容量絶縁膜３としては、Ｂｉ_1-YＬａ_YＦｅ_1-XＮｉ_XＯ₃膜が形成されている。このＢｉ_1-YＬａ_YＦｅ_1-XＮｉ_XＯ₃膜は、ＢｉＦｅＯ₃を主成分とした膜であり、Ｌａの含有量が４ｍｏｌ％〜２１ｍｏｌ％、Ｎｉの含有量が０ｍｏｌ％より多く１５ｍｏｌ％以下となっている。このような構造の強誘電体キャパシタでは、高い残留分極量Ｐｒを得ながら、リーク電流Ｉ_leakを低く抑えることができる。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。
【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。 （もっと読む）

【課題】素子特性の信頼性を向上できるようにする。
【解決手段】シリコン炭窒化膜１０がシリコン酸化膜９（９ａ、９ｂ）の上に形成されている。シリコン炭窒化膜１０は、その比誘電率が低いため、シリコン炭窒化膜１０が隣り合うゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９ｂの内側に形成されたとしても隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。 （もっと読む）

可変抵抗メモリアレイ、可変抵抗メモリ素子のプログラミング、及び、そのアレイを形成する方法。可変抵抗メモリアレイは各相変化メモリ素子（２５）を取り囲む複数のワード線トランジスタで形成される。選択された可変抵抗メモリ素子（２５ａ）をプログラムするため、すべてのビット線（２１）は接地または同じ電圧にバイアスされる。選択された可変抵抗メモリ素子（２５ａ）と接するトップ電極選択線（２２ａ）は選択される。選択された可変抵抗メモリ素子を囲むワード線トランジスタを有するワード線（２０ａ、２０ｂ）はＯＮになりプログラミング電流を素子に供給する。電流は選択されたトップ電極選択線から可変抵抗メモリ素子を通って、取り囲むワード線トランジスタの共通するソース／ドレイン領域に流れ込み、トランジスタを横切って最も近いビット線接点（２６）へ流れる。そのワード線はさまざまな格子構成にパターン化される。
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