半導体装置およびその製造方法
【課題】素子特性の信頼性を向上できるようにする。
【解決手段】シリコン炭窒化膜10がシリコン酸化膜9(9a、9b)の上に形成されている。シリコン炭窒化膜10は、その比誘電率が低いため、シリコン炭窒化膜10が隣り合うゲート電極MG−MG間のシリコン酸化膜9bの内側に形成されたとしても隣り合うゲート電極MG−MG間の寄生容量を抑制できる。
【解決手段】シリコン炭窒化膜10がシリコン酸化膜9(9a、9b)の上に形成されている。シリコン炭窒化膜10は、その比誘電率が低いため、シリコン炭窒化膜10が隣り合うゲート電極MG−MG間のシリコン酸化膜9bの内側に形成されたとしても隣り合うゲート電極MG−MG間の寄生容量を抑制できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、隣り合うゲート電極間に電極間絶縁膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリ装置は、複数のゲート電極間に埋め込まれると共にビット線コンタクト領域におけるLDD構造形成用に選択ゲートトランジスタの側壁に形成される側壁スペーサとなるシリコン酸化膜(SiO膜)と、ゲート電極上および該シリコン酸化膜上に、ビット線コンタクト形成時のエッチングストッパ膜(バリア膜)として形成されるシリコン窒化膜(SiN膜)とを備えている(例えば、特許文献1参照)。側壁スペーサ形成時やその他の該シリコン酸化膜の加工時、ゲート電極間に埋め込まれたシリコン酸化膜がエッチングされ、シリコン酸化膜の上面の高さがゲート電極の上面の高さより低くなると、隣接するゲート電極の対向領域にシリコン窒化膜が介在することになる。
【0003】
近年の素子の微細化、設計ルールの縮小化に伴い、隣り合う複数のゲート電極の間の間隔が狭くなってきている。このため、ゲート電極間に介在するシリコン窒化膜によるゲート電極間の寄生容量の影響が大きくなり、素子特性の信頼性が低下してきた。
【特許文献1】特開2006−60138号公報(0062段落、図6、図7)
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、素子特性の信頼性を保持した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化(SiCN)膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0006】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化(SiCN)膜と、前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0007】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第1のゲート電極と、前記第1のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第2のゲート電極と、前記第1のゲート電極間および前記第1のゲート電極と前記第2のゲート電極との間の前記半導体基板上に形成された第1の電極間絶縁膜と、前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化(SiN)膜と、前記シリコン窒化膜間の前期半導体基板上に形成された第2の電極間絶縁膜と、前記第1および第2の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化(SiCN)膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0008】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えた半導体装置の製造方法を提供する。
【0009】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第1のゲート電極と、この第1のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第2のゲート電極を形成する工程と、前記第1のゲート電極間および前記第1のゲート電極と第2のゲート電極との間の前記半導体基板上に第1の電極間絶縁膜を形成する工程と、前記第1のゲート電極上、前記第2のゲート電極上、前記第1の電極間絶縁膜上および前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、前記第2のゲート電極の側壁に形成されたシリコン窒化膜間に第2の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてCMP法により前記第2の電極間絶縁膜の上面を平坦化する工程と、前記第1および第2の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第1および第2の電極の側壁の一部が露出するよう除去する工程と、前記第1および第2のゲート電極の上面および露出した側面を覆うように、前記第1および第2のゲート電極上、前記第1および第2の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【0010】
本発明の一態様によれば、素子特性の信頼性を保持できる。
【発明を実施するための最良の形態】
【0011】
(第1の実施形態)
以下、本発明の半導体装置を、NAND型フラッシュメモリ装置のメモリセル領域の構造に適用した第1の実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。
【0012】
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図2は、メモリセル領域の構造を模式的な平面図によって示している。
【0013】
半導体装置としてのNAND型のフラッシュメモリ装置1は、メモリセル領域Mおよび周辺回路領域(図示せず)の両領域に区画されている。図1に示すように、メモリセル領域MにはメモリセルアレイArが構成されており、周辺回路領域には当該メモリセルアレイArを駆動するための周辺回路(図示せず)が構成されている。
【0014】
メモリセル領域Mに構成されるメモリセルアレイArは、2個の選択ゲートトランジスタTrs1およびTrs2と、当該選択ゲート電極Trs1およびTrs2間に対して直列接続された複数個(例えば32個:2のn乗個(nは正の整数))のメモリセルトランジスタTrmとからなるNANDセルユニットSuが行列状に形成されることにより構成されている。このNANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは、隣接するもの同士でソース/ドレイン領域(図示せず)を共用して形成されている。
【0015】
図1中、X方向(ワード線方向、ゲート幅方向)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続されている。同様に、図1中X方向に配列された選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。
【0016】
選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交交差するY方向(ゲート長方向、ビット線方向に相当)に延伸するビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延伸するソース線SLに接続されている。
【0017】
図2は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
半導体基板としてのシリコン基板2には、STI(Shallow Trench Isolation)構造の素子分離領域Sbが図2中Y方向に沿って形成されている。この素子分離領域Sbは、X方向に所定間隔で複数本形成されており、これにより素子領域(アクティブエリア:活性領域)Saが図2中X方向に複数に分離して構成されている。
【0018】
メモリセルトランジスタTrmのワード線WLが、素子領域Saの延伸方向と直交する図2中X方向に沿って形成されている。このワード線WLは、メモリセルトランジスタTrmのゲート電極MG(図3の制御ゲート電極CG、浮遊ゲート電極FG)のうちの制御ゲート電極CGをX方向に連結結合している。
【0019】
また、選択ゲート線SGL1は、図2中X方向に沿って形成されており、平面的には複数のビット線コンタクトCBを挟んで一対形成され、一対の選択ゲート線SGL1間の素子領域(活性領域)Sa上にはビット線コンタクトCBがそれぞれ形成されている。
【0020】
ワード線WLと交差する素子領域Sa上には、それぞれ、メモリセルトランジスタTrmの浮遊ゲート電極FG(図3参照)が構成されている。ワード線WLは、複数の素子領域Saおよび複数の素子分離領域Sbの上方を図2中X方向に渡って形成されていると共に、X方向に並設された浮遊ゲート電極FGの上を渡って形成されている。選択ゲート線SGL1と交差する素子領域Sa上には、選択ゲートトランジスタTrs1の選択ゲート電極SGが構成されており、選択ゲート線SGL1によって連結されている。
【0021】
図3は、図2中のA−A線で示す部分の縦断面図を模式的に示している。この図3に示すように、メモリセルトランジスタTrmは、半導体基板としてのシリコン基板2上にゲート絶縁膜3を介して、多結晶シリコン層4、ゲート間絶縁膜5、多結晶シリコン層6(6a、6b)、コバルトシリサイド(CoSi2)膜7を順に積層した積層ゲート電極8(メモリセルトランジスタのゲート電極MG)と、当該積層ゲート電極8のY方向両脇に対しシリコン基板2の表層に形成された不純物拡散領域2aとからなる。
【0022】
ゲート絶縁膜(トンネル絶縁膜)3は、シリコン基板2表面が酸化されたシリコン酸化膜により構成される。多結晶シリコン層4は、リン等の不純物がドープされており浮遊ゲート電極FGとして機能する。ゲート間絶縁膜5は、例えばONO(Oxide(シリコン酸化膜)-Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜))膜等の酸化膜層および窒化膜層が積層された構造をなし、多結晶シリコン層4の上面を覆うように形成されている。多結晶シリコン層6(6a、6b)は、リン等の不純物がドープされており、その上に形成されたコバルトシリサイド膜7と共に制御ゲート電極CGを構成する。これらの積層ゲート電極8は、Y方向に離間して複数構成されている。
【0023】
複数の積層ゲート電極8間のシリコン基板2上には、当該ゲート絶縁膜3を介してシリコン酸化膜9が形成されている。このシリコン酸化膜9は、積層ゲート電極8の下側側壁面に沿って形成されたシリコン酸化膜9aと、隣り合うシリコン酸化膜9a間に埋込まれたシリコン酸化膜9bとにより構成されている。シリコン酸化膜9aは積層ゲート電極8の側壁保護膜であり、LP−CVD(Low Pressure Chemical Vapor Deposition)法によるHTO(High Temperature Oxidation)膜である。シリコン酸化膜9bは、TEOS(Tetra Ethyl Ortho Silicate)により成膜されている。シリコン酸化膜9bの中央上部にはボイド9cが形成されている。尚、これらのシリコン酸化膜9(9a、9b)はシリコン基板2上に直接形成されていても良い。
【0024】
シリコン酸化膜9(9a、9b)は、多結晶シリコン層4の側壁面の下端からコバルトシリサイド膜7の上面のシリコン基板2表面からの高さより低く且つコバルトシリサイド膜7の下面の高さより高い位置にかけて形成され、電極間絶縁膜Fの一部(下層側)を構成する。具体的には、多結晶シリコン層6は、その膜厚が90nm、その上のコバルトシリサイド膜7は、その膜厚が60nm、シリコン酸化膜9(9a、9b)は、その上面がコバルトシリサイド膜7の上面から下方に40nmの位置になるように形成されている。
【0025】
図3に示すように、メモリセルトランジスタTrmに並設して形成された選択ゲートトランジスタTrs1は、シリコン基板2上にゲート絶縁膜3を介して形成された選択ゲート電極SGと、当該選択ゲート電極SGのY方向両脇に対しシリコン基板2の表層に形成された不純物拡散領域2aとからなる。
【0026】
選択ゲート電極SGは、メモリセルトランジスタのゲート電極MG(積層ゲート電極8)とほぼ同様の構造で構成されているが、多結晶シリコン層6aおよびゲート間絶縁膜5の中央の一部に貫通孔が形成され、多結晶シリコン層4および6b間が構造的および電気的に接続されている点でゲート電極MGと異なる。
【0027】
前述したシリコン酸化膜9aは、選択ゲート電極SGの下側両側壁面にも形成されている。シリコン酸化膜9aは、選択ゲート電極SGの両側壁面の下端からコバルトシリサイド膜7の上面のシリコン基板2表面からの高さよりも低く且つコバルトシリサイド膜7の下面の高さより高い位置にかけて形成されている。シリコン酸化膜9bは、選択ゲート電極SG−ゲート電極MG間のシリコン酸化膜9aの内側にも埋込まれている。尚、選択ゲート電極SG−ゲート電極MG間に形成されたシリコン酸化膜9bの上部にもボイド9cが形成されている。
【0028】
隣り合う選択ゲート電極SG−SG間において、バリア膜12がシリコン酸化膜9aの側壁面に沿って形成されている。このバリア膜12の内側には電極間絶縁膜13が形成されている。バリア膜12はシリコン窒化膜(SiN)から構成されている。このバリア膜12は、ゲート電極SG−SG間のシリコン酸化膜9aの側面上およびシリコン基板2の上面上を覆うように形成されている。なお、図3において、選択ゲート電極SG−SG間には当該選択ゲート電極SGの脇のシリコン基板2上の一部にゲート絶縁膜3が形成されており、当該領域では、バリア膜12はシリコン基板2上にゲート絶縁膜3を介して形成されている。
【0029】
バリア膜12は、その上端部の高さがコバルトシリサイド膜7の上面より下方で且つ下面よりもわずかに上方に位置する高さに形成されている。電極間絶縁膜13は、バリア膜12の内側に埋込み形成されており、例えばBPSG(Boro Phospho Silicate Glass)により構成されている。この電極間絶縁膜13は、その上面部13aの高さがゲート電極MG、SG上のバリア膜12の高さとほぼ一致するように構成されており、選択ゲート電極SG−SG間の電極間絶縁膜として機能する。
【0030】
シリコン炭窒化膜10が、ゲート電極MG、SGの上面上、シリコン酸化膜9(9a、9b)の上面上、並びに、シリコン窒化膜12および電極間絶縁膜13の上面上を渡ってほぼ同一膜厚で形成されている。このシリコン炭窒化膜10は、比誘電率が約5.0程度とシリコン窒化膜(約7.0程度)に比較して低く、また水分の通過(透過)を抑制する機能を有する。ゲート電極MG−MG間、SG−MG間において、シリコン炭窒化膜10は、その下部がゲート電極MG−MG間、MG−SG間の側壁が対向する対向領域中に位置しており、シリコン酸化膜9と共に電極間絶縁膜Fを構成する。またゲート電極SG−SG間においても、シリコン炭窒化膜10は、ゲート電極SG−SGの側壁が対向する対向領域中に位置している。すなわち、シリコン炭窒化膜10は各ゲート電極MG、SGの側壁の一部(コバルトシリサイド膜7の側壁のほぼ全体)を覆うように形成される。ゲート電極SG−SG間の距離は、ゲート電極MG−SG、MG−MG間の距離に比較して広く形成されているため、バリア膜12および電極間絶縁膜13の高さとシリコン酸化膜9(9a、9b)の高さがほぼ同一の高さであるにもかかわらず、選択ゲート電極SG−SG間におけるシリコン炭窒化膜10の、電極間絶縁膜13上における上端部10aの位置が選択ゲート電極SG−SGの側壁が対向する対向領域中に位置するように形成されている。
【0031】
シリコン炭窒化膜10の上には層間絶縁膜11が形成されている。この層間絶縁膜11はプラズマCVD法により成膜されたTEOS膜(以下、プラズマTEOSと称す)により形成されている。層間絶縁膜11は、下部11aと上部11bとからなり、各部11aおよび11bは2段階で埋込まれる。層間絶縁膜11の下部11aは、上端部10a上に埋込まれている。
【0032】
層間絶縁膜11の下部11aは、その上面がシリコン炭窒化膜10の上端面10bと面一(面一な面Z参照)に形成されている。層間絶縁膜11の下部11aとシリコン窒化膜10の上には、層間絶縁膜11の上部11bが形成されている。シリコン炭窒化膜10は層間絶縁膜11とゲート絶縁膜3との間に介在することで、層間絶縁膜11側からゲート絶縁膜3に達する水分をブロックする保護膜として機能する。
【0033】
また、高濃度の不純物導入層2bが選択ゲート電極SG−SG間の中央付近のシリコン基板2の表層領域に形成されている。この不純物導入層2b上には、層間絶縁膜11、シリコン炭窒化膜10、電極絶縁膜13、バリア膜12を貫通してビット線コンタクトCBが構成されている。ビット線コンタクトCBは、バリアメタル膜14と、当該バリアメタル膜14の内側に形成されたタングステン層15により構成されている。ビット線コンタクトCBは、上層配線となるビット線BL(図3には図示せず)と不純物導入層2bとの間を電気的に接続するように構成されている。
【0034】
尚、ビット線コンタクトCBがシリコン基板2と接触するコンタクト領域周辺において、バリア膜12がシリコン基板2に対して構造的に接触している実施形態を示すが、シリコン基板2とバリア膜12との間に保護用のシリコン酸化膜が形成されている構造に適用しても良い。
【0035】
次に、製造工程について説明する。尚、前述説明したシリコン炭窒化膜10は、CMP法による平坦化処理のストッパー膜としても用いることができるため、以下の説明では、当該工程を中心とした製造工程を説明する。尚、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加したものにも適用可能である。
【0036】
図4ないし図12は、図2のA−A線に沿う断面に対応した製造工程の一段階を模式的に示している。
まず、図4に示すように、シリコン基板2に熱酸化処理を施すことでシリコン酸化膜3を形成し、次に、浮遊ゲート電極FGとなる多結晶シリコン層4、ONO膜5、多結晶シリコン層6(6a,6b)を順次積層形成する。
【0037】
尚、多結晶シリコン層6を成膜する途中段階において、選択ゲート電極SGを構成する多結晶シリコン層4および6間を電気的および構造的に接続するため、多結晶シリコン層6aを成膜した後、多結晶シリコン層6aおよびONO膜5の一部に貫通孔(符号なし)を形成し、その後多結晶シリコン層6bを埋込むことで多結晶シリコン層6bおよび4間を構造的に接触させている。
【0038】
次に、多結晶シリコン層6bの上に、ドライエッチング加工のハードマスクとなるシリコン窒化膜16を積層形成すると共に、その上にレジスト17を塗布しフォトリソグラフィ技術によりパターンニングし、RIE法によりエッチング処理し、ゲート電極SGおよびMG用のゲート電極形成領域Gのシリコン窒化膜16を残留させる。
【0039】
続いて図5に示すように、シリコン窒化膜16をハードマスクとしてドライエッチング技術(例えばRIE(Reactive Ion Etching)法)により多結晶シリコン層6、ONO膜5、多結晶シリコン層4をエッチングする。この後、レジスト17を除去する。
【0040】
次にHTO(High Temperature Oxidation)等を用いてシリコン酸化膜9aを形成する。これにより、図5に示すように、各ゲート電極形成領域Gの各積層膜4〜6、16の側壁面に沿ってシリコン酸化膜9aが形成される。次に、低濃度の不純物イオンの注入処理を実施しシリコン基板2の表層に不純物導入層2aを形成する。
【0041】
次に、図6に示すように、LP−CVD法を使用してゲート電極MG−MG間、SG−SG間、SG−MG間のゲート電極形成領域G−G間の領域にTEOSによるシリコン酸化膜9bを埋込む。このとき、ゲート電極MG−MG間、MG−SG間は幅が狭くアスペクト比が高いため、シリコン酸化膜9bの成膜時に中央にシーム9eが生じる。この後、隣り合う選択ゲート電極SG−SGのゲート電極形成領域G−G間に側壁スペーサ9dを形成するために、ドライエッチング処理によってシリコン酸化膜9a、9bの加工を行う。この際、ゲート電極MG−MG間、SG−MG間のゲート電極形成領域G−G間の領域のシリコン酸化膜9a、9bもシリコン窒化膜16の側壁が一部露出するようエッチングされる。
【0042】
次に、側壁スペーサ9dをマスクにゲート電極SG−SG間に高濃度のn型の不純物をイオン注入することで、ビット線コンタクトCBの形成領域周辺において低濃度の不純物拡散領域2aの中央領域に高濃度の不純物導入層2bを構成する。
【0043】
次に、図7に示すように、フォトリソグラフィ処理により、ゲート電極SG−SG間のゲート電極形成領域G−G間の領域のみを開口するパターンニングを行い、弗酸系の薬液処理によってスペーサ9dを除去する。
【0044】
次に、図8に示すように、LP−CVD法を使用して20nm程度のシリコン窒化膜12を成膜する。次に、シリコン窒化膜12上にCVD法により電極間絶縁膜13を成膜し、高温ウェット酸化雰囲気下においてメルト処理を行った後、シリコン窒化膜12をストッパーとして電極間絶縁膜13をCMP(chemical mechanical polishing)法により平坦化処理する。
【0045】
次に、図9に示すように、RIE法により電極間絶縁膜13、シリコン酸化膜9b、バリア膜12およびシリコン窒化膜16をエッチング処理し、ゲート電極MG、SGを構成する多結晶シリコン層6bの上面および上部側面を露出させる。次に、希弗酸処理等の酸化膜除去処理によって多結晶シリコン層6bの露出表面の自然酸化膜等を剥離して清浄化し、コバルト(Co)/チタン(Ti)/窒化チタン(TiN)の連続スパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層6b上にコバルトシリサイド(CoSi2)膜7を形成する。尚、アニール処理には、RTPなどのランプアニール処理が用いられる。
【0046】
なお、上述のように、シリコン窒化膜12および16を除去し、さらにシリコン酸化膜9b、電極間絶縁膜13をエッチング処理したときには、ゲート電極MG−MG間、MG−SG間においてシリコン酸化膜9b内に生じたシーム9eの上表面が露出することがある。シーム9eの上表面が露出した状態で酸化膜除去のための希弗酸(ダイリュートフッ酸:DHF)によるウェットエッチング処理を施すと、シーム9eが露出している部分で急速にエッチング処理が進行し、シーム9eの隙間が拡大しボイド9cとなる。
【0047】
次に、図10に示すように、コバルトシリサイド膜7、シリコン酸化膜9a、9b、バリア膜12、電極間絶縁膜13上を渡りシリコン炭窒化膜10を形成する。このとき、シリコン炭窒化膜10は、シリコン酸化膜9(9a、9b)および電極間絶縁膜13の直上に形成されるが、前記工程においてシリコン酸化膜9の上面および電極間絶縁膜13の上面部13aがコバルトシリサイド層7の上面よりも下方位置までエッチング処理されているため、隣り合うコバルトシリサイド膜7の対向領域にもシリコン炭窒化膜10が形成される。前述したようにウェットエッチング処理を施すと、ボイド9cがシリコン酸化膜9bの中央上部に形成されるが、シリコン炭窒化膜10がボイド9c内に入り込み、シリコン炭窒化膜10が更にゲート電極G−G間の下方まで形成される虞も生じる。
【0048】
次に、図11に示すように、CVD法によりTEOSによるシリコン酸化膜をシリコン炭窒化膜10上に成膜し、シリコン炭窒化膜10をストッパーとしてシリコン酸化膜をCMP法により平坦化処理することで、シリコン酸化膜11の下部11aを成形する。
【0049】
次に、図3に示すように、シリコン酸化膜をCVD法によりさらに堆積してシリコン酸化膜11の上部11bを形成し、その上にマスクをパターンニングし、シリコン酸化膜11、シリコン炭窒化膜10、シリコン酸化膜13、シリコン窒化膜12を貫通するコンタクトホールを形成し、当該コンタクトホール内にバリアメタル膜14およびタングステン層15を形成することでビット線コンタクトCBを形成する。次に、ビット線コンタクトCB上に層間絶縁膜や上層配線(何れも図示せず)などを形成することによって完成させる。
【0050】
<隣り合う制御ゲート電極間の容量性について>
図3に示すように、メモリセルトランジスタTrmのゲート電極MGはY方向に対向している。ゲート電極MGが互いに対向すると当該ゲート電極MG−MG間に容量性が生じる。ここでは、制御ゲート電極CG−CG間の容量特性について説明する。制御ゲート電極CGの奥行幅をWとし、隣り合う制御ゲート電極CG−CG間の距離をdとする。
【0051】
前述したように、ゲート電極MG−MG間には下層側にシリコン酸化膜9bが埋め込まれており、その上層にシリコン炭窒化膜10が形成されている。シリコン酸化膜9bの上面とシリコン炭窒化膜10の下面との間の界面が平坦であると仮定し、制御ゲート電極CG自身に容量性がないと仮定する。前述したように、シリコン炭窒化膜10は、その比誘電率が約5.0であり、シリコン酸化膜9bの比誘電率は約4.2である。
【0052】
したがって、制御ゲート電極CG−CG間の容量値C1は、
C1=40×5.0×ε0W/d + 110×4.2×ε0W/d
=642×ε0W/d … (1)
となる。仮に、シリコン炭窒化膜10に代えてシリコン窒化膜を適用した場合、シリコン窒化膜の比誘電率は約7.0であるため、この場合の制御ゲート電極CG−CG間の容量値C2は、
C2=40×7.0×ε0W/d + 110×4.2×ε0W/d
=742×ε0W/d … (2)
となる。したがって、シリコン炭窒化膜10を適用した場合には隣り合う制御ゲート電極CG−CG間の容量値を抑制できる。尚、シリコン炭窒化膜10のリーク電流についても同様にシリコン窒化膜と同様の特性が得られていることが確認されている。
【0053】
<シリコン炭窒化膜10の材料特性について>
発明者らは、シリコン炭窒化膜10の材料特性調査を昇温脱離ガス分析(Thermal Desorption Spectrometry:TDS法)により行っている。図12は、その測定条件とその測定結果を示している。尚、図12は、分析を行った結果、水分についてのイオン電流の測定結果を縦軸とし、温度の特性を横軸として表している。特性B1は、シリコン(Si)基板上にプラズマCVD法によりTEOS酸化膜(プラズマTEOS)を500nm成膜すると共に、その上にシリコン窒化膜(SiN)を50nm成膜した場合にプラズマTEOSからシリコン窒化膜を通過(透過)して放出される水分の通過性(透過性)を表している。
【0054】
また、特性B2は、シリコン(Si)基板上にプラズマCVD法によりTEOS酸化膜(プラズマTEOS)を500nm成膜すると共に、その上にシリコン炭窒化膜(SiCN)を50nm成膜した場合に、プラズマTEOSからシリコン炭窒化膜を通過(透過)して放出される水分の通過性(透過性)を表している。また、特性Bは、シリコン窒化膜やシリコン炭窒化膜が存在しない場合にプラズマTEOSから放出される水分量に応じた特性を表している。
【0055】
この図12に示すように、シリコン窒化膜やシリコン炭窒化膜は、何れも温度に応じて同様の水分のバリア性を示しているが、何れの場合も当該膜が存在しない場合(特性B)に比較して明らかに良化していることがわかる。すなわち、水分のバリア膜としては、シリコン窒化膜に代えてシリコン炭窒化膜を適用しても同様の効果が得られることが確認された。
【0056】
<CMP法のストッパー膜としての評価>
図13は、発明者らにより行われたCMP法による研磨レートの実験結果を示している。この図13に示すように、シリコン窒化膜をストッパーとして用いた場合とシリコン炭窒化膜10をストッパーとして用いた場合の研磨レートはほぼ同一である。したがって、シリコン窒化膜とシリコン炭窒化膜10とをCMP法のストッパー膜として用いることが可能であることが確認されている。
【0057】
本実施形態によれば、シリコン炭窒化膜10は隣り合うゲート電極MG−MG間のシリコン酸化膜9(9a、9b)の上に形成されている。シリコン炭窒化膜10は、その比誘電率が低いため隣り合うゲート電極MG−MG間の容量値を抑制できる。これにより素子特性の信頼性を向上できる。
【0058】
また、多結晶シリコン層6bの上部のシリコン窒化膜16をエッチング処理し多結晶シリコン層6bの上面を清浄化することでシリコン窒化膜16の脇に隣接したシリコン酸化膜9bの上部が除去処理されボイド9cが生じるが、コバルトシリサイド膜7を形成した後、隣り合うコバルトシリサイド膜7間のシリコン酸化膜9b上にシリコン炭窒化膜10を形成している。このため、たとえボイド9cがシリコン酸化膜9bの内側に生じ当該ボイド9c内にシリコン炭窒化膜10が入り込む虞を生じたとしても、シリコン炭窒化膜10の比誘電率が低いため、隣り合うゲート電極MG−MG間の寄生容量を抑制でき、これにより素子特性の信頼性を向上できる。
【0059】
また、電極間絶縁膜13の上面部13aがコバルトシリサイド膜7の上面よりも低くなるように電極間絶縁膜13を形成し、コバルトシリサイド膜7および電極間絶縁膜13上にシリコン炭窒化膜10を形成し、シリコン炭窒化膜10上に層間絶縁膜11の下部11aを埋込み平坦化処理しているため、シリコン窒化膜と同様にシリコン炭窒化膜10を平坦化処理のストッパー膜として用いることができる。
【0060】
また、多結晶シリコン層6bの上部をコバルト(Co)によって合金化処理してタングステンシリサイド膜7を形成した後、シリコン炭窒化膜10を形成する前に再度TEOS酸化膜などの低誘電率膜を埋込む必要がなくなり工程を削減できる。
【0061】
(第2の実施形態)
図14は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、シリコン炭窒化膜がゲート電極の上面および側面に沿って形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分のみ説明する。尚、前述実施形態と同質の膜については同一の符号を付して説明を省略する。また以下に説明する各膜と同等の機能を奏する膜には同一符号を付してその膜の機能性の説明を省略する。
【0062】
図14は、ゲート電極MGに代わるゲート電極MGAの断面構造を模式的に示している。
図14に示すように、シリコン基板2上にはゲート絶縁膜3を介して多結晶シリコン層4、ONO膜5、多結晶シリコン層6が順に積層されており、その上にコバルトシリサイド膜7に代わるタングステンシリサイド膜18が形成されゲート電極MGAを構成している。また、タングステンシリサイド膜18の上にはシリコン窒化膜19がキャップ膜として形成されている。
【0063】
これらの膜4〜6、18、19の側面とシリコン窒化膜19の上面を覆うようにシリコン炭窒化膜10が形成されている。また、ゲート電極MGA−MGA間のシリコン基板2上にはゲート絶縁膜3が形成されているが、シリコン炭窒化膜10は、ゲート絶縁膜3(シリコン基板2)の上を覆うように薄く形成されている。
【0064】
また、ゲート電極MGA−MGA間にはシリコン炭窒化膜10の上にシリコン酸化膜9bが電極間絶縁膜として埋込まれている。シリコン酸化膜9bの上面とシリコン炭窒化膜10の上面とは面一に形成されている。シリコン酸化膜9bおよびシリコン炭窒化膜10の上には層間絶縁膜11がプラズマTEOSにより形成されている。
【0065】
このような構造を製造する場合、シリコン基板2を熱酸化処理することによりシリコン基板2上にゲート絶縁膜3を形成し、その上に複数のゲート電極MGA用の膜4〜6、18、19を成膜し、その後当該積層構造4〜6、18、19を複数に分断し、積層構造4〜6、18、19の上面上および側面に沿って当該積層構造4〜6、18、19を覆うようにシリコン炭窒化膜10を形成し、シリコン炭窒化膜10を覆うようにシリコン酸化膜9bを埋込む。次に、シリコン炭窒化膜10をストッパーとしてシリコン酸化膜9bをCMP (Chemical Mechanical Polishing)法により平坦化処理する。当該工程後、プラズマCVD法によってTEOS酸化膜を堆積することで層間絶縁膜11を構成する。
【0066】
本実施形態によれば、層間絶縁膜11とゲート絶縁膜3との間にシリコン炭窒化膜10を介在して形成しているため、層間絶縁膜11からゲート絶縁膜3への水分の通過(透過)を抑制することができゲート絶縁膜3の機能保護を図ることができる。
【0067】
また、シリコン炭窒化膜10が各ゲート電極MGAの上面および側面並びに隣り合うゲート電極MGA−MGA間のゲート絶縁膜3上に沿って形成されているため、層間絶縁膜11からゲート絶縁膜3への水分の通過(透過)を抑制することができゲート絶縁膜3の機能保護を図ることができる。
【0068】
シリコン炭窒化膜10がゲート絶縁膜3の上面上を覆うように形成されているため、ゲート絶縁膜3の特性劣化を抑制できる。シリコン炭窒化膜10をストッパーとして、CMP法によりシリコン酸化膜9bを平坦化処理することができる。
【0069】
(他の実施形態)
本発明は、前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
NAND型フラッシュメモリ装置1に適用したが、その他の種類のゲート電極を備えた半導体装置にも適用可能である。積層ゲート電極MGに適用しているが、単層のゲート電極にも適用可能である。また、層間絶縁膜11としてプラズマTEOSやプラズマSiON(シリコン酸窒化膜)、プラズマSiO2等を適用した場合には当該膜に含有する水素などの不要物の通過(透過)も抑制することができる。バリア膜としてシリコン炭窒化膜10を適用しているが、水分や水素などの不要物の非通過(透過)性を必要とする部分に適用できれば何れの半導体装置に適用してもよい。
【0070】
前述実施形態では、コバルトやタングステンなどの金属を多結晶シリコン層6bの上にスパッタ処理してシリサイド化したゲート電極MGの構造を示したが、ポリゲートに適用しても良い。
【0071】
尚、第1の実施形態においては、複数のゲート電極MG−MG間に対してLP−CVD法によりシリコン酸化膜9bを形成しているが、当該形成方法にて形成されたシリコン酸化膜9bよりも層間絶縁膜11(プラズマCVD法により形成されたTEOS)から放出される水分の影響が大きいことが発明者らにより確認されている。したがって、第1の実施形態に示すように、ゲート絶縁膜3から離間してシリコン炭窒化膜10を構成しその上に層間絶縁膜11を構成した構造でも水分などの不要物のバリア性を十分に発揮することができる。
【0072】
第2の実施形態では、ゲート絶縁膜3がゲート電極MGA−MGA間のシリコン基板2上に形成されている実施形態を示したが、ゲート電極MGA−MGA間のシリコン基板2上にはゲート絶縁膜3が形成されていなくても良い。
【図面の簡単な説明】
【0073】
【図1】本発明の第1の実施形態に係る電気的構成図
【図2】模式的に示す平面図
【図3】図2のA−A線に沿って示す模式的な縦断面図(その1)
【図4】製造工程の一段階を模式的に示す縦断面図(その2)
【図5】製造工程の一段階を模式的に示す縦断面図(その3)
【図6】製造工程の一段階を模式的に示す縦断面図(その4)
【図7】製造工程の一段階を模式的に示す縦断面図(その5)
【図8】製造工程の一段階を模式的に示す縦断面図(その6)
【図9】製造工程の一段階を模式的に示す縦断面図(その7)
【図10】製造工程の一段階を模式的に示す縦断面図(その8)
【図11】製造工程の一段階を模式的に示す縦断面図(その9)
【図12】水分のバリア性を示す特性図
【図13】CMP法による研磨レートの実験結果を示す図
【図14】本発明の第2の実施形態を示す図3相当図
【符号の説明】
【0074】
図面中、1はフラッシュメモリ装置(半導体装置)、2はシリコン基板(半導体基板)、8は積層ゲート電極、MGはメモリセルトランジスタのゲート電極、SGは選択ゲートトランジスタのゲート電極、9、9a、9bはシリコン酸化膜、10はシリコン炭窒化膜、11は層間絶縁膜、Fは電極間絶縁膜を示す。
【技術分野】
【0001】
本発明は、隣り合うゲート電極間に電極間絶縁膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリ装置は、複数のゲート電極間に埋め込まれると共にビット線コンタクト領域におけるLDD構造形成用に選択ゲートトランジスタの側壁に形成される側壁スペーサとなるシリコン酸化膜(SiO膜)と、ゲート電極上および該シリコン酸化膜上に、ビット線コンタクト形成時のエッチングストッパ膜(バリア膜)として形成されるシリコン窒化膜(SiN膜)とを備えている(例えば、特許文献1参照)。側壁スペーサ形成時やその他の該シリコン酸化膜の加工時、ゲート電極間に埋め込まれたシリコン酸化膜がエッチングされ、シリコン酸化膜の上面の高さがゲート電極の上面の高さより低くなると、隣接するゲート電極の対向領域にシリコン窒化膜が介在することになる。
【0003】
近年の素子の微細化、設計ルールの縮小化に伴い、隣り合う複数のゲート電極の間の間隔が狭くなってきている。このため、ゲート電極間に介在するシリコン窒化膜によるゲート電極間の寄生容量の影響が大きくなり、素子特性の信頼性が低下してきた。
【特許文献1】特開2006−60138号公報(0062段落、図6、図7)
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、素子特性の信頼性を保持した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化(SiCN)膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0006】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化(SiCN)膜と、前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0007】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第1のゲート電極と、前記第1のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第2のゲート電極と、前記第1のゲート電極間および前記第1のゲート電極と前記第2のゲート電極との間の前記半導体基板上に形成された第1の電極間絶縁膜と、前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化(SiN)膜と、前記シリコン窒化膜間の前期半導体基板上に形成された第2の電極間絶縁膜と、前記第1および第2の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化(SiCN)膜と、前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えた半導体装置を提供する。
【0008】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えた半導体装置の製造方法を提供する。
【0009】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第1のゲート電極と、この第1のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第2のゲート電極を形成する工程と、前記第1のゲート電極間および前記第1のゲート電極と第2のゲート電極との間の前記半導体基板上に第1の電極間絶縁膜を形成する工程と、前記第1のゲート電極上、前記第2のゲート電極上、前記第1の電極間絶縁膜上および前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、前記第2のゲート電極の側壁に形成されたシリコン窒化膜間に第2の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてCMP法により前記第2の電極間絶縁膜の上面を平坦化する工程と、前記第1および第2の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第1および第2の電極の側壁の一部が露出するよう除去する工程と、前記第1および第2のゲート電極の上面および露出した側面を覆うように、前記第1および第2のゲート電極上、前記第1および第2の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【0010】
本発明の一態様によれば、素子特性の信頼性を保持できる。
【発明を実施するための最良の形態】
【0011】
(第1の実施形態)
以下、本発明の半導体装置を、NAND型フラッシュメモリ装置のメモリセル領域の構造に適用した第1の実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。
【0012】
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図2は、メモリセル領域の構造を模式的な平面図によって示している。
【0013】
半導体装置としてのNAND型のフラッシュメモリ装置1は、メモリセル領域Mおよび周辺回路領域(図示せず)の両領域に区画されている。図1に示すように、メモリセル領域MにはメモリセルアレイArが構成されており、周辺回路領域には当該メモリセルアレイArを駆動するための周辺回路(図示せず)が構成されている。
【0014】
メモリセル領域Mに構成されるメモリセルアレイArは、2個の選択ゲートトランジスタTrs1およびTrs2と、当該選択ゲート電極Trs1およびTrs2間に対して直列接続された複数個(例えば32個:2のn乗個(nは正の整数))のメモリセルトランジスタTrmとからなるNANDセルユニットSuが行列状に形成されることにより構成されている。このNANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは、隣接するもの同士でソース/ドレイン領域(図示せず)を共用して形成されている。
【0015】
図1中、X方向(ワード線方向、ゲート幅方向)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続されている。同様に、図1中X方向に配列された選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。
【0016】
選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交交差するY方向(ゲート長方向、ビット線方向に相当)に延伸するビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延伸するソース線SLに接続されている。
【0017】
図2は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
半導体基板としてのシリコン基板2には、STI(Shallow Trench Isolation)構造の素子分離領域Sbが図2中Y方向に沿って形成されている。この素子分離領域Sbは、X方向に所定間隔で複数本形成されており、これにより素子領域(アクティブエリア:活性領域)Saが図2中X方向に複数に分離して構成されている。
【0018】
メモリセルトランジスタTrmのワード線WLが、素子領域Saの延伸方向と直交する図2中X方向に沿って形成されている。このワード線WLは、メモリセルトランジスタTrmのゲート電極MG(図3の制御ゲート電極CG、浮遊ゲート電極FG)のうちの制御ゲート電極CGをX方向に連結結合している。
【0019】
また、選択ゲート線SGL1は、図2中X方向に沿って形成されており、平面的には複数のビット線コンタクトCBを挟んで一対形成され、一対の選択ゲート線SGL1間の素子領域(活性領域)Sa上にはビット線コンタクトCBがそれぞれ形成されている。
【0020】
ワード線WLと交差する素子領域Sa上には、それぞれ、メモリセルトランジスタTrmの浮遊ゲート電極FG(図3参照)が構成されている。ワード線WLは、複数の素子領域Saおよび複数の素子分離領域Sbの上方を図2中X方向に渡って形成されていると共に、X方向に並設された浮遊ゲート電極FGの上を渡って形成されている。選択ゲート線SGL1と交差する素子領域Sa上には、選択ゲートトランジスタTrs1の選択ゲート電極SGが構成されており、選択ゲート線SGL1によって連結されている。
【0021】
図3は、図2中のA−A線で示す部分の縦断面図を模式的に示している。この図3に示すように、メモリセルトランジスタTrmは、半導体基板としてのシリコン基板2上にゲート絶縁膜3を介して、多結晶シリコン層4、ゲート間絶縁膜5、多結晶シリコン層6(6a、6b)、コバルトシリサイド(CoSi2)膜7を順に積層した積層ゲート電極8(メモリセルトランジスタのゲート電極MG)と、当該積層ゲート電極8のY方向両脇に対しシリコン基板2の表層に形成された不純物拡散領域2aとからなる。
【0022】
ゲート絶縁膜(トンネル絶縁膜)3は、シリコン基板2表面が酸化されたシリコン酸化膜により構成される。多結晶シリコン層4は、リン等の不純物がドープされており浮遊ゲート電極FGとして機能する。ゲート間絶縁膜5は、例えばONO(Oxide(シリコン酸化膜)-Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜))膜等の酸化膜層および窒化膜層が積層された構造をなし、多結晶シリコン層4の上面を覆うように形成されている。多結晶シリコン層6(6a、6b)は、リン等の不純物がドープされており、その上に形成されたコバルトシリサイド膜7と共に制御ゲート電極CGを構成する。これらの積層ゲート電極8は、Y方向に離間して複数構成されている。
【0023】
複数の積層ゲート電極8間のシリコン基板2上には、当該ゲート絶縁膜3を介してシリコン酸化膜9が形成されている。このシリコン酸化膜9は、積層ゲート電極8の下側側壁面に沿って形成されたシリコン酸化膜9aと、隣り合うシリコン酸化膜9a間に埋込まれたシリコン酸化膜9bとにより構成されている。シリコン酸化膜9aは積層ゲート電極8の側壁保護膜であり、LP−CVD(Low Pressure Chemical Vapor Deposition)法によるHTO(High Temperature Oxidation)膜である。シリコン酸化膜9bは、TEOS(Tetra Ethyl Ortho Silicate)により成膜されている。シリコン酸化膜9bの中央上部にはボイド9cが形成されている。尚、これらのシリコン酸化膜9(9a、9b)はシリコン基板2上に直接形成されていても良い。
【0024】
シリコン酸化膜9(9a、9b)は、多結晶シリコン層4の側壁面の下端からコバルトシリサイド膜7の上面のシリコン基板2表面からの高さより低く且つコバルトシリサイド膜7の下面の高さより高い位置にかけて形成され、電極間絶縁膜Fの一部(下層側)を構成する。具体的には、多結晶シリコン層6は、その膜厚が90nm、その上のコバルトシリサイド膜7は、その膜厚が60nm、シリコン酸化膜9(9a、9b)は、その上面がコバルトシリサイド膜7の上面から下方に40nmの位置になるように形成されている。
【0025】
図3に示すように、メモリセルトランジスタTrmに並設して形成された選択ゲートトランジスタTrs1は、シリコン基板2上にゲート絶縁膜3を介して形成された選択ゲート電極SGと、当該選択ゲート電極SGのY方向両脇に対しシリコン基板2の表層に形成された不純物拡散領域2aとからなる。
【0026】
選択ゲート電極SGは、メモリセルトランジスタのゲート電極MG(積層ゲート電極8)とほぼ同様の構造で構成されているが、多結晶シリコン層6aおよびゲート間絶縁膜5の中央の一部に貫通孔が形成され、多結晶シリコン層4および6b間が構造的および電気的に接続されている点でゲート電極MGと異なる。
【0027】
前述したシリコン酸化膜9aは、選択ゲート電極SGの下側両側壁面にも形成されている。シリコン酸化膜9aは、選択ゲート電極SGの両側壁面の下端からコバルトシリサイド膜7の上面のシリコン基板2表面からの高さよりも低く且つコバルトシリサイド膜7の下面の高さより高い位置にかけて形成されている。シリコン酸化膜9bは、選択ゲート電極SG−ゲート電極MG間のシリコン酸化膜9aの内側にも埋込まれている。尚、選択ゲート電極SG−ゲート電極MG間に形成されたシリコン酸化膜9bの上部にもボイド9cが形成されている。
【0028】
隣り合う選択ゲート電極SG−SG間において、バリア膜12がシリコン酸化膜9aの側壁面に沿って形成されている。このバリア膜12の内側には電極間絶縁膜13が形成されている。バリア膜12はシリコン窒化膜(SiN)から構成されている。このバリア膜12は、ゲート電極SG−SG間のシリコン酸化膜9aの側面上およびシリコン基板2の上面上を覆うように形成されている。なお、図3において、選択ゲート電極SG−SG間には当該選択ゲート電極SGの脇のシリコン基板2上の一部にゲート絶縁膜3が形成されており、当該領域では、バリア膜12はシリコン基板2上にゲート絶縁膜3を介して形成されている。
【0029】
バリア膜12は、その上端部の高さがコバルトシリサイド膜7の上面より下方で且つ下面よりもわずかに上方に位置する高さに形成されている。電極間絶縁膜13は、バリア膜12の内側に埋込み形成されており、例えばBPSG(Boro Phospho Silicate Glass)により構成されている。この電極間絶縁膜13は、その上面部13aの高さがゲート電極MG、SG上のバリア膜12の高さとほぼ一致するように構成されており、選択ゲート電極SG−SG間の電極間絶縁膜として機能する。
【0030】
シリコン炭窒化膜10が、ゲート電極MG、SGの上面上、シリコン酸化膜9(9a、9b)の上面上、並びに、シリコン窒化膜12および電極間絶縁膜13の上面上を渡ってほぼ同一膜厚で形成されている。このシリコン炭窒化膜10は、比誘電率が約5.0程度とシリコン窒化膜(約7.0程度)に比較して低く、また水分の通過(透過)を抑制する機能を有する。ゲート電極MG−MG間、SG−MG間において、シリコン炭窒化膜10は、その下部がゲート電極MG−MG間、MG−SG間の側壁が対向する対向領域中に位置しており、シリコン酸化膜9と共に電極間絶縁膜Fを構成する。またゲート電極SG−SG間においても、シリコン炭窒化膜10は、ゲート電極SG−SGの側壁が対向する対向領域中に位置している。すなわち、シリコン炭窒化膜10は各ゲート電極MG、SGの側壁の一部(コバルトシリサイド膜7の側壁のほぼ全体)を覆うように形成される。ゲート電極SG−SG間の距離は、ゲート電極MG−SG、MG−MG間の距離に比較して広く形成されているため、バリア膜12および電極間絶縁膜13の高さとシリコン酸化膜9(9a、9b)の高さがほぼ同一の高さであるにもかかわらず、選択ゲート電極SG−SG間におけるシリコン炭窒化膜10の、電極間絶縁膜13上における上端部10aの位置が選択ゲート電極SG−SGの側壁が対向する対向領域中に位置するように形成されている。
【0031】
シリコン炭窒化膜10の上には層間絶縁膜11が形成されている。この層間絶縁膜11はプラズマCVD法により成膜されたTEOS膜(以下、プラズマTEOSと称す)により形成されている。層間絶縁膜11は、下部11aと上部11bとからなり、各部11aおよび11bは2段階で埋込まれる。層間絶縁膜11の下部11aは、上端部10a上に埋込まれている。
【0032】
層間絶縁膜11の下部11aは、その上面がシリコン炭窒化膜10の上端面10bと面一(面一な面Z参照)に形成されている。層間絶縁膜11の下部11aとシリコン窒化膜10の上には、層間絶縁膜11の上部11bが形成されている。シリコン炭窒化膜10は層間絶縁膜11とゲート絶縁膜3との間に介在することで、層間絶縁膜11側からゲート絶縁膜3に達する水分をブロックする保護膜として機能する。
【0033】
また、高濃度の不純物導入層2bが選択ゲート電極SG−SG間の中央付近のシリコン基板2の表層領域に形成されている。この不純物導入層2b上には、層間絶縁膜11、シリコン炭窒化膜10、電極絶縁膜13、バリア膜12を貫通してビット線コンタクトCBが構成されている。ビット線コンタクトCBは、バリアメタル膜14と、当該バリアメタル膜14の内側に形成されたタングステン層15により構成されている。ビット線コンタクトCBは、上層配線となるビット線BL(図3には図示せず)と不純物導入層2bとの間を電気的に接続するように構成されている。
【0034】
尚、ビット線コンタクトCBがシリコン基板2と接触するコンタクト領域周辺において、バリア膜12がシリコン基板2に対して構造的に接触している実施形態を示すが、シリコン基板2とバリア膜12との間に保護用のシリコン酸化膜が形成されている構造に適用しても良い。
【0035】
次に、製造工程について説明する。尚、前述説明したシリコン炭窒化膜10は、CMP法による平坦化処理のストッパー膜としても用いることができるため、以下の説明では、当該工程を中心とした製造工程を説明する。尚、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加したものにも適用可能である。
【0036】
図4ないし図12は、図2のA−A線に沿う断面に対応した製造工程の一段階を模式的に示している。
まず、図4に示すように、シリコン基板2に熱酸化処理を施すことでシリコン酸化膜3を形成し、次に、浮遊ゲート電極FGとなる多結晶シリコン層4、ONO膜5、多結晶シリコン層6(6a,6b)を順次積層形成する。
【0037】
尚、多結晶シリコン層6を成膜する途中段階において、選択ゲート電極SGを構成する多結晶シリコン層4および6間を電気的および構造的に接続するため、多結晶シリコン層6aを成膜した後、多結晶シリコン層6aおよびONO膜5の一部に貫通孔(符号なし)を形成し、その後多結晶シリコン層6bを埋込むことで多結晶シリコン層6bおよび4間を構造的に接触させている。
【0038】
次に、多結晶シリコン層6bの上に、ドライエッチング加工のハードマスクとなるシリコン窒化膜16を積層形成すると共に、その上にレジスト17を塗布しフォトリソグラフィ技術によりパターンニングし、RIE法によりエッチング処理し、ゲート電極SGおよびMG用のゲート電極形成領域Gのシリコン窒化膜16を残留させる。
【0039】
続いて図5に示すように、シリコン窒化膜16をハードマスクとしてドライエッチング技術(例えばRIE(Reactive Ion Etching)法)により多結晶シリコン層6、ONO膜5、多結晶シリコン層4をエッチングする。この後、レジスト17を除去する。
【0040】
次にHTO(High Temperature Oxidation)等を用いてシリコン酸化膜9aを形成する。これにより、図5に示すように、各ゲート電極形成領域Gの各積層膜4〜6、16の側壁面に沿ってシリコン酸化膜9aが形成される。次に、低濃度の不純物イオンの注入処理を実施しシリコン基板2の表層に不純物導入層2aを形成する。
【0041】
次に、図6に示すように、LP−CVD法を使用してゲート電極MG−MG間、SG−SG間、SG−MG間のゲート電極形成領域G−G間の領域にTEOSによるシリコン酸化膜9bを埋込む。このとき、ゲート電極MG−MG間、MG−SG間は幅が狭くアスペクト比が高いため、シリコン酸化膜9bの成膜時に中央にシーム9eが生じる。この後、隣り合う選択ゲート電極SG−SGのゲート電極形成領域G−G間に側壁スペーサ9dを形成するために、ドライエッチング処理によってシリコン酸化膜9a、9bの加工を行う。この際、ゲート電極MG−MG間、SG−MG間のゲート電極形成領域G−G間の領域のシリコン酸化膜9a、9bもシリコン窒化膜16の側壁が一部露出するようエッチングされる。
【0042】
次に、側壁スペーサ9dをマスクにゲート電極SG−SG間に高濃度のn型の不純物をイオン注入することで、ビット線コンタクトCBの形成領域周辺において低濃度の不純物拡散領域2aの中央領域に高濃度の不純物導入層2bを構成する。
【0043】
次に、図7に示すように、フォトリソグラフィ処理により、ゲート電極SG−SG間のゲート電極形成領域G−G間の領域のみを開口するパターンニングを行い、弗酸系の薬液処理によってスペーサ9dを除去する。
【0044】
次に、図8に示すように、LP−CVD法を使用して20nm程度のシリコン窒化膜12を成膜する。次に、シリコン窒化膜12上にCVD法により電極間絶縁膜13を成膜し、高温ウェット酸化雰囲気下においてメルト処理を行った後、シリコン窒化膜12をストッパーとして電極間絶縁膜13をCMP(chemical mechanical polishing)法により平坦化処理する。
【0045】
次に、図9に示すように、RIE法により電極間絶縁膜13、シリコン酸化膜9b、バリア膜12およびシリコン窒化膜16をエッチング処理し、ゲート電極MG、SGを構成する多結晶シリコン層6bの上面および上部側面を露出させる。次に、希弗酸処理等の酸化膜除去処理によって多結晶シリコン層6bの露出表面の自然酸化膜等を剥離して清浄化し、コバルト(Co)/チタン(Ti)/窒化チタン(TiN)の連続スパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層6b上にコバルトシリサイド(CoSi2)膜7を形成する。尚、アニール処理には、RTPなどのランプアニール処理が用いられる。
【0046】
なお、上述のように、シリコン窒化膜12および16を除去し、さらにシリコン酸化膜9b、電極間絶縁膜13をエッチング処理したときには、ゲート電極MG−MG間、MG−SG間においてシリコン酸化膜9b内に生じたシーム9eの上表面が露出することがある。シーム9eの上表面が露出した状態で酸化膜除去のための希弗酸(ダイリュートフッ酸:DHF)によるウェットエッチング処理を施すと、シーム9eが露出している部分で急速にエッチング処理が進行し、シーム9eの隙間が拡大しボイド9cとなる。
【0047】
次に、図10に示すように、コバルトシリサイド膜7、シリコン酸化膜9a、9b、バリア膜12、電極間絶縁膜13上を渡りシリコン炭窒化膜10を形成する。このとき、シリコン炭窒化膜10は、シリコン酸化膜9(9a、9b)および電極間絶縁膜13の直上に形成されるが、前記工程においてシリコン酸化膜9の上面および電極間絶縁膜13の上面部13aがコバルトシリサイド層7の上面よりも下方位置までエッチング処理されているため、隣り合うコバルトシリサイド膜7の対向領域にもシリコン炭窒化膜10が形成される。前述したようにウェットエッチング処理を施すと、ボイド9cがシリコン酸化膜9bの中央上部に形成されるが、シリコン炭窒化膜10がボイド9c内に入り込み、シリコン炭窒化膜10が更にゲート電極G−G間の下方まで形成される虞も生じる。
【0048】
次に、図11に示すように、CVD法によりTEOSによるシリコン酸化膜をシリコン炭窒化膜10上に成膜し、シリコン炭窒化膜10をストッパーとしてシリコン酸化膜をCMP法により平坦化処理することで、シリコン酸化膜11の下部11aを成形する。
【0049】
次に、図3に示すように、シリコン酸化膜をCVD法によりさらに堆積してシリコン酸化膜11の上部11bを形成し、その上にマスクをパターンニングし、シリコン酸化膜11、シリコン炭窒化膜10、シリコン酸化膜13、シリコン窒化膜12を貫通するコンタクトホールを形成し、当該コンタクトホール内にバリアメタル膜14およびタングステン層15を形成することでビット線コンタクトCBを形成する。次に、ビット線コンタクトCB上に層間絶縁膜や上層配線(何れも図示せず)などを形成することによって完成させる。
【0050】
<隣り合う制御ゲート電極間の容量性について>
図3に示すように、メモリセルトランジスタTrmのゲート電極MGはY方向に対向している。ゲート電極MGが互いに対向すると当該ゲート電極MG−MG間に容量性が生じる。ここでは、制御ゲート電極CG−CG間の容量特性について説明する。制御ゲート電極CGの奥行幅をWとし、隣り合う制御ゲート電極CG−CG間の距離をdとする。
【0051】
前述したように、ゲート電極MG−MG間には下層側にシリコン酸化膜9bが埋め込まれており、その上層にシリコン炭窒化膜10が形成されている。シリコン酸化膜9bの上面とシリコン炭窒化膜10の下面との間の界面が平坦であると仮定し、制御ゲート電極CG自身に容量性がないと仮定する。前述したように、シリコン炭窒化膜10は、その比誘電率が約5.0であり、シリコン酸化膜9bの比誘電率は約4.2である。
【0052】
したがって、制御ゲート電極CG−CG間の容量値C1は、
C1=40×5.0×ε0W/d + 110×4.2×ε0W/d
=642×ε0W/d … (1)
となる。仮に、シリコン炭窒化膜10に代えてシリコン窒化膜を適用した場合、シリコン窒化膜の比誘電率は約7.0であるため、この場合の制御ゲート電極CG−CG間の容量値C2は、
C2=40×7.0×ε0W/d + 110×4.2×ε0W/d
=742×ε0W/d … (2)
となる。したがって、シリコン炭窒化膜10を適用した場合には隣り合う制御ゲート電極CG−CG間の容量値を抑制できる。尚、シリコン炭窒化膜10のリーク電流についても同様にシリコン窒化膜と同様の特性が得られていることが確認されている。
【0053】
<シリコン炭窒化膜10の材料特性について>
発明者らは、シリコン炭窒化膜10の材料特性調査を昇温脱離ガス分析(Thermal Desorption Spectrometry:TDS法)により行っている。図12は、その測定条件とその測定結果を示している。尚、図12は、分析を行った結果、水分についてのイオン電流の測定結果を縦軸とし、温度の特性を横軸として表している。特性B1は、シリコン(Si)基板上にプラズマCVD法によりTEOS酸化膜(プラズマTEOS)を500nm成膜すると共に、その上にシリコン窒化膜(SiN)を50nm成膜した場合にプラズマTEOSからシリコン窒化膜を通過(透過)して放出される水分の通過性(透過性)を表している。
【0054】
また、特性B2は、シリコン(Si)基板上にプラズマCVD法によりTEOS酸化膜(プラズマTEOS)を500nm成膜すると共に、その上にシリコン炭窒化膜(SiCN)を50nm成膜した場合に、プラズマTEOSからシリコン炭窒化膜を通過(透過)して放出される水分の通過性(透過性)を表している。また、特性Bは、シリコン窒化膜やシリコン炭窒化膜が存在しない場合にプラズマTEOSから放出される水分量に応じた特性を表している。
【0055】
この図12に示すように、シリコン窒化膜やシリコン炭窒化膜は、何れも温度に応じて同様の水分のバリア性を示しているが、何れの場合も当該膜が存在しない場合(特性B)に比較して明らかに良化していることがわかる。すなわち、水分のバリア膜としては、シリコン窒化膜に代えてシリコン炭窒化膜を適用しても同様の効果が得られることが確認された。
【0056】
<CMP法のストッパー膜としての評価>
図13は、発明者らにより行われたCMP法による研磨レートの実験結果を示している。この図13に示すように、シリコン窒化膜をストッパーとして用いた場合とシリコン炭窒化膜10をストッパーとして用いた場合の研磨レートはほぼ同一である。したがって、シリコン窒化膜とシリコン炭窒化膜10とをCMP法のストッパー膜として用いることが可能であることが確認されている。
【0057】
本実施形態によれば、シリコン炭窒化膜10は隣り合うゲート電極MG−MG間のシリコン酸化膜9(9a、9b)の上に形成されている。シリコン炭窒化膜10は、その比誘電率が低いため隣り合うゲート電極MG−MG間の容量値を抑制できる。これにより素子特性の信頼性を向上できる。
【0058】
また、多結晶シリコン層6bの上部のシリコン窒化膜16をエッチング処理し多結晶シリコン層6bの上面を清浄化することでシリコン窒化膜16の脇に隣接したシリコン酸化膜9bの上部が除去処理されボイド9cが生じるが、コバルトシリサイド膜7を形成した後、隣り合うコバルトシリサイド膜7間のシリコン酸化膜9b上にシリコン炭窒化膜10を形成している。このため、たとえボイド9cがシリコン酸化膜9bの内側に生じ当該ボイド9c内にシリコン炭窒化膜10が入り込む虞を生じたとしても、シリコン炭窒化膜10の比誘電率が低いため、隣り合うゲート電極MG−MG間の寄生容量を抑制でき、これにより素子特性の信頼性を向上できる。
【0059】
また、電極間絶縁膜13の上面部13aがコバルトシリサイド膜7の上面よりも低くなるように電極間絶縁膜13を形成し、コバルトシリサイド膜7および電極間絶縁膜13上にシリコン炭窒化膜10を形成し、シリコン炭窒化膜10上に層間絶縁膜11の下部11aを埋込み平坦化処理しているため、シリコン窒化膜と同様にシリコン炭窒化膜10を平坦化処理のストッパー膜として用いることができる。
【0060】
また、多結晶シリコン層6bの上部をコバルト(Co)によって合金化処理してタングステンシリサイド膜7を形成した後、シリコン炭窒化膜10を形成する前に再度TEOS酸化膜などの低誘電率膜を埋込む必要がなくなり工程を削減できる。
【0061】
(第2の実施形態)
図14は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、シリコン炭窒化膜がゲート電極の上面および側面に沿って形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分のみ説明する。尚、前述実施形態と同質の膜については同一の符号を付して説明を省略する。また以下に説明する各膜と同等の機能を奏する膜には同一符号を付してその膜の機能性の説明を省略する。
【0062】
図14は、ゲート電極MGに代わるゲート電極MGAの断面構造を模式的に示している。
図14に示すように、シリコン基板2上にはゲート絶縁膜3を介して多結晶シリコン層4、ONO膜5、多結晶シリコン層6が順に積層されており、その上にコバルトシリサイド膜7に代わるタングステンシリサイド膜18が形成されゲート電極MGAを構成している。また、タングステンシリサイド膜18の上にはシリコン窒化膜19がキャップ膜として形成されている。
【0063】
これらの膜4〜6、18、19の側面とシリコン窒化膜19の上面を覆うようにシリコン炭窒化膜10が形成されている。また、ゲート電極MGA−MGA間のシリコン基板2上にはゲート絶縁膜3が形成されているが、シリコン炭窒化膜10は、ゲート絶縁膜3(シリコン基板2)の上を覆うように薄く形成されている。
【0064】
また、ゲート電極MGA−MGA間にはシリコン炭窒化膜10の上にシリコン酸化膜9bが電極間絶縁膜として埋込まれている。シリコン酸化膜9bの上面とシリコン炭窒化膜10の上面とは面一に形成されている。シリコン酸化膜9bおよびシリコン炭窒化膜10の上には層間絶縁膜11がプラズマTEOSにより形成されている。
【0065】
このような構造を製造する場合、シリコン基板2を熱酸化処理することによりシリコン基板2上にゲート絶縁膜3を形成し、その上に複数のゲート電極MGA用の膜4〜6、18、19を成膜し、その後当該積層構造4〜6、18、19を複数に分断し、積層構造4〜6、18、19の上面上および側面に沿って当該積層構造4〜6、18、19を覆うようにシリコン炭窒化膜10を形成し、シリコン炭窒化膜10を覆うようにシリコン酸化膜9bを埋込む。次に、シリコン炭窒化膜10をストッパーとしてシリコン酸化膜9bをCMP (Chemical Mechanical Polishing)法により平坦化処理する。当該工程後、プラズマCVD法によってTEOS酸化膜を堆積することで層間絶縁膜11を構成する。
【0066】
本実施形態によれば、層間絶縁膜11とゲート絶縁膜3との間にシリコン炭窒化膜10を介在して形成しているため、層間絶縁膜11からゲート絶縁膜3への水分の通過(透過)を抑制することができゲート絶縁膜3の機能保護を図ることができる。
【0067】
また、シリコン炭窒化膜10が各ゲート電極MGAの上面および側面並びに隣り合うゲート電極MGA−MGA間のゲート絶縁膜3上に沿って形成されているため、層間絶縁膜11からゲート絶縁膜3への水分の通過(透過)を抑制することができゲート絶縁膜3の機能保護を図ることができる。
【0068】
シリコン炭窒化膜10がゲート絶縁膜3の上面上を覆うように形成されているため、ゲート絶縁膜3の特性劣化を抑制できる。シリコン炭窒化膜10をストッパーとして、CMP法によりシリコン酸化膜9bを平坦化処理することができる。
【0069】
(他の実施形態)
本発明は、前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
NAND型フラッシュメモリ装置1に適用したが、その他の種類のゲート電極を備えた半導体装置にも適用可能である。積層ゲート電極MGに適用しているが、単層のゲート電極にも適用可能である。また、層間絶縁膜11としてプラズマTEOSやプラズマSiON(シリコン酸窒化膜)、プラズマSiO2等を適用した場合には当該膜に含有する水素などの不要物の通過(透過)も抑制することができる。バリア膜としてシリコン炭窒化膜10を適用しているが、水分や水素などの不要物の非通過(透過)性を必要とする部分に適用できれば何れの半導体装置に適用してもよい。
【0070】
前述実施形態では、コバルトやタングステンなどの金属を多結晶シリコン層6bの上にスパッタ処理してシリサイド化したゲート電極MGの構造を示したが、ポリゲートに適用しても良い。
【0071】
尚、第1の実施形態においては、複数のゲート電極MG−MG間に対してLP−CVD法によりシリコン酸化膜9bを形成しているが、当該形成方法にて形成されたシリコン酸化膜9bよりも層間絶縁膜11(プラズマCVD法により形成されたTEOS)から放出される水分の影響が大きいことが発明者らにより確認されている。したがって、第1の実施形態に示すように、ゲート絶縁膜3から離間してシリコン炭窒化膜10を構成しその上に層間絶縁膜11を構成した構造でも水分などの不要物のバリア性を十分に発揮することができる。
【0072】
第2の実施形態では、ゲート絶縁膜3がゲート電極MGA−MGA間のシリコン基板2上に形成されている実施形態を示したが、ゲート電極MGA−MGA間のシリコン基板2上にはゲート絶縁膜3が形成されていなくても良い。
【図面の簡単な説明】
【0073】
【図1】本発明の第1の実施形態に係る電気的構成図
【図2】模式的に示す平面図
【図3】図2のA−A線に沿って示す模式的な縦断面図(その1)
【図4】製造工程の一段階を模式的に示す縦断面図(その2)
【図5】製造工程の一段階を模式的に示す縦断面図(その3)
【図6】製造工程の一段階を模式的に示す縦断面図(その4)
【図7】製造工程の一段階を模式的に示す縦断面図(その5)
【図8】製造工程の一段階を模式的に示す縦断面図(その6)
【図9】製造工程の一段階を模式的に示す縦断面図(その7)
【図10】製造工程の一段階を模式的に示す縦断面図(その8)
【図11】製造工程の一段階を模式的に示す縦断面図(その9)
【図12】水分のバリア性を示す特性図
【図13】CMP法による研磨レートの実験結果を示す図
【図14】本発明の第2の実施形態を示す図3相当図
【符号の説明】
【0074】
図面中、1はフラッシュメモリ装置(半導体装置)、2はシリコン基板(半導体基板)、8は積層ゲート電極、MGはメモリセルトランジスタのゲート電極、SGは選択ゲートトランジスタのゲート電極、9、9a、9bはシリコン酸化膜、10はシリコン炭窒化膜、11は層間絶縁膜、Fは電極間絶縁膜を示す。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、
前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化(SiCN)膜と、
前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化(SiCN)膜と、
前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、
前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第1のゲート電極と、
前記第1のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第2のゲート電極と、
前記第1のゲート電極間および前記第1のゲート電極と前記第2のゲート電極との間の前記半導体基板上に形成された第1の電極間絶縁膜と、
前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化(SiN)膜と、
前記シリコン窒化膜間の前期半導体基板上に形成された第2の電極間絶縁膜と、
前記第1および第2の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化(SiCN)膜と、
前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項4】
半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、
前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第1のゲート電極と、この第1のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第2のゲート電極を形成する工程と、
前記第1のゲート電極間および前記第1のゲート電極と第2のゲート電極との間の前記半導体基板上に第1の電極間絶縁膜を形成する工程と、
前記第1のゲート電極上、前記第2のゲート電極上、前記第1の電極間絶縁膜上および前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、
前記第2のゲート電極の側壁に形成されたシリコン窒化膜間に第2の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてCMP法により前記第2の電極間絶縁膜の上面を平坦化する工程と、
前記第1および第2の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第1および第2の電極の側壁の一部が露出するよう除去する工程と、
前記第1および第2のゲート電極の上面および露出した側面を覆うように、前記第1および第2のゲート電極上、前記第1および第2の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、
前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極間の前記半導体基板上に形成された電極間絶縁膜と、
前記電極間絶縁膜上および前記ゲート電極上に、前記ゲート電極の上面と側面の一部とを覆うように形成されたシリコン炭窒化(SiCN)膜と、
前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極の上面および側面並びに前記複数のゲート電極間の半導体基板上に沿って形成されたシリコン炭窒化(SiCN)膜と、
前記複数のゲート電極間を埋め込むように前記半導体基板上の前記シリコン炭窒化膜上に形成された電極間絶縁膜と、
前記シリコン炭窒化膜上および前記電極間絶縁膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のメモリセルトランジスタ用の第1のゲート電極と、
前記第1のゲート電極に隣接して、前記半導体基板上にゲート絶縁膜を介して形成された一対の選択ゲートトランジスタ用の第2のゲート電極と、
前記第1のゲート電極間および前記第1のゲート電極と前記第2のゲート電極との間の前記半導体基板上に形成された第1の電極間絶縁膜と、
前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側面上にそれぞれ形成されたシリコン窒化(SiN)膜と、
前記シリコン窒化膜間の前期半導体基板上に形成された第2の電極間絶縁膜と、
前記第1および第2の電極間絶縁膜上ならびに前記ゲート電極上に、前記ゲート電極の上面および側面の一部を覆うように形成されたシリコン炭窒化(SiCN)膜と、
前記シリコン炭窒化膜上に形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【請求項4】
半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に当該ゲート電極の高さよりも低い高さで電極間絶縁膜を形成する工程と、
前記複数のゲート電極上および前記電極間絶縁膜上にシリコン炭窒化膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を介してメモリセルトランジスタ用の複数の第1のゲート電極と、この第1のゲート電極に隣接して前記半導体基板上に前記ゲート絶縁膜を介して選択ゲートトランジスタ用の一対の第2のゲート電極を形成する工程と、
前記第1のゲート電極間および前記第1のゲート電極と第2のゲート電極との間の前記半導体基板上に第1の電極間絶縁膜を形成する工程と、
前記第1のゲート電極上、前記第2のゲート電極上、前記第1の電極間絶縁膜上および前記一対の第2のゲート電極の、隣接する第2のゲート電極に対向する側壁にシリコン窒化膜を形成する工程と、
前記第2のゲート電極の側壁に形成されたシリコン窒化膜間に第2の電極間絶縁膜を埋め込み、前記シリコン窒化膜をストッパとしてCMP法により前記第2の電極間絶縁膜の上面を平坦化する工程と、
前記第1および第2の電極間絶縁膜ならびに前記シリコン窒化膜を、前記第1および第2の電極の側壁の一部が露出するよう除去する工程と、
前記第1および第2のゲート電極の上面および露出した側面を覆うように、前記第1および第2のゲート電極上、前記第1および第2の電極間絶縁膜上にシリコン炭窒化膜を形成する工程と、
前記シリコン炭窒化膜上に層間絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−251942(P2008−251942A)
【公開日】平成20年10月16日(2008.10.16)
【国際特許分類】
【出願番号】特願2007−93012(P2007−93012)
【出願日】平成19年3月30日(2007.3.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年10月16日(2008.10.16)
【国際特許分類】
【出願日】平成19年3月30日(2007.3.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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