半導体デバイス構造
【課題】 スタティック・ランダム・アクセス・メモリ(SRAM)デバイスで使用するための半導体デバイス構造およびこのような半導体デバイス構造を形成するための方法を提供することにある。
【解決手段】 この半導体デバイス構造は、第1の半導体領域と第2の半導体領域との間に配置された誘電体領域と、第1の半導体領域と第2の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第1の半導体領域の上に重なる第1の側壁を有する。このデバイス構造は、第1の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第1の半導体領域内の不純物ドープ領域をゲート導体構造の第1の側壁に電気的に接続する一部分を有する。
【解決手段】 この半導体デバイス構造は、第1の半導体領域と第2の半導体領域との間に配置された誘電体領域と、第1の半導体領域と第2の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第1の半導体領域の上に重なる第1の側壁を有する。このデバイス構造は、第1の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第1の半導体領域内の不純物ドープ領域をゲート導体構造の第1の側壁に電気的に接続する一部分を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイス構造およびこのような構造を形成する方法に関する。
【背景技術】
【0002】
スタティック・ランダム・アクセス・メモリ(SRAM:static random access memory)デバイスは、保管されたバイナリ・データまたはバイナリ動作状態を操作し、それにアクセスするために、そのメモリ・セルで読み取り動作と書き込み動作の両方を実行する。従来のSRAMデバイスのメモリ・セルは、典型的には、マトリックスまたはアレイ配置を有する集積回路チップ内に形成される。集積回路チップ内でアドレスをデコードすると、読み取りおよび書き込み機能のために個々のSRAMメモリ・セルにアクセスすることができる。
【0003】
SRAMメモリ・セルは、1ビットの情報を保管または「ラッチ」するために双安定ラッチの形のクロスカップル型インバータからのアクティブ・フィードバックに依存する。典型的には、ハイのバイナリ動作状態(すなわち、ハイの論理レベル)は電源電圧Vddにほぼ等しく、ローのバイナリ動作状態(すなわち、ローの論理レベル)は通常は大地電位である基準電圧にほぼ等しい。双安定ラッチのバイナリ動作状態は、電圧を印加することにより、書き込み動作中に切り替えられる。SRAMメモリ・セルは、メモリ・セルが再プログラミングされる場合に保持されている値が新しい値で上書きされるまで、または電源が失われるまで、保管されたバイナリ動作状態を保持するように設計される。
【0004】
標準的なSRAMメモリ・セルは多種多様な構成を有することができる。往々にして6Tセルと呼ばれる従来のSRAMメモリ・セル用の代表的な構成の1つは、6つのトランジスタからなる。そのうちの4つのトランジスタは、双安定ラッチを実現するためにクロスカップリングされ、2つのトランジスタは、セルのバイナリ動作状態の読み取りおよび書き込みを行うためのアクセスを可能にする。クロスカップル型トランジスタ(cross-coupled transistor)のうちの2つはnチャネル・プルダウン・トランジスタ(pull-down transistor)であり、クロスカップル型トランジスタのうちの2つは双安定ラッチを定義するためにクロスカップル型インバータ構成に配置されたpチャネル・プルアップ・トランジスタ(pull-up transistor)である。2つの追加のトランジスタはセルアクセス・トランジスタ(cell-access transistor)として動作するnチャネル・パスゲート・トランジスタ(pass-gate transistor)である。
【0005】
SRAMデバイス設計者の継続的な目的の1つは、より小さい集積回路により高密度でSRAMメモリ・セルをパックすることである。しかし、45nm以下のノードでは、SRAMセル内で拡散およびゲートに対する接点(すなわち、CA接点)は、従来のフォトリソグラフィで適切に形成するのが困難なものになる。従来通り、基板上のその解像度を改善するためにCA接点を形成するときに光学的近位補正(OPC:optical proximity correction)が適用される。具体的には、OPCは、CA接点を形成するために使用されるレジスト・マスクにパターン形成された構造体(feature)のサイズを体系的に増加し、形状を変更するものである。OPCによってレジスト・マスクに付与された変更は、回折またはプロセス効果によって発生するイメージ・エラーを補償することにより、フォトリソグラフィ・プロセスの不適当な箇所を補償する。OPCを適用してマスク・イメージがプリントされると、その結果得られる各CA接点構造体の形状は、受け入れられるサイズおよび形状の別個の接点領域を形成する。しかし、パターン形成された構造体を拡大するために適切にOPCを適用して、各SRAMメモリ・セル用のすべてのCA接点が一貫して確実に開くことを保証するためには、使用可能な高密度SRAMレイアウト内の領域は不十分である可能性がある。1つまたは複数のCA接点が閉じていると、欠陥SRAMメモリ・セルになる。
【0006】
フォトリソグラフィ・プロセスの不適当な箇所をOPCで確実に補償できないことは、特に、各SRAMメモリ・セル内の2つのインバータをクロスカップリングするためにメタル1(M1)レベルの相互接続配線の導線(conductor line)によって使用される特定のCA接点に当てはまる可能性がある。より具体的には、これらのCA接点は、第1のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第2のインバータのゲート電極との間の接続を行うM1レベルの配線の内部ノードに電気的に接触し、第2のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第1のインバータのゲート電極も接続する。
【0007】
また、SRAMメモリ・セル・レイアウトは、インバータ同士をクロスカップリングするためのM1レベルの相互接続配線が受ける最小レイアウト要件によって制限される可能性がある。SRAMメモリ・セルは、トランジスタのサイズと、各SRAMメモリ・セルにアクセスするための電気的経路を提供する導線のサイズを減少させることによってスケーリングすることができる。このような構造体サイズの低減により、その構造体を形成するために使用されるフォトリソグラフィ技法に対し、さらに大きな要求が課される。M1レベルの相互接続配線の隣接導線は、絶縁体を充填した空間によって分離される。放射線の光学的特性および波長などの限定的な要因のために、従来のフォトリソグラフィ技法は、それ以下では構造体を確実に形成できない最小の線と空間(すなわち、ピッチ)を有する。したがって、従来のリソグラフィ技法に使用可能な最小ピッチは、SRAMメモリ・セル・レイアウトの構造体サイズ低減の継続に対する障害を表す可能性がある。
【0008】
集積回路の開発サイクルにおける現在の時点では、M1レベルの相互接続配線に許容できる最小の線と空間のサイズは、それぞれ、70nmと70nm(すなわち、140nmのピッチ)である。45nm以下の技術のノードで必要なサイズを有するSRAMメモリ・セルをレイアウトするために、SRAMメモリ・セル内にM1レベルの相互接続配線を納めるには、「最小領域ルール(minimum area rule)」に違反しなければならない。その上、従来のフォトリソグラフィ・ツールは、約90nmの線幅しか解決できず、それにより、M1レベルの相互接続配線のピッチをさらに低減することが妨げられる可能性がある。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許出願第11/379,634号
【非特許文献】
【0010】
【非特許文献1】「Split and Shift Exposure」(SASE、2006年のSPIE Microlithographyにおいてインテル社によって提示されたもの)
【発明の概要】
【発明が解決しようとする課題】
【0011】
45nm以下のノードで形成された高密度SRAMメモリ・セルでは、SRAMメモリ・セル内のプリントされたゲート導体パターンの「短縮(foreshortening)」が発生する可能性がある。形状寸法がより小さくなると、狭い共線構造体間のプリントされた空間は、一般に、設計レベルの空間より著しく大きくなると認識されている。この短縮効果は、SRAMメモリ・セルのゲート電極にとって特に重大なものである。具体的には、従来のフォトリソグラフィを使用すると、隣接する最小幅の線と共線ゲート電極線との間の先端間(tip-to-tip)空間を約120nmより小さくプリントすることができない。したがって、SRAMセル・レイアウトは、ゲート電極を画定する共線導線を確実に分離するために十分な余地を提供するように変更される。設計レベルで隣接ゲート電極のための先端間空間が比較的大きいので、SRAMレイアウト内の隣接CA接点領域間の空間が大きくなる。この結果、密度の点で著しい不利益が発生する。
【課題を解決するための手段】
【0012】
一実施形態では、半導体デバイス構造は、不純物ドープ領域(impurity-doped region)を有する第1の半導体領域と、第1の半導体領域に並置された第2の半導体領域と、第1の半導体領域と第2の半導体領域との間の誘電体領域とを含む。ゲート導体構造は、第1の半導体領域と第2の半導体領域との間に伸びる。ゲート導体構造は、第1の半導体領域の上に重なる側壁を有する。第1の半導体領域上の電気的接続ブリッジは、第1の半導体領域内の不純物ドープ領域をゲート導体構造の側壁に電気的に接続する。
【0013】
一実施形態では、介在する誘電体領域によって分離され並置された第1および第2の半導体領域を含む半導体デバイス構造を基板内に形成するための方法が提供される。この方法は、第1の半導体領域内に不純物ドープ領域を形成するステップと、誘電体領域を越えて第1の半導体領域と第2の半導体領域との間に伸びる導線を形成するステップと、導線の1セクションを除去して、第1の半導体領域の上に重なる側壁を画定するステップとを含む。この方法は、第1の半導体領域内の不純物ドープ領域を導線の側壁に電気的に接続する第1の半導体領域上の電気的接続ブリッジを形成するステップをさらに含む。
【0014】
他の実施形態では、ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造(design structure)が提供される。この設計構造は、第1の半導体領域と、第1の半導体領域に並置された第2の半導体領域と、第1の半導体領域と第2の半導体領域との間の第1の誘電体領域と、第1の誘電体領域を越えて第1の半導体領域から第2の半導体領域に伸びる第1のゲート導体構造とを定める。第1のゲート導体構造は、第1の半導体領域の上に重なる第1の側壁を有する。この設計構造は、第1の半導体領域内の不純物ドープ領域を第1のゲート導体構造の第1の側壁に電気的に接続する第1の半導体領域上の第1の電気的接続ブリッジをさらに定める。
【0015】
この設計構造は、設計を記述するネットリスト(netlist)を含むことができる。設計構造は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐することができる。設計構造は、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも1つを含むことができる。
【発明の効果】
【0016】
本発明の諸実施形態は、各SRAMメモリ・セル内の2つのインバータをクロスカップリングするためにメタル1(M1)レベルの配線によって従来使用されていたCA接点を除去し、その結果、同時に残りのCA接点を確実に開きながら、より高密度のセル・レイアウトを可能にするための構造および方法を提供する。
【0017】
次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態について説明する。
【図面の簡単な説明】
【0018】
【図1】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図2】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図3】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図4】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図5】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図6】おおむね図5の線5A−5Aに沿って取られた概略断面図である。
【図7】おおむね図5の線5B−5Bに沿って取られた概略断面図である。
【図8】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図9】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図10】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図11】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図12】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図13】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図14】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図15】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図16】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図17】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図18】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図19】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図20】おおむね図19の線17A−17Aに沿って取られた概略断面図である。
【図21】おおむね図19の線17B−17Bに沿って取られた概略断面図である。
【図22】おおむね図19の線17C−17Cに沿って取られた概略断面図である。
【図23】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図24】半導体の設計、製造、またはテスト、あるいはこれらの組み合わせに使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【0019】
図1に関して説明すると、集積回路を形成する際に使用するための基板10は、デバイス形成に使用されるそれぞれのアクティブ半導体領域12、14、16、18を含む、複数のアクティブ半導体領域を含む。基板10は、領域12、14、16、18の下にあり、それらに電気的に結合されたバルク領域11をさらに含む。基板10およびアクティブ半導体領域12、14、16、18は、主としてシリコンを含有する、シリコン含有半導体材料から形成される。たとえば、基板10およびアクティブ半導体領域12、14、16、18は、単結晶シリコンから形成することができる。
【0020】
基板10は、隣接アクティブ半導体領域12、14、16、18を相互に電気的に隔離し、参照番号20で全般的に示された浅いトレンチ分離を含む。アクティブ半導体領域12、14、16、18および浅いトレンチ分離領域20は、当業者によって理解されている標準的なプロセスにより形成される。アクティブ半導体領域12、18とは反対の導電率タイプのウェル領域15(図6、図7)は、アクティブ半導体領域14、16およびその領域14、16の下にあるバルク領域11の半導体材料に形成される。ウェル領域15は、アクティブ半導体領域12、14、16、18と比較して反対の導電率タイプを有するように、ある濃度の適切な不純物でドーピングされる。
【0021】
ゲート誘電体層22(図7)は、アクティブ半導体領域12、14、16、18と浅いトレンチ分離領域20によって共用される上面24上に形成される。ゲート誘電体層22は、電界効果トランジスタに使用するために適切な物理的特性および誘電特性を有する酸化シリコン(SiO2)、酸窒化シリコン(SiOxNy)、または任意のその他の絶縁材料の薄膜を含むことができる。特に、ゲート誘電体層22は、たとえば、酸化炉または急速熱アニール・チャンバ内の酸素を含む加熱雰囲気にアクティブ半導体領域12、14、16、18を曝す熱酸化プロセスによりアクティブ半導体領域12、14、16、18上に成長させることができる。ゲート誘電体層22の厚さは、下にある半導体デバイスの必要なパフォーマンス次第である。
【0022】
導線36、38、40は、上面24上に所与の線間パターン(line-spacepattern)で形成される。導線36、38、40のそれぞれは、ゲート誘電体層22の介在する一部分によってアクティブ半導体領域12、14、16、18から物理的に分離され、電気的に隔離される。導線36は、アクティブ半導体領域12、14、16、18と浅いトレンチ分離領域20に共通し、それらによって共用される上面24と交差し、導線36の上面37によって接続される向かい合った側壁37a、37bを有する。導線38は上面24と交差する向かい合った側壁39a、39bを含み、上面39は側壁39a、39bを接続する。同様に、導線40は上面24と交差する向かい合った側壁41a、41bを含み、上面41は側壁41a、41bを接続する。
【0023】
導線36、38、40は、主として、ドープ多結晶シリコン(すなわち、ドープ・ポリシリコン)などのシリコンを含有するシリコン含有半導体材料から形成される。導線36、38、40は、ゲート誘電体層22上の層内に導電材料を付着させ、下にある導電材料の層用のエッチング・マスクとして働く適切な線間パターンのレジスト層を形成し、次にパターン形成されたレジスト層の露出領域内の導電材料の層およびゲート誘電体層22を除去する異方性エッチング・プロセスを使用してエッチングする、従来のフォトリソグラフィおよびエッチング・プロセスによって画定することができる。導線36、38、40の隣接対は、平行かつ共線的配置を有し、最終的に誘電体材料で充填される介在する空間によって分離される。
【0024】
この模範的な実施形態には最小線幅−最小空間パターンが例示されているが、導線36、38、40用の線幅と空間のその他の組み合わせまたは最小未満(sub-minimum)ピッチも使用することができる。たとえば、導線36、38、40または空間用の最小未満線幅は、純粋フォトリソグラフィの代わりに、側壁イメージ転写方法(sidewall image transfer method)によるか、または「Splitand Shift Exposure」(SASE、2006年のSPIE Microlithographyにおいてインテル社によって提示されたもの)によって形成することができる。
【0025】
同様の参照番号が図1と同様の特徴を指している図2に関して説明すると、その後の形成段階において、側壁スペーサ42、44は導線36の側壁37a、37b上に形成され、側壁スペーサ46、48は導線38の側壁39a、39b上に形成され、側壁スペーサ50、52は導線40の側壁41a、41b上に形成される。スペーサ42、44、46、48、50、52は、CVDによって付着された窒化シリコン(Si3N4)、二酸化シリコン(SiO2)、またはこれらの材料の組み合わせなどの絶縁体または誘電体のブランケット層を付着させ、続いて、実質的に垂直な表面から除去する場合より高速で実質的に水平な表面からブランケット誘電体層の一部分を除去する反応性イオン・エッチング(RIE)またはプラズマ・エッチングなどの従来の異方性エッチング技法を使用してブランケット層をエッチングするなどの従来の技法を使用して形成される。
【0026】
セル・トランジスタのためのソース/ドレイン拡張、ハローおよび高濃度注入がスペーサ42、44、46、48、50、52の形成中の様々な段階で実行される。ソース/ドレイン拡張およびハロー(図示せず)は、スペーサ形成前またはスペーサ42、44、46、48、50、52が比較的薄い早期形成段階のいずれかで、導線36、38、40に隣接する半導体領域12、14、16、18内に注入することができる。トランジスタ32用のソースおよびドレイン領域54、56(図6、図7)などのセル・トランジスタ26、28、30、32、34、35用のソースおよびドレイン領域も、たとえば、それぞれの最終厚さ付近のスペーサ42、44、46、48、50、52を伴うイオン注入プロセスにより、半導体領域12、14、16、18内に形成される。それぞれの場合に、アクティブ半導体領域12、14、16、18内への注入は、導線36、38、40およびスペーサ42、44、46、48、50、52のマスキング効果により、導線36、38、40およびスペーサ42、44、46、48、50、52の位置に自己整合される。
【0027】
この形成段階の終わりに、SRAMメモリ・セル58(図5、図8)のnチャネル・プルダウン・トランジスタ26はアクティブ半導体領域18内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのnチャネル・プルダウン・トランジスタ28はアクティブ半導体領域12内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。pチャネル・プルアップ・トランジスタ30はアクティブ半導体領域16内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのpチャネル・プルアップ・トランジスタ32はアクティブ半導体領域14内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のnチャネル・パスゲート・トランジスタ34はアクティブ半導体領域18内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのnチャネル・パスゲート・トランジスタ35はアクティブ半導体領域12内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58は6Tセルを含むが、本発明はこのように限定されるわけではない。
【0028】
同様の参照番号が図2と同様の特徴を指している図3に関して説明すると、その後の形成段階において、フォトレジスト層60は基板10に塗布され、トリムまたはカット・マスクに特有な開口部62、64、66、68、70は従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層60内にプリントされる。このプロセスは、フォトレジスト層60を放射パターンに曝して潜在的パターンを生成することと、潜在的パターンを現像して開口部62、64、66、68、70を画定することを伴う可能性がある。
【0029】
同様の参照番号が図3と同様の特徴を指している図4に関して説明すると、その後の形成段階において、次に、導線36、38、40および下にあるゲート誘電体層22の一部分であって、開口部62、64、66、68、70によって露出された部分は、RIEなどの異方性ドライ・エッチング・プロセスを使用して除去される。単一のエッチング・ステップまたは複数のステップで実行できるエッチング・プロセスの化学的性質により、アクティブ半導体領域12、14、16、18および浅いトレンチ分離領域20の材料に対して選択的に、導線36、38、40およびゲート誘電体層22の材料を除去する。また、エッチング・プロセスは、スペーサ42、44、46、48、50、52の露出部分も除去する。代わって、エッチング・プロセスは、スペーサ42、44、46、48、50、52を取っておくこともできる。エッチング・プロセスが終了した後、フォトレジスト層60(図3)の残存物は、たとえば、プラズマ・アッシング(plasma ashing)または化学的剥離剤によって剥離される。
【0030】
エッチング・プロセスは導線36、38、40をセグメント化する。導線36の1つのセグメント36aは、1つの浅いトレンチ分離領域20の上に重なる側壁72上の露出し実質的に垂直な表面を有する。導線36のもう1つのセグメント36bは、セグメント36aと共線的であり、アクティブ半導体領域14の上に重なる側壁73上の露出し実質的に垂直な表面を有する。導線38の1つのセグメント38aは、それぞれアクティブ半導体領域12、14の上に重なる側壁74、75上の露出し実質的に垂直な表面を有する。導線38のもう1つのセグメント38bは、セグメント38aと共線的であり、それぞれアクティブ半導体領域16、18の上に重なる側壁76、77上の露出し実質的に垂直な表面を有する。導線40の1つのセグメント40aは、アクティブ半導体領域16の上に重なる側壁78上の露出し実質的に垂直な表面を有する。導線40のもう1つのセグメント40bは、セグメント40aと共線的であり、1つの浅いトレンチ分離領域20の上に重なる側壁79上の露出し実質的に垂直な表面を有する。
【0031】
フォトレジスト層60(図3)内の開口部62、64、66、68、70の位置で、エッチング・プロセスにより、導線36、38、40の側壁72〜79を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。エッチング・プロセスによる導線36、38、40のセグメント化は、スペーサ42、44、46、48、50、52が形成された後のSRAMメモリ・セル58用の形成プロセスの順序で行われる。したがって、導線36、38、40の側壁72〜79およびそれぞれの上面37、39、41のみがスペーサ42、44、46、48、50、52によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【0032】
同様の参照番号が図4と同様の特徴を指している図5、図6、図7に関して説明すると、その後の形成段階において、導線36、38、40およびスペーサ42、44、46、48、50、52によって覆われていないアクティブ半導体領域12、14、16、18の上面24上にシリサイド層80が形成される。シリサイド層80は、導線36、38、40のそれぞれの上面37、39、41上にも形成される。また、シリサイド層80は、エッチングによって露出された導線36、38、40の側壁72〜79上にも形成される。しかし、導線36の側壁37a、37b、導線38の側壁39a、39b、および導線40の側壁41a、41bはスペーサ42、44、46、48、50、52によりシリサイド形成から保護される。
【0033】
シリサイド化プロセスは、当業者によく知られたものである。あるシリサイド化プロセスでは、シリサイド層80は、基板10の全域で、ニッケル、コバルト、タングステン、チタンなどの適切な金属の層を付着させ、基板10に、たとえば、急速熱アニーリング・プロセスによるアニールを施すことによって形成することができる。高温アニール中に、金属はアクティブ半導体領域12、14、16、18のシリコン含有半導体材料(たとえば、シリコン)および導線36、38、40のシリコン含有半導体材料(たとえば、ドープ・ポリシリコン)と反応し、シリサイド層80を形成する。シリサイド化プロセスは、不活性雰囲気または窒素が豊富な雰囲気において、検討中のシリサイドのタイプに応じて約350℃〜約800℃の温度で行うことができる。アニールが終了した後、浅いトレンチ分離領域20およびスペーサ42、44、46、48、50、52上(すなわち、付着させた金属がシリコン含有材料に接触していないところ)に未反応の金属が残存する。未反応の金属は、浅いトレンチ領域20およびスペーサ42、44、46、48、50、52を含む絶縁体に接触している。次に、等方性ウェット・エッチング・プロセスにより、未反応の金属が浅いトレンチ分離領域20およびスペーサ42、44、46、48、50、52から選択的に除去される。このプロセスは、金属とシリコン含有半導体材料との選択的反応であるために露出したシリコン含有領域にシリサイドを自己整合させるものであり、「自己整合シリサイド(self-aligned silicide)」またはサリサイドと呼ばれる。
【0034】
M1レベルの相互接続配線の内部ノードは、専用のCA接点を形成せずに結合される。具体的には、第1のインバータのプルダウンおよびプルアップ・トランジスタ28、32のドレインは、アクティブ半導体領域12、14の間に伸びる導線38のセグメント38aによって相互に電気的に結合される。第2のインバータのゲート導体構造は、アクティブ半導体領域16、18を越えて伸びる導線36のセグメント36bによって画定される。セグメント36bによって画定されたゲート導体構造の側壁73は、側壁73、75上のシリサイド層80のそれぞれの一部分ならびに側壁73、75の間のアクティブ半導体領域14上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38aの側壁75に電気的に結合される。
【0035】
第2のインバータのプルダウンおよびプルアップ・トランジスタ26、30のドレインは、アクティブ半導体領域16、18の間に伸びる導線38のセグメント38bによって相互に電気的に結合される。第1のインバータのゲート導体構造は、アクティブ半導体領域12、14を越えて伸びる導線40のセグメント40aによって画定される。セグメント40aによって画定されたゲート導体構造の側壁78は、側壁76、78上のシリサイド層80の一部分ならびに側壁76、78の間のアクティブ半導体領域16上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38bの側壁76に電気的に結合される。
【0036】
導線36、38、40がセグメント化された後であって、シリサイド層80が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域12、14、16、18の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域12、14、16、18と導線36、38、40との間の低抵抗接続部の形成を容易にする。
【0037】
従来のSRAMメモリ・セルと比較して、SRAMメモリ・セル58内にローカル・クロスカップル型配線を形成するための内部接点は除去される。セル内の一方のインバータの共通ゲートともう一方のインバータのドレインとの間の接続は、電気的接続ブリッジならびに導線36、38、40の比較的短いライン・セグメントによって確立される。
【0038】
図6に最も良く示されているように、導線40のセグメント40a上のシリサイド層80の一部分は、上面41を越えて側壁78に沿って伸び、アクティブ半導体領域16上のシリサイド層80の一部分と同化する。側壁78は、スペーサなどの介在する構造なしに、シリサイド層80のこの部分に物理的に直接接触している。同様に、導線40のセグメント40b上のシリサイド層80の一部分は、上面41を越えて側壁79に沿って伸び、浅いトレンチ分離領域20の1つで終端する。シリサイド層80のこれらの部分は、インバータ用の電気的接続ブリッジの1つの形成に関与する。
【0039】
図7に最も良く示されているように、導線40の側壁41a、41bは、スペーサ50、52によって覆われ、したがって、シリサイド層80から電気的に隔離される。導線38のセグメント38a上のシリサイド層80の一部分は、上面39を越えて側壁75に沿って伸び、アクティブ半導体領域14上のシリサイド層80の一部分と同化する。シリサイド層80のこれらの部分は、トランジスタ32用のドレイン領域56に電気的に結合され、電気的接続ブリッジの1つの形成に関与する。側壁75は、スペーサなどの介在する構造なしに、シリサイド層80のこの部分に物理的に直接接触している。
【0040】
トランジスタ32は、チャネル領域55の両側に配置されたソースおよびドレイン領域54、56と、チャネル領域55の上に重なるライン・セグメント40aの一部分によって画定されたゲート導体構造とを含む。トランジスタ26、28、30、34、35はトランジスタ32の構成と同様の構成を有する。特に、トランジスタ28は、導線38のライン・セグメント38aおよび側壁74、75上のシリサイド層80の一部分によってトランジスタ32のドレイン56に、したがって、導線38のセグメント38aの側壁73に電気的に接続されたドレイン領域(図示せず)をアクティブ半導体領域12内に有する。
【0041】
もう一方のインバータのトランジスタ26および30は、トランジスタ28、32と同様の電気的接続部を有する。特に、側壁76、78上のシリサイド層80の一部分ならびにアクティブ半導体領域16上のシリサイド層80の一部分は、ライン・セグメント40aによって画定されたゲート導体構造をトランジスタ26、30のドレインに結合するための電気的接続ブリッジを画定する。ライン・セグメント40aはトランジスタ28、32用のゲート導体構造を画定する。
【0042】
同様の参照番号が図5と同様の特徴を指している図8に関して説明すると、その後の形成段階において、SRAMメモリ・セル58内の様々な構造への接続を可能にするために、従来の技法により、誘電体層85が加えられ、CA接点86〜93が誘電体層85に形成される。CA接点86、87は、アクティブ半導体領域12、18内の拡散をビット線(図示せず)に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点88、89は、第1および第2のインバータのゲート導体構造をワード線(図示せず)に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点90、91は、アクティブ半導体領域12、18内の拡散を大地電位(GND)線に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点92、93は、アクティブ半導体領域14、16内の拡散を電源電位(Vdd)線に結合するようにSRAMメモリ・セル58内に位置決めされる。
【0043】
標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2レベル、M3レベルなど)の相互接続配線用のメタライゼーションを含む。しかし、内部のM1レベルの相互接続配線は上記のように除去され、これにより、M1レベルのリソグラフィ・スケーリングの必要性が取り除かれる。
【0044】
代替一実施形態では、図9〜図14に併せて後述するように、電気的接続ブリッジと、M1レベルの相互接続配線の短く簡易化したライン・セグメントとの組み合わせにより、ローカル・クロスカップル型相互接続部を形成することができる。内部CA接点は第1および第2のインバータをクロスカップリングするためのM1レベルの相互接続配線を接続するために使用されるが、その配線の一部分に電気的接続ブリッジを使用することにより、より小さい内部CA接点を容易にする。
【0045】
同様の参照番号が図1および図2と同様の特徴を指している図9に関して説明すると、この代替実施形態により、図1に関して上述したように基板10上に導線36、40が形成される。しかし、導線38は省略されている。この実施形態では、導線38がその後、内部クロスカップル型相互接続部の一部分を形成するために使用されないので、導線36、40のピッチは緩和される。導線36用のスペーサ42、44、導線40用のスペーサ50、52、およびトランジスタ26、28、30、32、34、35は、図2に関して上述したように形成される。
【0046】
同様の参照番号が図3および図9と同様の特徴を指している図10に関して説明すると、図9の次の形成段階において、図2に関して上述したようにフォトレジスト層60が基板10に塗布される。しかし、フォトレジスト層60は開口部64、68のみを含む。導線36、40の間に導線が存在しないので、開口部62、66、70は除去されている。
【0047】
同様の参照番号が図4および図10と同様の特徴を指している図11に関して説明すると、図10の次の形成段階において、図4に関して上述したように導線36、40がセグメント化される。図5に関して上述したように、アクティブ半導体領域14、16の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。
【0048】
同様の参照番号が図5および図11と同様の特徴を指している図12に関して説明すると、図11の次の形成段階において、導線36、40およびスペーサ42、44、50、52によって覆われていないアクティブ半導体領域12、14、16、18の上面24上にシリサイド層80が形成される。シリサイド層80は、導線36の上面37上および導線40の上面41上にも形成される。また、シリサイド層80は、エッチングによって露出された導線36、40の側壁72、73、78。79上にも形成される。シリサイド層80は、図5に関して上述したように形成される。側壁73および78はそれぞれ、スペーサなどの介在する構造なしに、シリサイド層80の対応する部分に物理的に直接接触している。
【0049】
同様の参照番号が図8および図12と同様の特徴を指している図13に関して説明すると、図12の次の形成段階において、図8のSRAMメモリ・セル58に関して上述したように、SRAMメモリ・セル98内の様々なポイントへの接続を可能にするために、従来の技法により、CA接点86〜93が誘電体層85に形成される。CA接点86〜93が形成されると、追加のCA接点100〜103が形成される。CA接点100〜101は、インバータのドレインおよびインバータのゲート電極構造を含むアクティブ半導体領域12、14、16、18内の拡散間のローカル・クロスカップル型配線を作成するための内部接点を提供する。しかし、電気的接続ブリッジを使用するので、追加の内部CA接点101、102に関するサイズ要件は緩和され、これにより、すべてのCA接点86〜93、100〜103をより確実にプリントすることができる。
【0050】
同様の参照番号が図13と同様の特徴を指している図14に関して説明すると、その後の形成段階において、M1レベルの相互接続配線の内部ノード用の内部クロスカップル型相互接続部を形成するために、M1レベルの相互接続配線のメタライゼーション線104、106が従来の方法で画定される。メタライゼーション線104は接点100、101の間の電気的接続ブリッジを画定する。メタライゼーション線106は接点102、103の間の導電ブリッジを画定する。
【0051】
具体的には、SRAMメモリ・セル98の第1のインバータのプルダウンおよびプルアップ・トランジスタ28、32のドレインは、メタライゼーション線104および接点100、101によって相互に電気的に結合される。第2のインバータのゲート導体構造は、アクティブ半導体領域16、18を越えて伸びる導線36のセグメント36bによって画定される。セグメント36bによって画定されたゲート導体構造の側壁73は、側壁73上のシリサイド層80のそれぞれの一部分ならびに側壁73とメタライゼーション線104の間のアクティブ半導体領域14上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、メタライゼーション線104に電気的に結合される。
【0052】
SRAMメモリ・セル98の第2のインバータのプルダウンおよびプルアップ・トランジスタ26、30のドレインは、メタライゼーション線106および接点102、103によって相互に電気的に結合される。第1のインバータのゲート導体構造の側壁78は、アクティブ半導体領域12、14を越えて伸びる導線40のセグメント40aによって画定され、側壁76,78上のシリサイド層80の一部分ならびに側壁76,78の間のアクティブ半導体領域16上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38bの側壁76に電気的に結合される。
【0053】
その結果として、それぞれのインバータのゲートおよびもう一方のインバータのドレインは、セグメント化された導線36、40と、シリサイド層80によって提供された電気的接続ブリッジとの組み合わせにより、電気的に結合される。導線36、40のそれぞれと、隣接アクティブ半導体領域14、16のそれぞれとの接続は、この時点では電気的接続ブリッジによって行われる。M1レベルの相互接続配線は、セグメント化された導線36、40を取り入れ、使用することによって促進された簡易形状を有し、これにより、従来のM1レベルの相互接続配線設計と比較して、CA接点のいくつかが除去される。SRAMメモリ・セル98のCA接点密度は低いので、これにより、OPCを使用して従来通りにCA接点をプリントすることに関する問題が軽減される。特に、その結果、内部CA接点のサイズを低減するにはより小さいOPCマスク形状を必要とし、それにより、すべてのCA接点が適切なOPCを受けることができる。さらに、CA接点密度が低下すると、M1レベルの相互接続配線方式におけるセル・スケーラビリティに対する制約に関する問題が軽減される。特に、電気的接続ブリッジが相互接続部の一部分を形成するので、相互接続するM1レベルの相互接続配線の形状が簡易化される。これにより、セル内のM1レベルの相互接続配線のレイアウトがデバイス設計にとってより容易なものになる。
【0054】
導線36、40がセグメント化された後であって、シリサイド層80が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域12、14、16、18の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2、M3など)の相互接続配線用のメタライゼーションを含む。
【0055】
他の代替一実施形態では、図15〜図23に併せて後述するように、電気的接続ブリッジは、アクティブ半導体領域間の半導体ブリッジと組み合わせて、内部クロスカップル型相互接続部を画定する。N+およびP+のソース−ドレイン拡散同士の衝突により、隣接アクティブ半導体領域間にブリッジが形成されるが、これはSOI技術にのみ許されるので、この第3の実施形態は、基板10がSOI基板である状況に特に適用可能である。内部CA接点およびM1レベルの相互接続配線の内部部分は除去され、これにより、すべての残りのCA接点の確実なプリントが促進され、SRAMメモリ・セル58に対してM1レベルのレイアウトが課したスケーリング上の制約が除去される。
【0056】
図15に関して説明すると、この代替実施形態により、集積回路用のセミコンダクタ・オン・インシュレータ基板110は、デバイス形成に使用される、それぞれのアクティブ半導体領域112、114、116、118を含む複数のアクティブ半導体領域を含む。浅いトレンチ分離領域120は、隣接領域112、114、116、118を相互に電気的に隔離する。半導体材料の電気的接続ブリッジ119はアクティブ半導体領域112と114を接続する。半導体材料の電気的接続ブリッジ121はアクティブ半導体領域116、118を接続する。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121は、誘電体層113によってハンドル・ウェハ(handle wafer)111(図20〜図22)から分離された半導体層から作られる。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121はシリコンを含有し、一実施形態では、単結晶シリコンである。
【0057】
アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121ならびに浅いトレンチ分離領域120は、絶縁層または誘電体層113(図20〜図22)上に、当業者によって理解されている標準的なプロセスによって形成される。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121は、標準的なリソグラフィまたは標準的なリソグラフィと米国特許出願第11/379,634号に開示されたSIT法などの側壁イメージ転写(SIT:sidewall image transfer)方法の組み合わせを使用して形成することができる。側壁イメージ転写方法を使用すると、アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121用のパターンのスケーラビリティが45nm以下まで改善される。
【0058】
図1に関して上述したように、アクティブ半導体領域112、114、116、118および浅いトレンチ分離領域120の上面124上にゲート誘電体層122(図20〜図22)が形成される。
【0059】
同様の参照番号が図15と同様の特徴を指している図16に関して説明すると、その後の形成段階において、上面124上に所与の線間パターンで導線136、140が形成される。導線136、140は、導線36、38、40(図1)に関して上述した各種方法によって形成され、特性を有する。導線136、140は、ゲート誘電体層122の残余部分からなる空間により、アクティブ半導体領域112、114、116、118から分離され、電気的に隔離される。導線136は、上面124と交差する向かい合った側壁137a、137bと、側壁137a、137bを接続する上面137とを有する。導線140は、上面124と交差する向かい合った側壁141a、141bと、側壁141a、141bを接続する上面141とを有する。導線136、140は、従来のSRAMメモリ・セル設計におけるパターン・プリントと比較して、その線間パターンに関するピッチが緩和されている。
【0060】
側壁スペーサ142、144は導線136の側壁137a、137b上に形成され、側壁スペーサ150、152は導線140の側壁141a、141b上に形成される。側壁スペーサ142、144、150、152は、側壁スペーサ42、44、46、48、50、52(図2)に関して上述した各種方法によって形成され、特性を有する。
【0061】
SRAMメモリ・セル138に特有なトランジスタ126、128、130、132、134、135は、図2に関して上述したように形成される。nチャネル・プルダウン・トランジスタ126は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域118内に画定される。もう1つのnチャネル・プルダウン・トランジスタ128は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域112内に画定される。pチャネル・プルアップ・トランジスタ130は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域116内に画定される。もう1つのpチャネル・プルアップ・トランジスタ132は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域114内に画定される。nチャネル・パスゲート・トランジスタ134は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域118内に画定される。もう1つのnチャネル・パスゲート・トランジスタ135は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域112内に画定される。
【0062】
同様の参照番号が図16と同様の特徴を指している図17に関して説明すると、その後の形成段階において、フォトレジスト層160は基板10に塗布され、トリムまたはカット・マスクに特有な開口部162、164、166、168は、フォトレジスト層60(図3)に関して上述したように、従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層160内にプリントされる。
【0063】
同様の参照番号が図17と同様の特徴を指している図18に関して説明すると、その後の形成段階において、次に、導線136、140および下にあるゲート誘電体層122の一部分であって、開口部162、164、166、168によって露出された部分は、図3に関して上述したように、RIEなどの異方性ドライ・エッチング・プロセスを使用して除去される。エッチング・プロセスは、1つの浅いトレンチ分離領域120の上に重なる側壁172上の露出し実質的に垂直な表面を有する第1のセグメント136aと、アクティブ半導体領域114の上に重なる側壁173上の露出し実質的に垂直な表面を有する第2のセグメント136bと、第3のセグメント136cになるように、導線136をセグメント化する。第2のセグメント136bおよび第3のセグメント136cは、もう1つの浅いトレンチ分離領域120の上に重なる向い合う側壁174、175上のそれぞれの露出し実質的に垂直な表面を有する。エッチング・プロセスは、1つの浅いトレンチ分離領域120の上に重なる側壁176上の露出し実質的に垂直な表面およびアクティブ半導体領域116の上に重なる側壁177上の露出し実質的に垂直な表面を有する第1のセグメント140aと、もう1つの浅いトレンチ分離領域120の上に重なる側壁178上の露出し実質的に垂直な表面を有する第2のセグメント140bになるように、導線140をセグメント化する。
【0064】
フォトレジスト層160(図17)内の開口部162、164、166、168の位置で、エッチング・プロセスにより、導線136、140の側壁172〜178を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。導線136、140は、スペーサ142、144、150、152が形成された後のSRAMメモリ・セル138用の形成プロセスの順序でセグメント化される。その結果として、導線136、140の側壁172〜178およびそれぞれの上面137、141のみがスペーサ142、144、150、152によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【0065】
同様の参照番号が図18と同様の特徴を指している図19、図20〜図22に関して説明すると、その後の形成段階において、導線136、140およびスペーサ142、144、150、152によって覆われていないアクティブ半導体領域112、118の上面124上にシリサイド層180が形成される。シリサイド層180は、導線136、140のそれぞれの上面137、141上にも形成される。また、シリサイド層180は、エッチングによって露出された導線136、140の側壁172〜178上にも形成される。しかし、導線136の側壁137a、137b、および導線140の側壁141a、141bはスペーサ142、144、150、152の存在によりシリサイド形成から保護される。シリサイド層180を形成するためのプロセスは、シリサイド層80(図5)に関して上述されている。側壁173および177は、スペーサなどの介在する構造なしに、シリサイド層180の対応する部分に物理的に直接接触している。
【0066】
M1レベルの相互接続配線の内部ノードは、半導体ブリッジ119、121によって結合される。具体的には、第1のインバータのプルダウン・トランジスタ128のドレインおよびプルアップ・トランジスタ132のドレインは、半導体ブリッジ119によって相互に電気的に結合される。第2のインバータのゲート導体構造の側壁173は、アクティブ半導体領域116、118を越えて伸びる導線136のセグメント136bによって画定され、側壁173上のシリサイド層180の一部分ならびに側壁173と半導体ブリッジ119との間のアクティブ半導体領域114上のシリサイド層180の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ119に電気的に結合される。側壁177は、スペーサなどの介在する構造なしに、シリサイド層180のこの部分に物理的に直接接触する関係にある。
【0067】
半導体ブリッジ121は、第2のインバータのプルダウンおよびプルアップ・トランジスタ126,130のドレインを相互に電気的に結合する。第1のインバータのゲート導体構造の側壁177は、アクティブ半導体領域112、114を越えて伸びる導線140のセグメント140aによって画定され、側壁177上のシリサイド層180の一部分ならびに側壁177と半導体ブリッジ121との間のアクティブ半導体領域116上のシリサイド層180の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ121に電気的に結合される。
【0068】
導線136、140がセグメント化された後であって、シリサイド層180が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域112、114、116、118の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域112、114、116、118と導線136、140との間の低抵抗接続部の形成を容易にする。
【0069】
図20に最も良く示されているように、導線140のセグメント140aの側壁177上のシリサイド層180の一部分は、アクティブ半導体領域116上のシリサイド層180の一部分と同化し、電気的接続ブリッジの1つの形成に関与する。上述のように、シリサイド層180は、隣接する浅いトレンチ分離領域120上に形成されない。
【0070】
図21に最も良く示されているように、導線140のセグメント140a上のシリサイド層180の一部分は、上面141を越えて側壁177に沿って伸び、アクティブ半導体領域116上のシリサイド層180の一部分と同化する。シリサイド層180のこれらの部分は、電気的接続ブリッジの1つの形成に関与する。同様に、導線140のセグメント140b上のシリサイド層180の一部分は、上面141を越えて側壁178に沿って伸び、浅いトレンチ分離領域120の1つで終端する。
【0071】
図22に最も良く示されているように、シリサイド層180の一部分は、半導体ブリッジ121内の異なる導電率タイプの接触拡散領域121a、121bの電気的結合を支援するストラップを形成する。
【0072】
同様の参照番号が図19、図20〜図22と同様の特徴を指している図23に関して説明すると、その後の形成段階において、SRAMメモリ・セル138内の様々なポイントへの接続を可能にするために、従来の技法により、CA接点186〜193が誘電体層85に形成される。具体的には、CA接点186、187は、アクティブ半導体領域112、118内の拡散をビット線(図示せず)に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点188、189は、第1および第2のインバータのゲート導体構造をワード線(図示せず)に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点190、191は、アクティブ半導体領域112、118内の拡散を大地電位(GND)線に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点192、193は、アクティブ半導体領域114、116内の拡散を電源電位(Vdd)線に結合するようにSRAMメモリ・セル138内に位置決めされる。
【0073】
標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2レベル、M3レベルなど)の相互接続配線用のメタライゼーションを含む。内部クロスカップル型ローカル相互接続部は、上述のように、シリサイド層180によって画定された電気的接続ブリッジと半導体ブリッジ119、121の直列の組み合わせによって形成される。このため、内部クロスカップル型相互接続部を形成するために、M1レベルの相互接続配線はまったく使用されない。
【0074】
セル・スケーリングは、M1レベルの相互接続配線が受ける最小レイアウト要件によって制限されていたが、図23のSRAMメモリ・セル138ではもはや問題ではない。さらに、内部CA接点は一切使用されないので、残りのCA接点186〜193の適切なOPCおよび確実なプリントが達成される。
【0075】
類似している従来のSRAMメモリ・セルでは、半導体ブリッジ121内の接触拡散領域121a、121bは、導線140と半導体ブリッジ121との間をブリッジする細長いCA接点(CABAR接点)によって結合される。半導体ブリッジ119を導線136に結合するために、同様の細長いCABAR接点が必要である。これらの細長いCABAR接点と周囲のCA接点186〜193は、適切なOPCに使用できる余地が不十分なので、図示されているセル・レイアウト内にプリントするには極めて難しいものである。本発明のこの実施形態ではシリサイド層180と電気的接続ブリッジを使用するので、CABAR接点の必要性が解消される。
【0076】
図24は、設計の流れの例200を示すブロック図を示している。設計の流れ200は、設計中の集積回路(IC)のタイプに応じて様々である可能性がある。たとえば、特定用途向けIC(ASIC)を構築するための設計の流れ200は、標準的なコンポーネントを設計するための設計の流れ200とは異なる可能性がある。設計構造202は、好ましくは、設計プロセス204への入力であり、IPプロバイダ、中核開発業者、またはその他の設計会社から得られるか、または設計の流れのオペレータによって生成されるか、あるいはその他のソースから得られる可能性がある。設計構造202は、概略図またはハードウェア記述言語(HDL:hardware-description language)(たとえば、Verilog、VHDL、Cなど)の形でSRAMメモリ・セル58、98,138の1つまたは複数を取り入れた回路を含む。設計構造202は、1つまたは複数の機械可読媒体上に収容される可能性がある。たとえば、設計構造202は、回路のテキスト・ファイルまたは図表現にすることができる。設計プロセス204は、好ましくは、その回路をネットリスト206に合成(または変換)し、ネットリスト206は、たとえば、ワイヤ、トランジスタ、論理ゲート、制御回路、入出力、モデルなどのリストであって、少なくとも1つの機械可読媒体上に記録され、集積回路設計内の他の要素および回路への接続を記述するものである。これは、その回路用の設計仕様およびパラメータに応じて、ネットリスト206が1回または複数回再合成される、反復プロセスになる可能性がある。
【0077】
設計プロセス204は、様々な入力の使用を含むことができ、たとえば、所与の製造技術(たとえば、異なる技術ノード、32nm、45nm、90nmなど)に関する、モデル、レイアウト、記号表現を含む、1組の一般に使用されるエレメント、回路、およびデバイスを収容可能なライブラリ・エレメント208、設計仕様210、特徴付けデータ212、検証データ214、設計ルール216、およびテスト・データ・ファイル218(テスト・パターンおよびその他のテスト情報を含むことができる)からの入力を含む可能性がある。設計プロセス204はさらに、たとえば、タイミング分析、検証、設計ルールのチェック、配置および経路指定操作などの標準的な回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス204で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を把握することができる。本発明の設計構造は、特定の設計の流れに限定されない。
【0078】
設計プロセス204は好ましくは、図8、図14、および図23に示されている本発明の少なくとも1つの実施形態を、任意の追加の集積回路設計またはデータ(適用可能である場合)とともに、第2の設計構造220に変換する。設計構造220は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する(たとえば、このような設計構造を保管するためのGDSII(GDS2)、GL1、OASIS、または任意のその他の適切なフォーマットで保管された情報)。設計構造220は、たとえば、図8、図14、および図23に示されている本発明の少なくとも1つの実施形態を生産するために半導体メーカが必要とするテスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインの経路を指定するためのデータ、および任意のその他のデータなどの情報を含むことができる。次に設計構造220はステージ222に移行することができ、そのステージで設計構造220は、たとえば、テープアウト(tape-out)への移行、製造段階へのリリース、マスク業者へのリリース、他の設計業者への送信、カスタマへの返送などが行われる。
【0079】
本明細書で「垂直(vertical)」、「水平(horizontal)」などの用語に言及する場合、準拠枠(frame of reference)を確立するために、一例として言及するのであって、限定として言及するわけではない。本明細書で使用する「水平」という用語は、その実際の3次元空間の向きにかかわらず、半導体ウェハまたは基板の通常の平面に平行な平面として定義される。「垂直」という用語は、上記で定義した水平に対して直角をなす方向を指す。「の上に(on)」、「の上方に(above)」、「の下方に(below)」、「側面の(side)(「側壁」など)」、「より高い(higher)」、「より低い(lower)」、「の真上に(over)」、「の真下に(beneath)」、「の下に(under)」などの用語は、水平面に関して定義される。本発明の諸実施形態を記述するために、その他の様々な準拠枠を使用できることは言うまでもない。2つの層という文脈で使用する「の上に(on)」という用語は、これらの層の間に少なくとも何らかの接触があることを意味する。「の真上に(over)」という用語は、極めて接近している2つの層であって、おそらく接触は可能であるが必須ではない1つまたは複数の追加の層が介在している可能性のある2つの層を意味する。本明細書で使用する「の上に(on)」または「の真上に(over)」のいずれも、どのような指向性も示さない。
【0080】
本明細書では半導体構造の形成について、特定の順序の形成段階およびステップによって説明してきた。しかし、その順序は記載したものと異なる可能性があることは言うまでもない。たとえば、2つまたはそれ以上の形成ステップの順序は、示されている順序に対して入れ替えることができる。その上、2つまたはそれ以上の形成ステップは、同時にまたは部分的に同時に実行することができる。加えて、様々な形成ステップを省略することができ、他の形成ステップを追加することもできる。このような変形がいずれも本発明の範囲内のものであることは言うまでもない。また、本発明の特徴は必ずしも一定の縮尺で図面に示されているわけではないことも言うまでもない。
【0081】
本発明は様々な実施形態の記載によって例証されており、これらの実施形態はかなり詳しく記載されているが、特許請求の範囲を制限するかまたは何らかの点で特許請求の範囲をこのような詳細に限定することは、本出願人の意図ではない。追加の利点および変更は当業者には容易に明らかになるであろう。したがって、本発明は、そのより広い態様において、図示され記載された特定の詳細、代表的な装置および方法、例示的な例に限定されない。したがって、本出願人の全般的な発明概念の範囲を逸脱せずに、このような詳細から離脱することは可能である。
【技術分野】
【0001】
本発明は、一般に、半導体デバイス構造およびこのような構造を形成する方法に関する。
【背景技術】
【0002】
スタティック・ランダム・アクセス・メモリ(SRAM:static random access memory)デバイスは、保管されたバイナリ・データまたはバイナリ動作状態を操作し、それにアクセスするために、そのメモリ・セルで読み取り動作と書き込み動作の両方を実行する。従来のSRAMデバイスのメモリ・セルは、典型的には、マトリックスまたはアレイ配置を有する集積回路チップ内に形成される。集積回路チップ内でアドレスをデコードすると、読み取りおよび書き込み機能のために個々のSRAMメモリ・セルにアクセスすることができる。
【0003】
SRAMメモリ・セルは、1ビットの情報を保管または「ラッチ」するために双安定ラッチの形のクロスカップル型インバータからのアクティブ・フィードバックに依存する。典型的には、ハイのバイナリ動作状態(すなわち、ハイの論理レベル)は電源電圧Vddにほぼ等しく、ローのバイナリ動作状態(すなわち、ローの論理レベル)は通常は大地電位である基準電圧にほぼ等しい。双安定ラッチのバイナリ動作状態は、電圧を印加することにより、書き込み動作中に切り替えられる。SRAMメモリ・セルは、メモリ・セルが再プログラミングされる場合に保持されている値が新しい値で上書きされるまで、または電源が失われるまで、保管されたバイナリ動作状態を保持するように設計される。
【0004】
標準的なSRAMメモリ・セルは多種多様な構成を有することができる。往々にして6Tセルと呼ばれる従来のSRAMメモリ・セル用の代表的な構成の1つは、6つのトランジスタからなる。そのうちの4つのトランジスタは、双安定ラッチを実現するためにクロスカップリングされ、2つのトランジスタは、セルのバイナリ動作状態の読み取りおよび書き込みを行うためのアクセスを可能にする。クロスカップル型トランジスタ(cross-coupled transistor)のうちの2つはnチャネル・プルダウン・トランジスタ(pull-down transistor)であり、クロスカップル型トランジスタのうちの2つは双安定ラッチを定義するためにクロスカップル型インバータ構成に配置されたpチャネル・プルアップ・トランジスタ(pull-up transistor)である。2つの追加のトランジスタはセルアクセス・トランジスタ(cell-access transistor)として動作するnチャネル・パスゲート・トランジスタ(pass-gate transistor)である。
【0005】
SRAMデバイス設計者の継続的な目的の1つは、より小さい集積回路により高密度でSRAMメモリ・セルをパックすることである。しかし、45nm以下のノードでは、SRAMセル内で拡散およびゲートに対する接点(すなわち、CA接点)は、従来のフォトリソグラフィで適切に形成するのが困難なものになる。従来通り、基板上のその解像度を改善するためにCA接点を形成するときに光学的近位補正(OPC:optical proximity correction)が適用される。具体的には、OPCは、CA接点を形成するために使用されるレジスト・マスクにパターン形成された構造体(feature)のサイズを体系的に増加し、形状を変更するものである。OPCによってレジスト・マスクに付与された変更は、回折またはプロセス効果によって発生するイメージ・エラーを補償することにより、フォトリソグラフィ・プロセスの不適当な箇所を補償する。OPCを適用してマスク・イメージがプリントされると、その結果得られる各CA接点構造体の形状は、受け入れられるサイズおよび形状の別個の接点領域を形成する。しかし、パターン形成された構造体を拡大するために適切にOPCを適用して、各SRAMメモリ・セル用のすべてのCA接点が一貫して確実に開くことを保証するためには、使用可能な高密度SRAMレイアウト内の領域は不十分である可能性がある。1つまたは複数のCA接点が閉じていると、欠陥SRAMメモリ・セルになる。
【0006】
フォトリソグラフィ・プロセスの不適当な箇所をOPCで確実に補償できないことは、特に、各SRAMメモリ・セル内の2つのインバータをクロスカップリングするためにメタル1(M1)レベルの相互接続配線の導線(conductor line)によって使用される特定のCA接点に当てはまる可能性がある。より具体的には、これらのCA接点は、第1のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第2のインバータのゲート電極との間の接続を行うM1レベルの配線の内部ノードに電気的に接触し、第2のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第1のインバータのゲート電極も接続する。
【0007】
また、SRAMメモリ・セル・レイアウトは、インバータ同士をクロスカップリングするためのM1レベルの相互接続配線が受ける最小レイアウト要件によって制限される可能性がある。SRAMメモリ・セルは、トランジスタのサイズと、各SRAMメモリ・セルにアクセスするための電気的経路を提供する導線のサイズを減少させることによってスケーリングすることができる。このような構造体サイズの低減により、その構造体を形成するために使用されるフォトリソグラフィ技法に対し、さらに大きな要求が課される。M1レベルの相互接続配線の隣接導線は、絶縁体を充填した空間によって分離される。放射線の光学的特性および波長などの限定的な要因のために、従来のフォトリソグラフィ技法は、それ以下では構造体を確実に形成できない最小の線と空間(すなわち、ピッチ)を有する。したがって、従来のリソグラフィ技法に使用可能な最小ピッチは、SRAMメモリ・セル・レイアウトの構造体サイズ低減の継続に対する障害を表す可能性がある。
【0008】
集積回路の開発サイクルにおける現在の時点では、M1レベルの相互接続配線に許容できる最小の線と空間のサイズは、それぞれ、70nmと70nm(すなわち、140nmのピッチ)である。45nm以下の技術のノードで必要なサイズを有するSRAMメモリ・セルをレイアウトするために、SRAMメモリ・セル内にM1レベルの相互接続配線を納めるには、「最小領域ルール(minimum area rule)」に違反しなければならない。その上、従来のフォトリソグラフィ・ツールは、約90nmの線幅しか解決できず、それにより、M1レベルの相互接続配線のピッチをさらに低減することが妨げられる可能性がある。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許出願第11/379,634号
【非特許文献】
【0010】
【非特許文献1】「Split and Shift Exposure」(SASE、2006年のSPIE Microlithographyにおいてインテル社によって提示されたもの)
【発明の概要】
【発明が解決しようとする課題】
【0011】
45nm以下のノードで形成された高密度SRAMメモリ・セルでは、SRAMメモリ・セル内のプリントされたゲート導体パターンの「短縮(foreshortening)」が発生する可能性がある。形状寸法がより小さくなると、狭い共線構造体間のプリントされた空間は、一般に、設計レベルの空間より著しく大きくなると認識されている。この短縮効果は、SRAMメモリ・セルのゲート電極にとって特に重大なものである。具体的には、従来のフォトリソグラフィを使用すると、隣接する最小幅の線と共線ゲート電極線との間の先端間(tip-to-tip)空間を約120nmより小さくプリントすることができない。したがって、SRAMセル・レイアウトは、ゲート電極を画定する共線導線を確実に分離するために十分な余地を提供するように変更される。設計レベルで隣接ゲート電極のための先端間空間が比較的大きいので、SRAMレイアウト内の隣接CA接点領域間の空間が大きくなる。この結果、密度の点で著しい不利益が発生する。
【課題を解決するための手段】
【0012】
一実施形態では、半導体デバイス構造は、不純物ドープ領域(impurity-doped region)を有する第1の半導体領域と、第1の半導体領域に並置された第2の半導体領域と、第1の半導体領域と第2の半導体領域との間の誘電体領域とを含む。ゲート導体構造は、第1の半導体領域と第2の半導体領域との間に伸びる。ゲート導体構造は、第1の半導体領域の上に重なる側壁を有する。第1の半導体領域上の電気的接続ブリッジは、第1の半導体領域内の不純物ドープ領域をゲート導体構造の側壁に電気的に接続する。
【0013】
一実施形態では、介在する誘電体領域によって分離され並置された第1および第2の半導体領域を含む半導体デバイス構造を基板内に形成するための方法が提供される。この方法は、第1の半導体領域内に不純物ドープ領域を形成するステップと、誘電体領域を越えて第1の半導体領域と第2の半導体領域との間に伸びる導線を形成するステップと、導線の1セクションを除去して、第1の半導体領域の上に重なる側壁を画定するステップとを含む。この方法は、第1の半導体領域内の不純物ドープ領域を導線の側壁に電気的に接続する第1の半導体領域上の電気的接続ブリッジを形成するステップをさらに含む。
【0014】
他の実施形態では、ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造(design structure)が提供される。この設計構造は、第1の半導体領域と、第1の半導体領域に並置された第2の半導体領域と、第1の半導体領域と第2の半導体領域との間の第1の誘電体領域と、第1の誘電体領域を越えて第1の半導体領域から第2の半導体領域に伸びる第1のゲート導体構造とを定める。第1のゲート導体構造は、第1の半導体領域の上に重なる第1の側壁を有する。この設計構造は、第1の半導体領域内の不純物ドープ領域を第1のゲート導体構造の第1の側壁に電気的に接続する第1の半導体領域上の第1の電気的接続ブリッジをさらに定める。
【0015】
この設計構造は、設計を記述するネットリスト(netlist)を含むことができる。設計構造は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐することができる。設計構造は、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも1つを含むことができる。
【発明の効果】
【0016】
本発明の諸実施形態は、各SRAMメモリ・セル内の2つのインバータをクロスカップリングするためにメタル1(M1)レベルの配線によって従来使用されていたCA接点を除去し、その結果、同時に残りのCA接点を確実に開きながら、より高密度のセル・レイアウトを可能にするための構造および方法を提供する。
【0017】
次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態について説明する。
【図面の簡単な説明】
【0018】
【図1】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図2】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図3】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図4】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図5】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図6】おおむね図5の線5A−5Aに沿って取られた概略断面図である。
【図7】おおむね図5の線5B−5Bに沿って取られた概略断面図である。
【図8】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図9】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図10】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図11】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図12】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図13】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図14】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図15】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図16】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図17】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図18】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図19】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図20】おおむね図19の線17A−17Aに沿って取られた概略断面図である。
【図21】おおむね図19の線17B−17Bに沿って取られた概略断面図である。
【図22】おおむね図19の線17C−17Cに沿って取られた概略断面図である。
【図23】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図24】半導体の設計、製造、またはテスト、あるいはこれらの組み合わせに使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【0019】
図1に関して説明すると、集積回路を形成する際に使用するための基板10は、デバイス形成に使用されるそれぞれのアクティブ半導体領域12、14、16、18を含む、複数のアクティブ半導体領域を含む。基板10は、領域12、14、16、18の下にあり、それらに電気的に結合されたバルク領域11をさらに含む。基板10およびアクティブ半導体領域12、14、16、18は、主としてシリコンを含有する、シリコン含有半導体材料から形成される。たとえば、基板10およびアクティブ半導体領域12、14、16、18は、単結晶シリコンから形成することができる。
【0020】
基板10は、隣接アクティブ半導体領域12、14、16、18を相互に電気的に隔離し、参照番号20で全般的に示された浅いトレンチ分離を含む。アクティブ半導体領域12、14、16、18および浅いトレンチ分離領域20は、当業者によって理解されている標準的なプロセスにより形成される。アクティブ半導体領域12、18とは反対の導電率タイプのウェル領域15(図6、図7)は、アクティブ半導体領域14、16およびその領域14、16の下にあるバルク領域11の半導体材料に形成される。ウェル領域15は、アクティブ半導体領域12、14、16、18と比較して反対の導電率タイプを有するように、ある濃度の適切な不純物でドーピングされる。
【0021】
ゲート誘電体層22(図7)は、アクティブ半導体領域12、14、16、18と浅いトレンチ分離領域20によって共用される上面24上に形成される。ゲート誘電体層22は、電界効果トランジスタに使用するために適切な物理的特性および誘電特性を有する酸化シリコン(SiO2)、酸窒化シリコン(SiOxNy)、または任意のその他の絶縁材料の薄膜を含むことができる。特に、ゲート誘電体層22は、たとえば、酸化炉または急速熱アニール・チャンバ内の酸素を含む加熱雰囲気にアクティブ半導体領域12、14、16、18を曝す熱酸化プロセスによりアクティブ半導体領域12、14、16、18上に成長させることができる。ゲート誘電体層22の厚さは、下にある半導体デバイスの必要なパフォーマンス次第である。
【0022】
導線36、38、40は、上面24上に所与の線間パターン(line-spacepattern)で形成される。導線36、38、40のそれぞれは、ゲート誘電体層22の介在する一部分によってアクティブ半導体領域12、14、16、18から物理的に分離され、電気的に隔離される。導線36は、アクティブ半導体領域12、14、16、18と浅いトレンチ分離領域20に共通し、それらによって共用される上面24と交差し、導線36の上面37によって接続される向かい合った側壁37a、37bを有する。導線38は上面24と交差する向かい合った側壁39a、39bを含み、上面39は側壁39a、39bを接続する。同様に、導線40は上面24と交差する向かい合った側壁41a、41bを含み、上面41は側壁41a、41bを接続する。
【0023】
導線36、38、40は、主として、ドープ多結晶シリコン(すなわち、ドープ・ポリシリコン)などのシリコンを含有するシリコン含有半導体材料から形成される。導線36、38、40は、ゲート誘電体層22上の層内に導電材料を付着させ、下にある導電材料の層用のエッチング・マスクとして働く適切な線間パターンのレジスト層を形成し、次にパターン形成されたレジスト層の露出領域内の導電材料の層およびゲート誘電体層22を除去する異方性エッチング・プロセスを使用してエッチングする、従来のフォトリソグラフィおよびエッチング・プロセスによって画定することができる。導線36、38、40の隣接対は、平行かつ共線的配置を有し、最終的に誘電体材料で充填される介在する空間によって分離される。
【0024】
この模範的な実施形態には最小線幅−最小空間パターンが例示されているが、導線36、38、40用の線幅と空間のその他の組み合わせまたは最小未満(sub-minimum)ピッチも使用することができる。たとえば、導線36、38、40または空間用の最小未満線幅は、純粋フォトリソグラフィの代わりに、側壁イメージ転写方法(sidewall image transfer method)によるか、または「Splitand Shift Exposure」(SASE、2006年のSPIE Microlithographyにおいてインテル社によって提示されたもの)によって形成することができる。
【0025】
同様の参照番号が図1と同様の特徴を指している図2に関して説明すると、その後の形成段階において、側壁スペーサ42、44は導線36の側壁37a、37b上に形成され、側壁スペーサ46、48は導線38の側壁39a、39b上に形成され、側壁スペーサ50、52は導線40の側壁41a、41b上に形成される。スペーサ42、44、46、48、50、52は、CVDによって付着された窒化シリコン(Si3N4)、二酸化シリコン(SiO2)、またはこれらの材料の組み合わせなどの絶縁体または誘電体のブランケット層を付着させ、続いて、実質的に垂直な表面から除去する場合より高速で実質的に水平な表面からブランケット誘電体層の一部分を除去する反応性イオン・エッチング(RIE)またはプラズマ・エッチングなどの従来の異方性エッチング技法を使用してブランケット層をエッチングするなどの従来の技法を使用して形成される。
【0026】
セル・トランジスタのためのソース/ドレイン拡張、ハローおよび高濃度注入がスペーサ42、44、46、48、50、52の形成中の様々な段階で実行される。ソース/ドレイン拡張およびハロー(図示せず)は、スペーサ形成前またはスペーサ42、44、46、48、50、52が比較的薄い早期形成段階のいずれかで、導線36、38、40に隣接する半導体領域12、14、16、18内に注入することができる。トランジスタ32用のソースおよびドレイン領域54、56(図6、図7)などのセル・トランジスタ26、28、30、32、34、35用のソースおよびドレイン領域も、たとえば、それぞれの最終厚さ付近のスペーサ42、44、46、48、50、52を伴うイオン注入プロセスにより、半導体領域12、14、16、18内に形成される。それぞれの場合に、アクティブ半導体領域12、14、16、18内への注入は、導線36、38、40およびスペーサ42、44、46、48、50、52のマスキング効果により、導線36、38、40およびスペーサ42、44、46、48、50、52の位置に自己整合される。
【0027】
この形成段階の終わりに、SRAMメモリ・セル58(図5、図8)のnチャネル・プルダウン・トランジスタ26はアクティブ半導体領域18内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのnチャネル・プルダウン・トランジスタ28はアクティブ半導体領域12内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。pチャネル・プルアップ・トランジスタ30はアクティブ半導体領域16内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのpチャネル・プルアップ・トランジスタ32はアクティブ半導体領域14内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のnチャネル・パスゲート・トランジスタ34はアクティブ半導体領域18内に画定され、上に重なる導線40によって画定されたゲート導体構造を含む。SRAMメモリ・セル58のもう1つのnチャネル・パスゲート・トランジスタ35はアクティブ半導体領域12内に画定され、上に重なる導線36によって画定されたゲート導体構造を含む。SRAMメモリ・セル58は6Tセルを含むが、本発明はこのように限定されるわけではない。
【0028】
同様の参照番号が図2と同様の特徴を指している図3に関して説明すると、その後の形成段階において、フォトレジスト層60は基板10に塗布され、トリムまたはカット・マスクに特有な開口部62、64、66、68、70は従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層60内にプリントされる。このプロセスは、フォトレジスト層60を放射パターンに曝して潜在的パターンを生成することと、潜在的パターンを現像して開口部62、64、66、68、70を画定することを伴う可能性がある。
【0029】
同様の参照番号が図3と同様の特徴を指している図4に関して説明すると、その後の形成段階において、次に、導線36、38、40および下にあるゲート誘電体層22の一部分であって、開口部62、64、66、68、70によって露出された部分は、RIEなどの異方性ドライ・エッチング・プロセスを使用して除去される。単一のエッチング・ステップまたは複数のステップで実行できるエッチング・プロセスの化学的性質により、アクティブ半導体領域12、14、16、18および浅いトレンチ分離領域20の材料に対して選択的に、導線36、38、40およびゲート誘電体層22の材料を除去する。また、エッチング・プロセスは、スペーサ42、44、46、48、50、52の露出部分も除去する。代わって、エッチング・プロセスは、スペーサ42、44、46、48、50、52を取っておくこともできる。エッチング・プロセスが終了した後、フォトレジスト層60(図3)の残存物は、たとえば、プラズマ・アッシング(plasma ashing)または化学的剥離剤によって剥離される。
【0030】
エッチング・プロセスは導線36、38、40をセグメント化する。導線36の1つのセグメント36aは、1つの浅いトレンチ分離領域20の上に重なる側壁72上の露出し実質的に垂直な表面を有する。導線36のもう1つのセグメント36bは、セグメント36aと共線的であり、アクティブ半導体領域14の上に重なる側壁73上の露出し実質的に垂直な表面を有する。導線38の1つのセグメント38aは、それぞれアクティブ半導体領域12、14の上に重なる側壁74、75上の露出し実質的に垂直な表面を有する。導線38のもう1つのセグメント38bは、セグメント38aと共線的であり、それぞれアクティブ半導体領域16、18の上に重なる側壁76、77上の露出し実質的に垂直な表面を有する。導線40の1つのセグメント40aは、アクティブ半導体領域16の上に重なる側壁78上の露出し実質的に垂直な表面を有する。導線40のもう1つのセグメント40bは、セグメント40aと共線的であり、1つの浅いトレンチ分離領域20の上に重なる側壁79上の露出し実質的に垂直な表面を有する。
【0031】
フォトレジスト層60(図3)内の開口部62、64、66、68、70の位置で、エッチング・プロセスにより、導線36、38、40の側壁72〜79を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。エッチング・プロセスによる導線36、38、40のセグメント化は、スペーサ42、44、46、48、50、52が形成された後のSRAMメモリ・セル58用の形成プロセスの順序で行われる。したがって、導線36、38、40の側壁72〜79およびそれぞれの上面37、39、41のみがスペーサ42、44、46、48、50、52によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【0032】
同様の参照番号が図4と同様の特徴を指している図5、図6、図7に関して説明すると、その後の形成段階において、導線36、38、40およびスペーサ42、44、46、48、50、52によって覆われていないアクティブ半導体領域12、14、16、18の上面24上にシリサイド層80が形成される。シリサイド層80は、導線36、38、40のそれぞれの上面37、39、41上にも形成される。また、シリサイド層80は、エッチングによって露出された導線36、38、40の側壁72〜79上にも形成される。しかし、導線36の側壁37a、37b、導線38の側壁39a、39b、および導線40の側壁41a、41bはスペーサ42、44、46、48、50、52によりシリサイド形成から保護される。
【0033】
シリサイド化プロセスは、当業者によく知られたものである。あるシリサイド化プロセスでは、シリサイド層80は、基板10の全域で、ニッケル、コバルト、タングステン、チタンなどの適切な金属の層を付着させ、基板10に、たとえば、急速熱アニーリング・プロセスによるアニールを施すことによって形成することができる。高温アニール中に、金属はアクティブ半導体領域12、14、16、18のシリコン含有半導体材料(たとえば、シリコン)および導線36、38、40のシリコン含有半導体材料(たとえば、ドープ・ポリシリコン)と反応し、シリサイド層80を形成する。シリサイド化プロセスは、不活性雰囲気または窒素が豊富な雰囲気において、検討中のシリサイドのタイプに応じて約350℃〜約800℃の温度で行うことができる。アニールが終了した後、浅いトレンチ分離領域20およびスペーサ42、44、46、48、50、52上(すなわち、付着させた金属がシリコン含有材料に接触していないところ)に未反応の金属が残存する。未反応の金属は、浅いトレンチ領域20およびスペーサ42、44、46、48、50、52を含む絶縁体に接触している。次に、等方性ウェット・エッチング・プロセスにより、未反応の金属が浅いトレンチ分離領域20およびスペーサ42、44、46、48、50、52から選択的に除去される。このプロセスは、金属とシリコン含有半導体材料との選択的反応であるために露出したシリコン含有領域にシリサイドを自己整合させるものであり、「自己整合シリサイド(self-aligned silicide)」またはサリサイドと呼ばれる。
【0034】
M1レベルの相互接続配線の内部ノードは、専用のCA接点を形成せずに結合される。具体的には、第1のインバータのプルダウンおよびプルアップ・トランジスタ28、32のドレインは、アクティブ半導体領域12、14の間に伸びる導線38のセグメント38aによって相互に電気的に結合される。第2のインバータのゲート導体構造は、アクティブ半導体領域16、18を越えて伸びる導線36のセグメント36bによって画定される。セグメント36bによって画定されたゲート導体構造の側壁73は、側壁73、75上のシリサイド層80のそれぞれの一部分ならびに側壁73、75の間のアクティブ半導体領域14上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38aの側壁75に電気的に結合される。
【0035】
第2のインバータのプルダウンおよびプルアップ・トランジスタ26、30のドレインは、アクティブ半導体領域16、18の間に伸びる導線38のセグメント38bによって相互に電気的に結合される。第1のインバータのゲート導体構造は、アクティブ半導体領域12、14を越えて伸びる導線40のセグメント40aによって画定される。セグメント40aによって画定されたゲート導体構造の側壁78は、側壁76、78上のシリサイド層80の一部分ならびに側壁76、78の間のアクティブ半導体領域16上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38bの側壁76に電気的に結合される。
【0036】
導線36、38、40がセグメント化された後であって、シリサイド層80が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域12、14、16、18の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域12、14、16、18と導線36、38、40との間の低抵抗接続部の形成を容易にする。
【0037】
従来のSRAMメモリ・セルと比較して、SRAMメモリ・セル58内にローカル・クロスカップル型配線を形成するための内部接点は除去される。セル内の一方のインバータの共通ゲートともう一方のインバータのドレインとの間の接続は、電気的接続ブリッジならびに導線36、38、40の比較的短いライン・セグメントによって確立される。
【0038】
図6に最も良く示されているように、導線40のセグメント40a上のシリサイド層80の一部分は、上面41を越えて側壁78に沿って伸び、アクティブ半導体領域16上のシリサイド層80の一部分と同化する。側壁78は、スペーサなどの介在する構造なしに、シリサイド層80のこの部分に物理的に直接接触している。同様に、導線40のセグメント40b上のシリサイド層80の一部分は、上面41を越えて側壁79に沿って伸び、浅いトレンチ分離領域20の1つで終端する。シリサイド層80のこれらの部分は、インバータ用の電気的接続ブリッジの1つの形成に関与する。
【0039】
図7に最も良く示されているように、導線40の側壁41a、41bは、スペーサ50、52によって覆われ、したがって、シリサイド層80から電気的に隔離される。導線38のセグメント38a上のシリサイド層80の一部分は、上面39を越えて側壁75に沿って伸び、アクティブ半導体領域14上のシリサイド層80の一部分と同化する。シリサイド層80のこれらの部分は、トランジスタ32用のドレイン領域56に電気的に結合され、電気的接続ブリッジの1つの形成に関与する。側壁75は、スペーサなどの介在する構造なしに、シリサイド層80のこの部分に物理的に直接接触している。
【0040】
トランジスタ32は、チャネル領域55の両側に配置されたソースおよびドレイン領域54、56と、チャネル領域55の上に重なるライン・セグメント40aの一部分によって画定されたゲート導体構造とを含む。トランジスタ26、28、30、34、35はトランジスタ32の構成と同様の構成を有する。特に、トランジスタ28は、導線38のライン・セグメント38aおよび側壁74、75上のシリサイド層80の一部分によってトランジスタ32のドレイン56に、したがって、導線38のセグメント38aの側壁73に電気的に接続されたドレイン領域(図示せず)をアクティブ半導体領域12内に有する。
【0041】
もう一方のインバータのトランジスタ26および30は、トランジスタ28、32と同様の電気的接続部を有する。特に、側壁76、78上のシリサイド層80の一部分ならびにアクティブ半導体領域16上のシリサイド層80の一部分は、ライン・セグメント40aによって画定されたゲート導体構造をトランジスタ26、30のドレインに結合するための電気的接続ブリッジを画定する。ライン・セグメント40aはトランジスタ28、32用のゲート導体構造を画定する。
【0042】
同様の参照番号が図5と同様の特徴を指している図8に関して説明すると、その後の形成段階において、SRAMメモリ・セル58内の様々な構造への接続を可能にするために、従来の技法により、誘電体層85が加えられ、CA接点86〜93が誘電体層85に形成される。CA接点86、87は、アクティブ半導体領域12、18内の拡散をビット線(図示せず)に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点88、89は、第1および第2のインバータのゲート導体構造をワード線(図示せず)に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点90、91は、アクティブ半導体領域12、18内の拡散を大地電位(GND)線に結合するようにSRAMメモリ・セル58内に位置決めされる。CA接点92、93は、アクティブ半導体領域14、16内の拡散を電源電位(Vdd)線に結合するようにSRAMメモリ・セル58内に位置決めされる。
【0043】
標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2レベル、M3レベルなど)の相互接続配線用のメタライゼーションを含む。しかし、内部のM1レベルの相互接続配線は上記のように除去され、これにより、M1レベルのリソグラフィ・スケーリングの必要性が取り除かれる。
【0044】
代替一実施形態では、図9〜図14に併せて後述するように、電気的接続ブリッジと、M1レベルの相互接続配線の短く簡易化したライン・セグメントとの組み合わせにより、ローカル・クロスカップル型相互接続部を形成することができる。内部CA接点は第1および第2のインバータをクロスカップリングするためのM1レベルの相互接続配線を接続するために使用されるが、その配線の一部分に電気的接続ブリッジを使用することにより、より小さい内部CA接点を容易にする。
【0045】
同様の参照番号が図1および図2と同様の特徴を指している図9に関して説明すると、この代替実施形態により、図1に関して上述したように基板10上に導線36、40が形成される。しかし、導線38は省略されている。この実施形態では、導線38がその後、内部クロスカップル型相互接続部の一部分を形成するために使用されないので、導線36、40のピッチは緩和される。導線36用のスペーサ42、44、導線40用のスペーサ50、52、およびトランジスタ26、28、30、32、34、35は、図2に関して上述したように形成される。
【0046】
同様の参照番号が図3および図9と同様の特徴を指している図10に関して説明すると、図9の次の形成段階において、図2に関して上述したようにフォトレジスト層60が基板10に塗布される。しかし、フォトレジスト層60は開口部64、68のみを含む。導線36、40の間に導線が存在しないので、開口部62、66、70は除去されている。
【0047】
同様の参照番号が図4および図10と同様の特徴を指している図11に関して説明すると、図10の次の形成段階において、図4に関して上述したように導線36、40がセグメント化される。図5に関して上述したように、アクティブ半導体領域14、16の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。
【0048】
同様の参照番号が図5および図11と同様の特徴を指している図12に関して説明すると、図11の次の形成段階において、導線36、40およびスペーサ42、44、50、52によって覆われていないアクティブ半導体領域12、14、16、18の上面24上にシリサイド層80が形成される。シリサイド層80は、導線36の上面37上および導線40の上面41上にも形成される。また、シリサイド層80は、エッチングによって露出された導線36、40の側壁72、73、78。79上にも形成される。シリサイド層80は、図5に関して上述したように形成される。側壁73および78はそれぞれ、スペーサなどの介在する構造なしに、シリサイド層80の対応する部分に物理的に直接接触している。
【0049】
同様の参照番号が図8および図12と同様の特徴を指している図13に関して説明すると、図12の次の形成段階において、図8のSRAMメモリ・セル58に関して上述したように、SRAMメモリ・セル98内の様々なポイントへの接続を可能にするために、従来の技法により、CA接点86〜93が誘電体層85に形成される。CA接点86〜93が形成されると、追加のCA接点100〜103が形成される。CA接点100〜101は、インバータのドレインおよびインバータのゲート電極構造を含むアクティブ半導体領域12、14、16、18内の拡散間のローカル・クロスカップル型配線を作成するための内部接点を提供する。しかし、電気的接続ブリッジを使用するので、追加の内部CA接点101、102に関するサイズ要件は緩和され、これにより、すべてのCA接点86〜93、100〜103をより確実にプリントすることができる。
【0050】
同様の参照番号が図13と同様の特徴を指している図14に関して説明すると、その後の形成段階において、M1レベルの相互接続配線の内部ノード用の内部クロスカップル型相互接続部を形成するために、M1レベルの相互接続配線のメタライゼーション線104、106が従来の方法で画定される。メタライゼーション線104は接点100、101の間の電気的接続ブリッジを画定する。メタライゼーション線106は接点102、103の間の導電ブリッジを画定する。
【0051】
具体的には、SRAMメモリ・セル98の第1のインバータのプルダウンおよびプルアップ・トランジスタ28、32のドレインは、メタライゼーション線104および接点100、101によって相互に電気的に結合される。第2のインバータのゲート導体構造は、アクティブ半導体領域16、18を越えて伸びる導線36のセグメント36bによって画定される。セグメント36bによって画定されたゲート導体構造の側壁73は、側壁73上のシリサイド層80のそれぞれの一部分ならびに側壁73とメタライゼーション線104の間のアクティブ半導体領域14上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、メタライゼーション線104に電気的に結合される。
【0052】
SRAMメモリ・セル98の第2のインバータのプルダウンおよびプルアップ・トランジスタ26、30のドレインは、メタライゼーション線106および接点102、103によって相互に電気的に結合される。第1のインバータのゲート導体構造の側壁78は、アクティブ半導体領域12、14を越えて伸びる導線40のセグメント40aによって画定され、側壁76,78上のシリサイド層80の一部分ならびに側壁76,78の間のアクティブ半導体領域16上のシリサイド層80の一部分によって画定された電気的接続ブリッジにより、導線38のセグメント38bの側壁76に電気的に結合される。
【0053】
その結果として、それぞれのインバータのゲートおよびもう一方のインバータのドレインは、セグメント化された導線36、40と、シリサイド層80によって提供された電気的接続ブリッジとの組み合わせにより、電気的に結合される。導線36、40のそれぞれと、隣接アクティブ半導体領域14、16のそれぞれとの接続は、この時点では電気的接続ブリッジによって行われる。M1レベルの相互接続配線は、セグメント化された導線36、40を取り入れ、使用することによって促進された簡易形状を有し、これにより、従来のM1レベルの相互接続配線設計と比較して、CA接点のいくつかが除去される。SRAMメモリ・セル98のCA接点密度は低いので、これにより、OPCを使用して従来通りにCA接点をプリントすることに関する問題が軽減される。特に、その結果、内部CA接点のサイズを低減するにはより小さいOPCマスク形状を必要とし、それにより、すべてのCA接点が適切なOPCを受けることができる。さらに、CA接点密度が低下すると、M1レベルの相互接続配線方式におけるセル・スケーラビリティに対する制約に関する問題が軽減される。特に、電気的接続ブリッジが相互接続部の一部分を形成するので、相互接続するM1レベルの相互接続配線の形状が簡易化される。これにより、セル内のM1レベルの相互接続配線のレイアウトがデバイス設計にとってより容易なものになる。
【0054】
導線36、40がセグメント化された後であって、シリサイド層80が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域12、14、16、18の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2、M3など)の相互接続配線用のメタライゼーションを含む。
【0055】
他の代替一実施形態では、図15〜図23に併せて後述するように、電気的接続ブリッジは、アクティブ半導体領域間の半導体ブリッジと組み合わせて、内部クロスカップル型相互接続部を画定する。N+およびP+のソース−ドレイン拡散同士の衝突により、隣接アクティブ半導体領域間にブリッジが形成されるが、これはSOI技術にのみ許されるので、この第3の実施形態は、基板10がSOI基板である状況に特に適用可能である。内部CA接点およびM1レベルの相互接続配線の内部部分は除去され、これにより、すべての残りのCA接点の確実なプリントが促進され、SRAMメモリ・セル58に対してM1レベルのレイアウトが課したスケーリング上の制約が除去される。
【0056】
図15に関して説明すると、この代替実施形態により、集積回路用のセミコンダクタ・オン・インシュレータ基板110は、デバイス形成に使用される、それぞれのアクティブ半導体領域112、114、116、118を含む複数のアクティブ半導体領域を含む。浅いトレンチ分離領域120は、隣接領域112、114、116、118を相互に電気的に隔離する。半導体材料の電気的接続ブリッジ119はアクティブ半導体領域112と114を接続する。半導体材料の電気的接続ブリッジ121はアクティブ半導体領域116、118を接続する。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121は、誘電体層113によってハンドル・ウェハ(handle wafer)111(図20〜図22)から分離された半導体層から作られる。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121はシリコンを含有し、一実施形態では、単結晶シリコンである。
【0057】
アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121ならびに浅いトレンチ分離領域120は、絶縁層または誘電体層113(図20〜図22)上に、当業者によって理解されている標準的なプロセスによって形成される。アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121は、標準的なリソグラフィまたは標準的なリソグラフィと米国特許出願第11/379,634号に開示されたSIT法などの側壁イメージ転写(SIT:sidewall image transfer)方法の組み合わせを使用して形成することができる。側壁イメージ転写方法を使用すると、アクティブ半導体領域112、114、116、118および半導体ブリッジ119、121用のパターンのスケーラビリティが45nm以下まで改善される。
【0058】
図1に関して上述したように、アクティブ半導体領域112、114、116、118および浅いトレンチ分離領域120の上面124上にゲート誘電体層122(図20〜図22)が形成される。
【0059】
同様の参照番号が図15と同様の特徴を指している図16に関して説明すると、その後の形成段階において、上面124上に所与の線間パターンで導線136、140が形成される。導線136、140は、導線36、38、40(図1)に関して上述した各種方法によって形成され、特性を有する。導線136、140は、ゲート誘電体層122の残余部分からなる空間により、アクティブ半導体領域112、114、116、118から分離され、電気的に隔離される。導線136は、上面124と交差する向かい合った側壁137a、137bと、側壁137a、137bを接続する上面137とを有する。導線140は、上面124と交差する向かい合った側壁141a、141bと、側壁141a、141bを接続する上面141とを有する。導線136、140は、従来のSRAMメモリ・セル設計におけるパターン・プリントと比較して、その線間パターンに関するピッチが緩和されている。
【0060】
側壁スペーサ142、144は導線136の側壁137a、137b上に形成され、側壁スペーサ150、152は導線140の側壁141a、141b上に形成される。側壁スペーサ142、144、150、152は、側壁スペーサ42、44、46、48、50、52(図2)に関して上述した各種方法によって形成され、特性を有する。
【0061】
SRAMメモリ・セル138に特有なトランジスタ126、128、130、132、134、135は、図2に関して上述したように形成される。nチャネル・プルダウン・トランジスタ126は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域118内に画定される。もう1つのnチャネル・プルダウン・トランジスタ128は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域112内に画定される。pチャネル・プルアップ・トランジスタ130は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域116内に画定される。もう1つのpチャネル・プルアップ・トランジスタ132は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域114内に画定される。nチャネル・パスゲート・トランジスタ134は、上に重なる導線140によって画定されたゲート導体構造とともにアクティブ半導体領域118内に画定される。もう1つのnチャネル・パスゲート・トランジスタ135は、上に重なる導線136によって画定されたゲート導体構造とともにアクティブ半導体領域112内に画定される。
【0062】
同様の参照番号が図16と同様の特徴を指している図17に関して説明すると、その後の形成段階において、フォトレジスト層160は基板10に塗布され、トリムまたはカット・マスクに特有な開口部162、164、166、168は、フォトレジスト層60(図3)に関して上述したように、従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層160内にプリントされる。
【0063】
同様の参照番号が図17と同様の特徴を指している図18に関して説明すると、その後の形成段階において、次に、導線136、140および下にあるゲート誘電体層122の一部分であって、開口部162、164、166、168によって露出された部分は、図3に関して上述したように、RIEなどの異方性ドライ・エッチング・プロセスを使用して除去される。エッチング・プロセスは、1つの浅いトレンチ分離領域120の上に重なる側壁172上の露出し実質的に垂直な表面を有する第1のセグメント136aと、アクティブ半導体領域114の上に重なる側壁173上の露出し実質的に垂直な表面を有する第2のセグメント136bと、第3のセグメント136cになるように、導線136をセグメント化する。第2のセグメント136bおよび第3のセグメント136cは、もう1つの浅いトレンチ分離領域120の上に重なる向い合う側壁174、175上のそれぞれの露出し実質的に垂直な表面を有する。エッチング・プロセスは、1つの浅いトレンチ分離領域120の上に重なる側壁176上の露出し実質的に垂直な表面およびアクティブ半導体領域116の上に重なる側壁177上の露出し実質的に垂直な表面を有する第1のセグメント140aと、もう1つの浅いトレンチ分離領域120の上に重なる側壁178上の露出し実質的に垂直な表面を有する第2のセグメント140bになるように、導線140をセグメント化する。
【0064】
フォトレジスト層160(図17)内の開口部162、164、166、168の位置で、エッチング・プロセスにより、導線136、140の側壁172〜178を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。導線136、140は、スペーサ142、144、150、152が形成された後のSRAMメモリ・セル138用の形成プロセスの順序でセグメント化される。その結果として、導線136、140の側壁172〜178およびそれぞれの上面137、141のみがスペーサ142、144、150、152によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【0065】
同様の参照番号が図18と同様の特徴を指している図19、図20〜図22に関して説明すると、その後の形成段階において、導線136、140およびスペーサ142、144、150、152によって覆われていないアクティブ半導体領域112、118の上面124上にシリサイド層180が形成される。シリサイド層180は、導線136、140のそれぞれの上面137、141上にも形成される。また、シリサイド層180は、エッチングによって露出された導線136、140の側壁172〜178上にも形成される。しかし、導線136の側壁137a、137b、および導線140の側壁141a、141bはスペーサ142、144、150、152の存在によりシリサイド形成から保護される。シリサイド層180を形成するためのプロセスは、シリサイド層80(図5)に関して上述されている。側壁173および177は、スペーサなどの介在する構造なしに、シリサイド層180の対応する部分に物理的に直接接触している。
【0066】
M1レベルの相互接続配線の内部ノードは、半導体ブリッジ119、121によって結合される。具体的には、第1のインバータのプルダウン・トランジスタ128のドレインおよびプルアップ・トランジスタ132のドレインは、半導体ブリッジ119によって相互に電気的に結合される。第2のインバータのゲート導体構造の側壁173は、アクティブ半導体領域116、118を越えて伸びる導線136のセグメント136bによって画定され、側壁173上のシリサイド層180の一部分ならびに側壁173と半導体ブリッジ119との間のアクティブ半導体領域114上のシリサイド層180の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ119に電気的に結合される。側壁177は、スペーサなどの介在する構造なしに、シリサイド層180のこの部分に物理的に直接接触する関係にある。
【0067】
半導体ブリッジ121は、第2のインバータのプルダウンおよびプルアップ・トランジスタ126,130のドレインを相互に電気的に結合する。第1のインバータのゲート導体構造の側壁177は、アクティブ半導体領域112、114を越えて伸びる導線140のセグメント140aによって画定され、側壁177上のシリサイド層180の一部分ならびに側壁177と半導体ブリッジ121との間のアクティブ半導体領域116上のシリサイド層180の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ121に電気的に結合される。
【0068】
導線136、140がセグメント化された後であって、シリサイド層180が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域112、114、116、118の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域112、114、116、118と導線136、140との間の低抵抗接続部の形成を容易にする。
【0069】
図20に最も良く示されているように、導線140のセグメント140aの側壁177上のシリサイド層180の一部分は、アクティブ半導体領域116上のシリサイド層180の一部分と同化し、電気的接続ブリッジの1つの形成に関与する。上述のように、シリサイド層180は、隣接する浅いトレンチ分離領域120上に形成されない。
【0070】
図21に最も良く示されているように、導線140のセグメント140a上のシリサイド層180の一部分は、上面141を越えて側壁177に沿って伸び、アクティブ半導体領域116上のシリサイド層180の一部分と同化する。シリサイド層180のこれらの部分は、電気的接続ブリッジの1つの形成に関与する。同様に、導線140のセグメント140b上のシリサイド層180の一部分は、上面141を越えて側壁178に沿って伸び、浅いトレンチ分離領域120の1つで終端する。
【0071】
図22に最も良く示されているように、シリサイド層180の一部分は、半導体ブリッジ121内の異なる導電率タイプの接触拡散領域121a、121bの電気的結合を支援するストラップを形成する。
【0072】
同様の参照番号が図19、図20〜図22と同様の特徴を指している図23に関して説明すると、その後の形成段階において、SRAMメモリ・セル138内の様々なポイントへの接続を可能にするために、従来の技法により、CA接点186〜193が誘電体層85に形成される。具体的には、CA接点186、187は、アクティブ半導体領域112、118内の拡散をビット線(図示せず)に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点188、189は、第1および第2のインバータのゲート導体構造をワード線(図示せず)に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点190、191は、アクティブ半導体領域112、118内の拡散を大地電位(GND)線に結合するようにSRAMメモリ・セル138内に位置決めされる。CA接点192、193は、アクティブ半導体領域114、116内の拡散を電源電位(Vdd)線に結合するようにSRAMメモリ・セル138内に位置決めされる。
【0073】
標準的な処理が続くが、これは、M1レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル(M2レベル、M3レベルなど)の相互接続配線用のメタライゼーションを含む。内部クロスカップル型ローカル相互接続部は、上述のように、シリサイド層180によって画定された電気的接続ブリッジと半導体ブリッジ119、121の直列の組み合わせによって形成される。このため、内部クロスカップル型相互接続部を形成するために、M1レベルの相互接続配線はまったく使用されない。
【0074】
セル・スケーリングは、M1レベルの相互接続配線が受ける最小レイアウト要件によって制限されていたが、図23のSRAMメモリ・セル138ではもはや問題ではない。さらに、内部CA接点は一切使用されないので、残りのCA接点186〜193の適切なOPCおよび確実なプリントが達成される。
【0075】
類似している従来のSRAMメモリ・セルでは、半導体ブリッジ121内の接触拡散領域121a、121bは、導線140と半導体ブリッジ121との間をブリッジする細長いCA接点(CABAR接点)によって結合される。半導体ブリッジ119を導線136に結合するために、同様の細長いCABAR接点が必要である。これらの細長いCABAR接点と周囲のCA接点186〜193は、適切なOPCに使用できる余地が不十分なので、図示されているセル・レイアウト内にプリントするには極めて難しいものである。本発明のこの実施形態ではシリサイド層180と電気的接続ブリッジを使用するので、CABAR接点の必要性が解消される。
【0076】
図24は、設計の流れの例200を示すブロック図を示している。設計の流れ200は、設計中の集積回路(IC)のタイプに応じて様々である可能性がある。たとえば、特定用途向けIC(ASIC)を構築するための設計の流れ200は、標準的なコンポーネントを設計するための設計の流れ200とは異なる可能性がある。設計構造202は、好ましくは、設計プロセス204への入力であり、IPプロバイダ、中核開発業者、またはその他の設計会社から得られるか、または設計の流れのオペレータによって生成されるか、あるいはその他のソースから得られる可能性がある。設計構造202は、概略図またはハードウェア記述言語(HDL:hardware-description language)(たとえば、Verilog、VHDL、Cなど)の形でSRAMメモリ・セル58、98,138の1つまたは複数を取り入れた回路を含む。設計構造202は、1つまたは複数の機械可読媒体上に収容される可能性がある。たとえば、設計構造202は、回路のテキスト・ファイルまたは図表現にすることができる。設計プロセス204は、好ましくは、その回路をネットリスト206に合成(または変換)し、ネットリスト206は、たとえば、ワイヤ、トランジスタ、論理ゲート、制御回路、入出力、モデルなどのリストであって、少なくとも1つの機械可読媒体上に記録され、集積回路設計内の他の要素および回路への接続を記述するものである。これは、その回路用の設計仕様およびパラメータに応じて、ネットリスト206が1回または複数回再合成される、反復プロセスになる可能性がある。
【0077】
設計プロセス204は、様々な入力の使用を含むことができ、たとえば、所与の製造技術(たとえば、異なる技術ノード、32nm、45nm、90nmなど)に関する、モデル、レイアウト、記号表現を含む、1組の一般に使用されるエレメント、回路、およびデバイスを収容可能なライブラリ・エレメント208、設計仕様210、特徴付けデータ212、検証データ214、設計ルール216、およびテスト・データ・ファイル218(テスト・パターンおよびその他のテスト情報を含むことができる)からの入力を含む可能性がある。設計プロセス204はさらに、たとえば、タイミング分析、検証、設計ルールのチェック、配置および経路指定操作などの標準的な回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス204で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を把握することができる。本発明の設計構造は、特定の設計の流れに限定されない。
【0078】
設計プロセス204は好ましくは、図8、図14、および図23に示されている本発明の少なくとも1つの実施形態を、任意の追加の集積回路設計またはデータ(適用可能である場合)とともに、第2の設計構造220に変換する。設計構造220は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する(たとえば、このような設計構造を保管するためのGDSII(GDS2)、GL1、OASIS、または任意のその他の適切なフォーマットで保管された情報)。設計構造220は、たとえば、図8、図14、および図23に示されている本発明の少なくとも1つの実施形態を生産するために半導体メーカが必要とするテスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインの経路を指定するためのデータ、および任意のその他のデータなどの情報を含むことができる。次に設計構造220はステージ222に移行することができ、そのステージで設計構造220は、たとえば、テープアウト(tape-out)への移行、製造段階へのリリース、マスク業者へのリリース、他の設計業者への送信、カスタマへの返送などが行われる。
【0079】
本明細書で「垂直(vertical)」、「水平(horizontal)」などの用語に言及する場合、準拠枠(frame of reference)を確立するために、一例として言及するのであって、限定として言及するわけではない。本明細書で使用する「水平」という用語は、その実際の3次元空間の向きにかかわらず、半導体ウェハまたは基板の通常の平面に平行な平面として定義される。「垂直」という用語は、上記で定義した水平に対して直角をなす方向を指す。「の上に(on)」、「の上方に(above)」、「の下方に(below)」、「側面の(side)(「側壁」など)」、「より高い(higher)」、「より低い(lower)」、「の真上に(over)」、「の真下に(beneath)」、「の下に(under)」などの用語は、水平面に関して定義される。本発明の諸実施形態を記述するために、その他の様々な準拠枠を使用できることは言うまでもない。2つの層という文脈で使用する「の上に(on)」という用語は、これらの層の間に少なくとも何らかの接触があることを意味する。「の真上に(over)」という用語は、極めて接近している2つの層であって、おそらく接触は可能であるが必須ではない1つまたは複数の追加の層が介在している可能性のある2つの層を意味する。本明細書で使用する「の上に(on)」または「の真上に(over)」のいずれも、どのような指向性も示さない。
【0080】
本明細書では半導体構造の形成について、特定の順序の形成段階およびステップによって説明してきた。しかし、その順序は記載したものと異なる可能性があることは言うまでもない。たとえば、2つまたはそれ以上の形成ステップの順序は、示されている順序に対して入れ替えることができる。その上、2つまたはそれ以上の形成ステップは、同時にまたは部分的に同時に実行することができる。加えて、様々な形成ステップを省略することができ、他の形成ステップを追加することもできる。このような変形がいずれも本発明の範囲内のものであることは言うまでもない。また、本発明の特徴は必ずしも一定の縮尺で図面に示されているわけではないことも言うまでもない。
【0081】
本発明は様々な実施形態の記載によって例証されており、これらの実施形態はかなり詳しく記載されているが、特許請求の範囲を制限するかまたは何らかの点で特許請求の範囲をこのような詳細に限定することは、本出願人の意図ではない。追加の利点および変更は当業者には容易に明らかになるであろう。したがって、本発明は、そのより広い態様において、図示され記載された特定の詳細、代表的な装置および方法、例示的な例に限定されない。したがって、本出願人の全般的な発明概念の範囲を逸脱せずに、このような詳細から離脱することは可能である。
【特許請求の範囲】
【請求項1】
不純物ドープ領域を有する第1の半導体領域と、
前記第1の半導体領域に並置された第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域と、
前記第1の誘電体領域を越えて前記第1の半導体領域から前記第2の半導体領域まで伸びる第1のゲート導体構造であって、前記第1の半導体領域の上に重なる第1の側壁を有する前記第1のゲート導体構造と、
前記第1の半導体領域上の第1の電気的接続ブリッジであって、前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1のゲート導体構造の前記第1の側壁に電気的に接続する前記第1の電気的接続ブリッジと、
を含む、半導体デバイス構造。
【請求項2】
前記第1のゲート導体構造が前記第1の側壁によって接続された第2および第3の側壁を含み、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸びる、請求項1記載のデバイス構造。
【請求項3】
前記第1の側壁および前記電気的接続ブリッジの一部分が物理的に直接接触しており、
前記第1のゲート導体構造の前記第2の側壁上の第1の誘電体スペーサと、
前記第1のゲート導体構造の前記第3の側壁上の第2の誘電体スペーサと、
をさらに含む、請求項2記載のデバイス構造。
【請求項4】
前記第1の半導体領域が前記第2の半導体領域と第3の半導体領域との間になるように前記第1の半導体領域に並置された第3の半導体領域であって、不純物ドープ領域を有する前記第3の半導体領域と、
前記第1の半導体領域と前記第3の半導体領域との間の第2の誘電体領域と、
をさらに含む、請求項1記載のデバイス構造。
【請求項5】
前記第2の誘電体領域を越えて前記第1の半導体領域から前記第3の半導体領域まで伸びる導線であって、前記第2の半導体領域の上に重なる第1の側壁と前記第3の半導体領域の上に重なる第2の側壁とを有し、前記第1および第2の不純物ドープ領域を電気的に接続する前記導線
をさらに含む、請求項4記載のデバイス構造。
【請求項6】
前記第1の電気的接続ブリッジが、前記第1の半導体領域内の前記不純物ドープ領域を前記導線の前記第1の側壁に電気的に接続する他の部分を有する、請求項5記載のデバイス構造。
【請求項7】
前記第2および第3のアクティブ半導体領域を接続するために前記第1の誘電体領域にまたがる半導体ブリッジであって、前記第1および第2の不純物ドープ領域を電気的に接続する半導体ブリッジ
をさらに含む、請求項4記載のデバイス構造。
【請求項8】
前記第1の半導体領域内の前記不純物ドープ領域に電気的に結合された第1の接点と、
前記第2の半導体領域内の前記不純物ドープ領域に電気的に結合された第2の接点と、
前記第1の接点と前記第2の接点との間の電気的接続ブリッジを画定するメタライゼーション線と、
をさらに含む、請求項4記載のデバイス構造。
【請求項9】
前記不純物ドープ領域が第1のトランジスタのドレインを含み、
前記第2の半導体領域内に画定されたソース領域と、前記第2の半導体領域内に画定されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第2の半導体領域内に画定されたチャネル領域とを有し、前記第1のゲート導体構造の一部分が前記チャネル領域の上に重なる第2のトランジスタ
をさらに含む、請求項1記載のデバイス構造。
【請求項10】
前記第1のゲート導体構造が、前記第1の側壁を所持する第1のライン・セグメントと、前記第1の側壁に向い合う第2の側壁を有する第2のライン・セグメントにセグメント化された導線を含み、前記第1および第2のライン・セグメントが共線的である、請求項1記載のデバイス構造。
【請求項11】
前記第1の半導体領域に最も近い第2の誘電体領域であって、前記第2のライン・セグメントの前記第2の側壁がその上に重なる第2の誘電体領域
をさらに含む、請求項10記載のデバイス構造。
【請求項12】
前記第1の電気的接続ブリッジが、前記第1の半導体領域上の第1の部分と、前記第1のゲート導体構造の前記第1の側壁上の第2の部分とを有する金属シリサイド層を含み、前記第1および第2の部分が相互に電気的に接続される、請求項1記載のデバイス構造。
【請求項13】
前記第2の半導体領域が第2の不純物ドープ領域を含み、
前記第1の半導体領域と前記第2の半導体領域との間に伸びる第2のゲート導体構造であって、前記第2の半導体領域の上に重なる第2の側壁を有する第2のゲート導体構造と、
前記第2の半導体領域を越えて伸びる第2の電気的接続ブリッジであって、前記第2の半導体領域内の前記第2の不純物ドープ領域を前記第2のゲート導体構造の前記第2の側壁に電気的に接続する第2の電気的接続ブリッジと、
をさらに含む、請求項1記載のデバイス構造。
【請求項14】
並置された第1および第2の半導体領域と、前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域とを含む半導体デバイス構造を基板内に形成するための方法において、
前記第1の半導体領域内に第1の不純物ドープ領域を形成するステップと、
前記第1の誘電体領域を越えて前記第1の半導体領域と前記第2の半導体領域との間に伸びる第1の導線を形成するステップと、
前記第1の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第1の側壁を画定するステップと、
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1の導線の前記第1の側壁に電気的に接続する前記第1の半導体領域上の第1の電気的接続ブリッジを形成するステップと、
を含む前記方法。
【請求項15】
前記第1の導線の前記セクションを除去する前記ステップが、
前記導線の前記セクションを露出する開口部を有するトリム・マスクを加えるステップと、
前記導線の前記露出セクションをエッチングするステップと、
をさらに含む、請求項14記載の方法。
【請求項16】
前記第1の導線が前記第1の側壁によって接続された第2および第3の側壁を有し、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸び、
前記第1の導線の前記露出セクションをエッチングする前に、前記第2のおよび第3の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項15記載の方法。
【請求項17】
前記第1の誘電体領域を越えて前記第1の半導体領域と前記第2の半導体領域との間に伸びる第2の導線を形成するステップであって、前記第1および第2の導線が実質的に平行であり、空間によって分離されているステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁と前記第2の半導体領域の上に重なる第3の側壁を画定するステップと、
をさらに含む、請求項14記載の方法。
【請求項18】
前記第1の電気的接続ブリッジを形成する前記ステップが、
前記第1の半導体領域上の第1の部分と、前記第1の導線の前記第1の側壁上の第2の部分と、前記第2の導線の前記第2の側壁上の第3の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第1、第2、および第3の部分が相互に電気的に接続されるステップ
をさらに含む、請求項17記載の方法。
【請求項19】
前記第1の導線が前記第1の側壁によって接続された第2および第3の側壁を有し、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸び、
前記第1の導線の前記セクションが除去される前に、前記第2および第3の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項14記載の方法。
【請求項20】
前記第1の電気的接続ブリッジを形成する前記ステップが、
前記第1の半導体領域上の第1の部分と、前記ゲート導体構造の前記第1の側壁上の第2の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第1および第2の部分が相互に電気的に接続されるステップ
をさらに含む、請求項14記載の方法。
【請求項21】
前記第1の導線に実質的に平行で、前記第1の導線から空間によって分離された第2の導線を形成するステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁を画定するステップと、
をさらに含む、請求項20記載の方法。
【請求項22】
前記金属シリサイドが、前記第1および第2の部分に電気的に接続された、前記第2の側壁上の第3の部分を有する、請求項21記載の方法。
【請求項23】
前記基板が、前記第1の半導体領域に並置された第3の半導体領域と、前記第1の半導体領域と前記第3の半導体領域との間の第2の誘電体領域とをさらに含み、
前記第2の半導体領域内に第2の不純物ドープ領域を形成するステップと、
前記第2の誘電体領域を越えて前記第1の半導体領域と前記第3の半導体領域との間に伸びる第2の導線を形成するステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁と、前記第3の半導体領域の上に重なる第3の側壁とを画定するステップと、
をさらに含む、請求項14記載の方法。
【請求項24】
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第2の導線の前記側壁に電気的に接続し、前記第1の半導体領域を越えて伸びる第2の電気的接続ブリッジを形成するステップ
をさらに含む、請求項23記載の方法。
【請求項25】
前記第2の半導体領域内の前記第2の不純物ドープ領域を前記第2の導線の前記側壁に電気的に接続し、前記第3の半導体領域を越えて伸びる第3の電気的接続ブリッジを形成するステップ
をさらに含む、請求項24記載の方法。
【請求項26】
ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造において、
不純物ドープ領域を有する第1の半導体領域と、
前記第1の半導体領域に並置された第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域と、
前記第1の誘電体領域を越えて前記第1の半導体領域から前記第2の半導体領域に伸びる第1のゲート導体構造であって、前記第1の半導体領域の上に重なる第1の側壁を有する第1のゲート導体構造と、
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1のゲート導体構造の前記第1の側壁に電気的に接続する前記第1の半導体領域上の第1の電気的接続ブリッジと、
を定める設計構造。
【請求項27】
前記設計構造が、前記設計を記述するネットリストを含む、請求項26記載の設計構造。
【請求項28】
前記設計構造が、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐する、請求項26記載の設計構造。
【請求項29】
前記設計構造が、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも1つを含む、請求項26記載の設計構造。
【請求項1】
不純物ドープ領域を有する第1の半導体領域と、
前記第1の半導体領域に並置された第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域と、
前記第1の誘電体領域を越えて前記第1の半導体領域から前記第2の半導体領域まで伸びる第1のゲート導体構造であって、前記第1の半導体領域の上に重なる第1の側壁を有する前記第1のゲート導体構造と、
前記第1の半導体領域上の第1の電気的接続ブリッジであって、前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1のゲート導体構造の前記第1の側壁に電気的に接続する前記第1の電気的接続ブリッジと、
を含む、半導体デバイス構造。
【請求項2】
前記第1のゲート導体構造が前記第1の側壁によって接続された第2および第3の側壁を含み、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸びる、請求項1記載のデバイス構造。
【請求項3】
前記第1の側壁および前記電気的接続ブリッジの一部分が物理的に直接接触しており、
前記第1のゲート導体構造の前記第2の側壁上の第1の誘電体スペーサと、
前記第1のゲート導体構造の前記第3の側壁上の第2の誘電体スペーサと、
をさらに含む、請求項2記載のデバイス構造。
【請求項4】
前記第1の半導体領域が前記第2の半導体領域と第3の半導体領域との間になるように前記第1の半導体領域に並置された第3の半導体領域であって、不純物ドープ領域を有する前記第3の半導体領域と、
前記第1の半導体領域と前記第3の半導体領域との間の第2の誘電体領域と、
をさらに含む、請求項1記載のデバイス構造。
【請求項5】
前記第2の誘電体領域を越えて前記第1の半導体領域から前記第3の半導体領域まで伸びる導線であって、前記第2の半導体領域の上に重なる第1の側壁と前記第3の半導体領域の上に重なる第2の側壁とを有し、前記第1および第2の不純物ドープ領域を電気的に接続する前記導線
をさらに含む、請求項4記載のデバイス構造。
【請求項6】
前記第1の電気的接続ブリッジが、前記第1の半導体領域内の前記不純物ドープ領域を前記導線の前記第1の側壁に電気的に接続する他の部分を有する、請求項5記載のデバイス構造。
【請求項7】
前記第2および第3のアクティブ半導体領域を接続するために前記第1の誘電体領域にまたがる半導体ブリッジであって、前記第1および第2の不純物ドープ領域を電気的に接続する半導体ブリッジ
をさらに含む、請求項4記載のデバイス構造。
【請求項8】
前記第1の半導体領域内の前記不純物ドープ領域に電気的に結合された第1の接点と、
前記第2の半導体領域内の前記不純物ドープ領域に電気的に結合された第2の接点と、
前記第1の接点と前記第2の接点との間の電気的接続ブリッジを画定するメタライゼーション線と、
をさらに含む、請求項4記載のデバイス構造。
【請求項9】
前記不純物ドープ領域が第1のトランジスタのドレインを含み、
前記第2の半導体領域内に画定されたソース領域と、前記第2の半導体領域内に画定されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第2の半導体領域内に画定されたチャネル領域とを有し、前記第1のゲート導体構造の一部分が前記チャネル領域の上に重なる第2のトランジスタ
をさらに含む、請求項1記載のデバイス構造。
【請求項10】
前記第1のゲート導体構造が、前記第1の側壁を所持する第1のライン・セグメントと、前記第1の側壁に向い合う第2の側壁を有する第2のライン・セグメントにセグメント化された導線を含み、前記第1および第2のライン・セグメントが共線的である、請求項1記載のデバイス構造。
【請求項11】
前記第1の半導体領域に最も近い第2の誘電体領域であって、前記第2のライン・セグメントの前記第2の側壁がその上に重なる第2の誘電体領域
をさらに含む、請求項10記載のデバイス構造。
【請求項12】
前記第1の電気的接続ブリッジが、前記第1の半導体領域上の第1の部分と、前記第1のゲート導体構造の前記第1の側壁上の第2の部分とを有する金属シリサイド層を含み、前記第1および第2の部分が相互に電気的に接続される、請求項1記載のデバイス構造。
【請求項13】
前記第2の半導体領域が第2の不純物ドープ領域を含み、
前記第1の半導体領域と前記第2の半導体領域との間に伸びる第2のゲート導体構造であって、前記第2の半導体領域の上に重なる第2の側壁を有する第2のゲート導体構造と、
前記第2の半導体領域を越えて伸びる第2の電気的接続ブリッジであって、前記第2の半導体領域内の前記第2の不純物ドープ領域を前記第2のゲート導体構造の前記第2の側壁に電気的に接続する第2の電気的接続ブリッジと、
をさらに含む、請求項1記載のデバイス構造。
【請求項14】
並置された第1および第2の半導体領域と、前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域とを含む半導体デバイス構造を基板内に形成するための方法において、
前記第1の半導体領域内に第1の不純物ドープ領域を形成するステップと、
前記第1の誘電体領域を越えて前記第1の半導体領域と前記第2の半導体領域との間に伸びる第1の導線を形成するステップと、
前記第1の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第1の側壁を画定するステップと、
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1の導線の前記第1の側壁に電気的に接続する前記第1の半導体領域上の第1の電気的接続ブリッジを形成するステップと、
を含む前記方法。
【請求項15】
前記第1の導線の前記セクションを除去する前記ステップが、
前記導線の前記セクションを露出する開口部を有するトリム・マスクを加えるステップと、
前記導線の前記露出セクションをエッチングするステップと、
をさらに含む、請求項14記載の方法。
【請求項16】
前記第1の導線が前記第1の側壁によって接続された第2および第3の側壁を有し、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸び、
前記第1の導線の前記露出セクションをエッチングする前に、前記第2のおよび第3の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項15記載の方法。
【請求項17】
前記第1の誘電体領域を越えて前記第1の半導体領域と前記第2の半導体領域との間に伸びる第2の導線を形成するステップであって、前記第1および第2の導線が実質的に平行であり、空間によって分離されているステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁と前記第2の半導体領域の上に重なる第3の側壁を画定するステップと、
をさらに含む、請求項14記載の方法。
【請求項18】
前記第1の電気的接続ブリッジを形成する前記ステップが、
前記第1の半導体領域上の第1の部分と、前記第1の導線の前記第1の側壁上の第2の部分と、前記第2の導線の前記第2の側壁上の第3の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第1、第2、および第3の部分が相互に電気的に接続されるステップ
をさらに含む、請求項17記載の方法。
【請求項19】
前記第1の導線が前記第1の側壁によって接続された第2および第3の側壁を有し、前記第2および第3の側壁が前記第1の側壁から前記第1の半導体領域、前記第1の誘電体領域、および前記第2の半導体領域を越えて伸び、
前記第1の導線の前記セクションが除去される前に、前記第2および第3の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項14記載の方法。
【請求項20】
前記第1の電気的接続ブリッジを形成する前記ステップが、
前記第1の半導体領域上の第1の部分と、前記ゲート導体構造の前記第1の側壁上の第2の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第1および第2の部分が相互に電気的に接続されるステップ
をさらに含む、請求項14記載の方法。
【請求項21】
前記第1の導線に実質的に平行で、前記第1の導線から空間によって分離された第2の導線を形成するステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁を画定するステップと、
をさらに含む、請求項20記載の方法。
【請求項22】
前記金属シリサイドが、前記第1および第2の部分に電気的に接続された、前記第2の側壁上の第3の部分を有する、請求項21記載の方法。
【請求項23】
前記基板が、前記第1の半導体領域に並置された第3の半導体領域と、前記第1の半導体領域と前記第3の半導体領域との間の第2の誘電体領域とをさらに含み、
前記第2の半導体領域内に第2の不純物ドープ領域を形成するステップと、
前記第2の誘電体領域を越えて前記第1の半導体領域と前記第3の半導体領域との間に伸びる第2の導線を形成するステップと、
前記第2の導線の1セクションを除去して、前記第1の半導体領域の上に重なる第2の側壁と、前記第3の半導体領域の上に重なる第3の側壁とを画定するステップと、
をさらに含む、請求項14記載の方法。
【請求項24】
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第2の導線の前記側壁に電気的に接続し、前記第1の半導体領域を越えて伸びる第2の電気的接続ブリッジを形成するステップ
をさらに含む、請求項23記載の方法。
【請求項25】
前記第2の半導体領域内の前記第2の不純物ドープ領域を前記第2の導線の前記側壁に電気的に接続し、前記第3の半導体領域を越えて伸びる第3の電気的接続ブリッジを形成するステップ
をさらに含む、請求項24記載の方法。
【請求項26】
ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造において、
不純物ドープ領域を有する第1の半導体領域と、
前記第1の半導体領域に並置された第2の半導体領域と、
前記第1の半導体領域と前記第2の半導体領域との間の第1の誘電体領域と、
前記第1の誘電体領域を越えて前記第1の半導体領域から前記第2の半導体領域に伸びる第1のゲート導体構造であって、前記第1の半導体領域の上に重なる第1の側壁を有する第1のゲート導体構造と、
前記第1の半導体領域内の前記第1の不純物ドープ領域を前記第1のゲート導体構造の前記第1の側壁に電気的に接続する前記第1の半導体領域上の第1の電気的接続ブリッジと、
を定める設計構造。
【請求項27】
前記設計構造が、前記設計を記述するネットリストを含む、請求項26記載の設計構造。
【請求項28】
前記設計構造が、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐する、請求項26記載の設計構造。
【請求項29】
前記設計構造が、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも1つを含む、請求項26記載の設計構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
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【図4】
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【図19】
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【図21】
【図22】
【図23】
【図24】
【公表番号】特表2010−524247(P2010−524247A)
【公表日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2010−502500(P2010−502500)
【出願日】平成20年4月8日(2008.4.8)
【国際出願番号】PCT/EP2008/054235
【国際公開番号】WO2008/125551
【国際公開日】平成20年10月23日(2008.10.23)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成20年4月8日(2008.4.8)
【国際出願番号】PCT/EP2008/054235
【国際公開番号】WO2008/125551
【国際公開日】平成20年10月23日(2008.10.23)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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