【課題】良好な電気的特性を得ながら、高い残留分極量を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板等の上又は上方に形成された絶縁膜１上に、強誘電体キャパシタ５が形成されている。強誘電体キャパシタ５には、絶縁膜１上に形成された下部電極２、その上に形成された容量絶縁膜３、及びその上に形成された上部電極４が設けられている。容量絶縁膜３としては、Ｂｉ_1-YＬａ_YＦｅ_1-XＮｉ_XＯ₃膜が形成されている。このＢｉ_1-YＬａ_YＦｅ_1-XＮｉ_XＯ₃膜は、ＢｉＦｅＯ₃を主成分とした膜であり、Ｌａの含有量が４ｍｏｌ％〜２１ｍｏｌ％、Ｎｉの含有量が０ｍｏｌ％より多く１５ｍｏｌ％以下となっている。このような構造の強誘電体キャパシタでは、高い残留分極量Ｐｒを得ながら、リーク電流Ｉ_leakを低く抑えることができる。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】高集積化が容易であり、高い信頼性を持つ不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板上１０５に形成され、第１導電型の第１ドーピング層１１５と、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長し、第１導電型と逆の導電性を有する第２導電型の半導体柱１２０と、半導体柱１２０の側壁を一回り取り囲む制御ゲート電極１５０ａと、半導体柱１２０と制御ゲート電極１５０ａとの間に介在された電荷保存層１４０ａと、半導体柱１２０と電気的に連結されるように半導体柱１２０上に配置され、第１導電型の第２ドーピング層１３０と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】 容量シミュレータを用いた半導体装置設計方法とこれを用いた半導体装置の製造方法を提供することである。
【解決手段】半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の製造方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出する半導体装置の設計方法と、算出された容量が最適値となるように、前記絶縁体および前記電極のサイズを調整することを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供する。
【解決手段】本発明の例に係るメモリセルは、ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、電荷蓄積層上に形成され、第１絶縁膜より高い誘電率を持つ第２絶縁膜と、第２絶縁膜上に形成された制御ゲート電極とを備える。また、第１絶縁膜の組成と電荷蓄積層の組成との関係は、(A) 第１絶縁膜の価電子帯バンドオフセットが電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 電荷蓄積層内の酸素空孔によるトラップエネルギー準位が電荷蓄積層のバンドギャップ内に存在する、ことを条件に決定される。 （もっと読む）

【課題】ＦｉｎＦＥＴを用いた半導体装置において、ＧＩＤＬ低減を低減し、一方でコンタクト抵抗の上昇を抑えることができるコンタクト形状を有する半導体装置を提供する。
【解決手段】Ｆｉｎ構造電界効果トランジスタのソース及びドレイン領域を、コンタクトホール１３形成後の不純物注入とポリシリコンコンタクトプラグ１４からの不純物染み出しを積極的に利用し、固相拡散により形成する。また、コンタクトプラグ１４を凸状半導体層１０１ａの側面に延ばし、側壁部１４ａを形成して、コンタクト面積を増加させる。 （もっと読む）

【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。
【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。 （もっと読む）

【課題】 半導体装置の設計方法、これを用いた製造方法、および、コンピューターを３次元シミュレータとして機能させるためのソフトウエアを提供ことである。
【解決手段】半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の設計方法であって、前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方法をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記容量、配線、インダクタンス成分を算出する半導体装置の設計方法が提供される。 （もっと読む）

【課題】多結晶シリコンの空乏化を抑制して微細化ができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持していることを特徴とする半導体装置が提供される。また、絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】リーク電流を低減することが可能な半導体装置とその製造方法を提供すること。
【解決手段】複数のセル活性領域１０２をセル領域Cに備えたシリコン基板１と、複数のセル活性領域１０２の間のシリコン基板１に形成された素子分離溝１ａと、素子分離溝１ａに形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜２１上に形成され、シリコン基板１及びキャパシタ誘電体膜２１と共にキャパシタQを構成するキャパシタ上部電極２３ｂとを有し、セル領域Cの横のシリコン基板１にダミー活性領域１０３を設けたことを特徴とする半導体装置による。 （もっと読む）

【課題】高速かつ高精度にメモリセルを試験することができる半導体記憶装置およびその試験方法を提供する。
【解決手段】半導体記憶装置は、メモリセルが二次元配置されたメモリセルアレイＭＣＡと、メモリセルアレイの各行のメモリセルに接続されたワード線ＷＬと、メモリセルアレイの各列のメモリセルに接続されたビット線ＢＬと、ビット線に接続され、メモリセルに格納されたデータを検出するセンスアンプＳ／Ａと、電源から所定の基準電流を流す試験パッドＰＡＤと、電源と試験パッドとの間に接続され、かつ、電源とビット線との間に介在するテスト回路であって、ビット線を介して基準電流に対応する試験電流をメモリセルのうち試験対象である対象メモリセルへ流すテスト回路ＭＣとを備えている。 （もっと読む）

モノリシックな３次元ＮＡＮＤストリングは、第２のメモリセルの上に位置する第１のメモリセルを含む。第１のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第２の導電形半導体領域の間に位置する第１の導電形半導体領域である第１の支柱である。第２のメモリセルの半導体活性領域は、上方から見て正方形または長方形の断面を有し、第１の支柱の下に位置し、第２の導電形半導体領域の間に位置する第１の導電柄半導体領域である第２の支柱である。第１の支柱の１つの第２の導電形半導体領域は、第２の支柱の１つの第２の導電形半導体領域とコンタクトしている。
（もっと読む）

【課題】相変化物質層の形成方法及びこれを用いる相変化メモリ装置の製造方法が開示される。
【解決手段】相変化物質層を形成するために、アンチモンとテルルを含むカルコゲンターゲットにスパッタリング工程を行い、前記ターゲットから前記ターゲットを構成する粒子を離脱させる。その後、カルコゲン化合物に含まれたアンチモンの揮発温度より低くかつ前記テルルの揮発される温度条件において前記ターゲットから離脱された粒子を基板上に蒸着させて、テルルの含量が５〜５０％であるカルコゲン化合物を形成する。その結果、テルルの含量が５〜５０％であるカルコゲン化合物を含み、優秀な電気的特性及び優秀な信頼性を有する相変化物質層が形成される。 （もっと読む）

【課題】素子分離絶縁層を埋込性良く素子分離溝内に埋込むと共に、ゲート絶縁膜の信頼性を保持できるようにする。
【解決手段】素子分離絶縁膜４が、第１のシリコン酸化膜４ａ、例えばＢＰＳＧ膜からなる第２のシリコン酸化膜４ｂ、例えばシリコン窒化膜からなる不要物ブロック膜４ｃ、塗布型絶縁膜４ｄが順次積層された４層構造に構成されている。不要物ブロック膜４ｃは第１のシリコン酸化膜４ａを介してゲート絶縁膜５の側面を覆い、塗布型絶縁膜４ｄからの不要物がゲート絶縁膜５に侵入することを防止する。 （もっと読む）

【課題】リーク電流が抑えられ情報保持特性の高い半導体装置を作製でき、素子の微細化に適した製造方法を提供する。
【解決手段】互いに隣接する第１のゲート配線層および第２のゲート配線層と、これらの配線層間側に設けられた第１の拡散層と、前記配線層間の外側の一方に設けられた第２の拡散層と、前記配線層間の外側の他方に設けられた第３の拡散層を有する半導体装置の製造方法であって、半導体基板上に開口をもつ第１のマスクを形成する工程と、第１のマスクを用いて閾値電圧制御用の不純物を注入する工程と、第１のマスクを用いて第１の不純物を注入して第１の拡散層を形成する工程と、第１のマスクを除去した後、第１のゲート配線層および第２のゲート配線層を形成する工程と、第１のゲート配線層および第２のゲート配線層を第２のマスクに、第２の不純物を注入して第２の拡散層および第３の拡散層を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】メモリセルが直列接続されたメモリセルユニット１１が複数設けられたメモリセルアレイ１０と、前記メモリセルの前記制御ゲートに接続されたワード線ＷＬと、前記メモリセルユニット１１の一端側のドレインに電気的に接続されたビット線ＢＬと、前記メモリセルユニット１１の他端側のソースに電気的に接続されたソース線ＳＬと、前記メモリセルから前記ビット線ＢＬに読み出されたデータを増幅するセンスアンプ２０と、前記ワード線ＷＬを選択するロウデコーダ３０と、前記ロウデコーダ３０内部に配置され、前記ソース線ＳＬに対して第１電圧を与えるソース線ドライバ回路４０とを具備する。 （もっと読む）

【課題】製造工程数の削減、また、それに加えて高速動作性、高信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。メモリセルユニットは、メモリセルが複数個直列に接続されて構成される。ゲートトランジスタは、メモリセルユニットに直列に接続される。抵抗素子は、二層ゲート構造を用いて構成され、第１の導電体が抵抗体として用いられ、この第１の導電体上の一部の領域に関し第２の導電体及び絶縁膜が除去されている。 （もっと読む）

【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】素子分離膜が半導体基板に埋め込まれた構造である場合、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に溝１ａを形成し、該溝１ａに酸化シリコン膜からなる素子分離膜２を埋め込む工程と、素子分離膜２上に窒化シリコン膜１２を形成する工程と、素子分離膜２及び窒化シリコン膜１２を熱処理することにより、素子分離膜２の表面に酸化窒化シリコン膜２ｂを形成する工程と、窒化シリコン膜１２を除去する工程とを具備する。 （もっと読む）