【課題】強誘電体キャパシタの水素や水分による劣化を抑制するＦｅＲＡＭを提供する。
【解決手段】ＦｅＲＡＭの強誘電体キャパシタ４をＡｌＯ膜１１で覆うことにより、水素や水分が強誘電体キャパシタ４に到達するのをブロックする。さらに、強誘電体キャパシタ４の周辺に、ＦｅＲＡＭの電気伝導には寄与しないダミープラグ４０を設けることにより、ダミープラグ４０を設けなかった場合に比べて第２層間絶縁膜１２の体積を減らし、第２層間絶縁膜１２に含まれる水分に起因した強誘電体キャパシタ４の劣化を抑える。 （もっと読む）

【課題】 金属酸化膜パターン形成方法及びこれを利用した半導体素子の形成方法を提供する。
【解決手段】 誘電膜として機能する金属酸化膜パターン形成方法において、基板上に下部に行くほど線幅が増加する予備金属酸化膜パターンを形成する。前記予備金属酸化膜パターンを０．１％乃至１０％ハロゲン元素を含むガス及び不活性ガスを含むソースガスを利用してプラズマ処理して下部線幅が減少された金属酸化膜パターンを形成する。このようにハロゲン元素を含むガス及び不活性ガスを含むソースガスを利用してプラズマ処理することにより、下部線幅が減少された金属酸化膜パターンを獲得することができ、これにより、半導体素子の集積度を向上させることができる。又、前記金属酸化膜パターンの側壁に残留するエッチング残留物も共に除去することにより、半導体素子の信頼度を向上させることができる。 （もっと読む）

【課題】不揮発性記憶素子等に用いられる強誘電体キャパシタを備えた半導体装置について、半導体ウェハの外周縁部上における強誘電体層の浮きや剥がれを防止すること。
【解決手段】半導体ウェハ１上に形成された絶縁膜１３と、半導体ウェハ１の外周縁部１ａを含む領域上で絶縁膜１３上に形成されて金属を含有するバリア層１７と、半導体ウェハ１の外周縁部１ａ上にエッジカットを有し且つバリア層１７上に形成されたキャパシタ下部電極層１８と、外周縁部１ａ上でキャパシタ下部電極層１８からはみ出しているバリア層１７上に形成された酸化物層２１と、キャパシタ下部電極層１８上と酸化物層２１上に形成された強誘電体層２２，２３とを有する。 （もっと読む）

【課題】ポリシリコンフィンを有する不揮発性メモリトランジスタ、該トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該装置の製造方法を提供する。
【解決手段】半導体基板の上部に突出した活性フィンと、活性フィンの上面及び側壁上に位置する少なくとも一つの第１電荷保存パターンと、少なくとも一つの第１電荷保存パターンの上面上に位置し、活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインと、少なくとも一つの第１制御ゲートライン上に位置する層間絶縁膜と、層間絶縁膜上に位置するポリシリコンフィンと、ポリシリコンフィンの上面及び側壁上に位置する少なくとも一つの第２電荷保存パターンと、第２電荷保存パターンの上面上に位置し、ポリシリコンフィンの上部を横切る少なくとも一つの第２制御ゲートラインと、を備える積層型不揮発性メモリ装置である。 （もっと読む）

【課題】端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止され、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置を提供する。
【解決手段】基板３０１と、基板３０１表面部に所定間隔を空けて形成された素子分離絶縁膜と、基板３０１上の素子分離絶縁膜間に形成された第１の絶縁膜３０２と、第１の絶縁膜３０２上に形成された第１の電極層３０３と、第１の電極層３０３の一端領域上に形成された第２の絶縁膜３０４と、第２の絶縁膜３０４上に形成された第２の電極層３０５、３０６と、一端が第２の電極層３０５、３０６に掛かるように第１の電極層３０３上に形成されたコンタクトプラグ３１１と、を備える。 （もっと読む）

【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが半導体基板２上に積層されてなる積層膜からなり、積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体３を採用する。 （もっと読む）

【課題】動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供する。
【解決手段】電圧の印加によって抵抗値が変化する抵抗変化層４１が下部電極４２と上部電極４３に挟まれてなる構造を有する抵抗変化メモリ素子４０を備えた半導体装置であって、前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部４３Ａが形成され、抵抗変化層４１には凸部４３Ａに対応する凹部４１Ａが形成され、凹部４１Ａに相当する部分では抵抗変化層４１（遷移金属酸化物、例えばニッケル酸化膜）の厚さが薄くなって、凹部４１Ａの周囲に対して大幅に抵抗値が小さくなるため、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積は凸部４３Ａに対応した面積となる。 （もっと読む）

【課題】高記憶容量化が可能な半導体装置およびその製造方法を提供する。
【解決手段】基板１０上にビットライン層１５ａ、１５ｂ、１５ｃに上下を挟まれた複数のチャネル層１４ａ、１４ｂが積層された積層構造１７と、積層構造１７中にチャネル層１４ａ、１４ｂに形成された溝部１８の側方に設けられたゲート電極３０と、ゲート電極３０とチャネル層１４ａ、１４ｂとの間に設けられた電荷蓄積層２４と、を有する半導体装置。 （もっと読む）

【課題】半導体記憶装置においてキャパシタの蓄積容量の増加を図る。
【解決手段】半導体記憶装置は、トランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル間を素子分離する素子分離部２２とを具備する。素子分離部２２は、半導体基板２の第１表面内に形成された第１トレンチ６内に埋め込まれた素子分離絶縁膜２２を含む。キャパシタ１６は、第１トレンチ６に隣接して第１表面内に形成された第２トレンチ８内の側面及び底面上に形成されたキャパシタ絶縁膜３４と、第２トレンチ８内でキャパシタ絶縁膜３４上に埋め込まれた上側電極３６と、上側電極３６と対向するように半導体基板２内に形成された下側電極３２とを含む。トランジスタ１４は、第２トレンチ８に隣接して第１表面内に形成され且つ一方が下側電極３２に電気的に接続された一対のソース／ドレイン層４２と、一対のソース／ドレイン層４２間でゲート絶縁膜４４を介して半導体基板２上に配設されたゲート電極４６とを含む。 （もっと読む）

【課題】強誘電体キャパシタの疲労特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】ＰＺＴ膜２４ａの形成では有機金属気相成長（ＭＯＣＶＤ）法を採用し、その厚さを約５ｎｍとする。ＰＺＴ膜２４ｂの形成でもＭＯＣＶＤ法を採用し、その厚さを約９５ｎｍとする。但し、ＰＺＴ膜２４ａの組成とＰＺＴ膜２４ｂの組成とを比較すると、ＰＺＴ膜２４ｂの組成において、Ｔｉ含有量が少なく、Ｚｒ含有量が多くなるように、原料ガスの供給量を調整する。ＰＺＴ膜２４ｃの形成では、例えば化学溶液堆積（ＣＳＤ）法を採用し、その厚さを約２０ｎｍとする。但し、ＰＺＴ膜２４ｃ中のＰｂ含有量が、ＰＺＴ膜２４ａ及び２４ｂよりも、化学量論組成に近くなるよう、原料ガスの供給量を調整する。例えば、Ｚｒ含有量及びＴｉ含有量の総和と同程度とする。 （もっと読む）

【課題】 半導体装置においては、冗長回路や、基準電圧発生回路の調整のためにトランジスタのゲート絶縁膜を容量絶縁膜としたアンチヒューズが使用されている。しかしトランジスタのゲート絶縁膜が薄膜化されることで、ゲート絶縁膜を破壊した時にソフトブレークダウンとなり、良好なオーミック特性が得られにくいという問題がある。
【解決手段】 本発明のアンチヒューズは、容量絶縁膜として、サイドウォール絶縁膜を使用する。素子分離絶縁領域に基板と電気的にフローティングの状態で作られたトランジスタのゲート電極とＳＡＣ(セルフ・アライン・コンタクト)プロセスにより作成されたコンタクト電極を両電極として構成する。厚いサイドウォール絶縁膜を容量絶縁膜とすることで書き込み時にはハードブレークダウンとなり良好なオーミック特性が得られる。 （もっと読む）

【課題】動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。第１の選択信号線７１に対して、第２の選択信号線は、データ線５０の延在方向に半配列ピッチ分ずれている。 （もっと読む）

【課題】微細化に対して有利であり、コンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造法を提供する。
【解決手段】選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上の第１絶縁膜３０及び第１バリア膜３１に第１幅Ａ１で第１方向に伸びるコンタクトホール下部３５ａが、第２絶縁膜３２を貫通して底部がコンタクトホール下部３５ａと連接し、第１方向に第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂが設けられ、コンタクトホール下部３５ａ及びコンタクトホール上部３５ｂ内にコンタクト電極３６が設けられている。 （もっと読む）

【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】ローカルソース線の形成で、ソース領域とシリサイド反応が過剰になってジャンクションリークが増大するのを防止する。
【解決手段】シリコン基板１にゲート絶縁膜４を介してゲート電極ＧＭが形成され、ゲート電極ＧＭの間にソース領域Ｓ、ドレイン領域Ｄが設けられる。ソース領域Ｓの表面に多結晶シリコン層１２を形成しておくことで、チタン膜およびタングステン膜を形成してローカルソース線ＬＳを形成した場合に、シリサイドがソース領域Ｓの中に進行するのを防止する。 （もっと読む）

【課題】 微細化および低コストでの製造が可能な半導体記憶装置を提供する。
【解決手段】 第１選択トランジスタ２２は、一端がセルトランジスタ列の一端と接続され、積層された第１導電膜５２と電極間絶縁膜５３と第２導電膜５４と、ソース／ドレイン拡散層５５と、を有する。第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。第３選択トランジスタ１３は、セルトランジスタ列の他端とソース線との間に接続される。第１、第２選択トランジスタの一方において第１導電膜と第２導電膜とが接続され、他方において第１導電膜と第２導電膜とが電気的に分離されている。第１、第２選択トランジスタの他方の第２導電膜は、別の選択トランジスタの第１導電膜と接続されている。 （もっと読む）

【課題】メモリ領域とロジック領域との間に形成される層間絶縁膜の上面の段差によるショートが生じたとしても、寄生容量の増大等を伴うことなく、動作に不具合を生じないようにする。
【解決手段】半導体装置は、ビット線２Ａ及びダミービット線２Ｄを有するメモリ回路領域Ｍと、該メモリ回路領域Ｍと隣接する周辺回路領域Ｌとが形成された半導体基板を備えている。メモリ回路領域Ｍは、周辺回路領域Ｌと隣接する領域にダミーセル領域Ｄを有し、ダミーセル領域Ｄには、ダミービット線２Ｄと、該ダミービット線２Ｄの下方に形成されたセルプレート４と、該セルプレート４とダミービット線２Ｄとを電気的に接続する導電性を有するプレートコンタクト６とが形成されている。 （もっと読む）

ワンタイムまたはマルチタイムプログラマブルメモリデバイス用の、コンピュータプログラム製品を含む方法および装置。半導体が、基板の活性領域と、基板上にわたった薄い酸化物層と、第１および第２のポリシリコン層と、第１および第２の金属層とを含んでもよい。第１のポリシリコン層は、フローティングゲートを有してもよく、活性領域は、フローティングゲートに対してほぼ垂直であってもよく、第２のポリシリコン層は、コントロールゲートを含んでもよい。第１の金属層は、第１のｎ拡散領域に接続されたビット線を含んでもよく、この場合、ビット線は、フローティングゲートに対してほぼ垂直である。第２の金属層は、ワード線およびソース線を含んでもよい。ワード線は、コントロールゲートに接続されてもよく、ソース線は、第２のｎ拡散領域に接続されてもよい。薄いゲート酸化物の厚みは、６５〜７５オングストロームであってもよい。 （もっと読む）

【課題】半導体装置の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保する。
【解決手段】半導体装置１０は、シリコン基板１１と、シリコン基板１１の表面部分に形成された第１のトレンチ１２と、第１のトレンチ１２内に埋め込まれた第１の素子分離層１３と、第１の素子分離層１３から露出するシリコン基板１１上に選択エピタキシャル成長法で形成された選択成長シリコン層１４と、第１の素子分離層１３の上面及び選択成長シリコン層１４の側面から成る第２のトレンチ１６内に埋め込まれた第２の素子分離層１７と、を備える。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】素子分離膜によって限定され、第１方向に沿って配列された半導体基板の複数の第１活性領域と、複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極と、複数の第１活性領域の第１方向に沿って隣接した二つの間を横切るように第３方向に伸びる複数の第１障壁絶縁層と、を備える半導体素子である。 （もっと読む）