絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法
【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとが半導体基板2上に積層されてなる積層膜からなり、積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体3を採用する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとが半導体基板2上に積層されてなる積層膜からなり、積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体3を採用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法に関するものであり、特に、リーク電流値が低く、ボロン漏れ耐性が良好な絶縁膜積層体およびその製造方法に関するものである。
【背景技術】
【0002】
年々半導体装置は大容量化、大規模化が進展し、そのため半導体デバイスも微細化されている。この半導体デバイスの微細化に伴い、平面におけるリソグラフィ技術によるパターン寸法の縮小化とともに、縦方向の膜厚も縮小化されている。例えばトランジスタのゲート絶縁膜としても、膜厚が3nm以下の極薄のゲート絶縁膜が要求されている。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜では、膜厚3nm以下になると様々な不具合が発生する。
【0003】
例えば、ゲート絶縁膜が薄くなると、直接トンネル現象に起因してゲートリーク電流が増加する問題がある。また、ゲート絶縁膜の薄膜化に伴って、ゲート電極中のドーパント不純物(例えばボロン)が、ゲート絶縁膜中を熱拡散して、ゲート絶縁膜下のシリコン基板に突き抜けるいわゆるボロン漏れ現象が発生するおそれがある。
このためゲート絶縁膜には、リーク電流値を少なくすること、ボロン漏れ耐性に優れていることが求められている。
【0004】
現在、シリコン酸化膜以外のゲート絶縁膜の材料としては、Hf酸化物を母材としたHfSiON、HfAlON、HfZrSiON、HfZrAlONなどが知られている。
これらの材料は、MOCVD法などで作製されるが、非晶質であることが好ましいとされている。その理由は、これらの材料からなる膜が多結晶化されると、必然的に結晶粒界が存在することになり、この結晶粒界が要因になってリーク電流値が増大してしまう、ということである。
【0005】
Hfを含有する窒化シリコン酸化膜を非晶質膜として形成する方法として、下記の特許文献に開示された技術が知られている。下記特許文献1においては、1000℃以上の熱処理後でも結晶粒界が形成されないゲート絶縁膜の形成方法が開示されている。この特許文献1によると、SiO2からなる下地界面層上に、金属濃度を62%以下にし、窒素濃度を30%以上とした金属珪酸化膜を形成させ、その上には、50%〜80%以下の窒素を含有した金属珪酸化膜を形成させることによって、ゲート絶縁膜を形成している。つまり、窒素濃度に分布をもたせることによって、結晶粒界が形成されないゲート絶縁膜を作製している。
【0006】
特許文献1に記載の絶縁膜によれば、膜中に窒素が含有されているため、ボロン漏れ耐性は良好であると考えられる。しかしながら、膜が非晶質膜では、結晶質膜に比べて誘電率が減少し、要求されるEOT(Equivalent Oxide Thickness)において、結晶膜に比べて非晶質の方が物理膜厚は薄くなる。これにより、直接トンネル現象に起因したゲートリーク電流を抑制することが困難である。
【特許文献1】特開2005−64032号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上記のように、現状においては、ボロン漏れの抑制とリーク電流増加の抑制とを同時に解決する方法は確立されていない。
本発明は、上記事情に鑑みてなされたものであって、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の課題を解決するために発明者等が鋭意研究を重ねた結果、ボロン漏れ耐性が良好で且つゲートリーク電流値の低い理想的なゲート絶縁膜は、以下の特性が必要であると考えられる。すなわち、結晶粒界の形成により生じるリーク電流値の増大と、薄膜化による直接トンネル現象に起因したゲートリーク電流の増大とを抑制し、更に、絶縁膜中に窒素を含有させることでボロン漏れを抑制する必要がある。そこで、本発明者等は、以下の構成を採用することによって上記課題の解決を図ることにした。
【0009】
本発明の半導体装置用の絶縁膜積層体は、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていてもよい。
更に、本発明の半導体装置用の絶縁膜積層体においては、前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、In−plane−X線回折測定法の(111)の回折ピークから求めた結晶サイズが1nm以上5nm以下の範囲であることが好ましい。
【0010】
次に、本発明の半導体装置用の絶縁膜積層体の製造方法は、半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記微結晶質層形成工程が、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成する工程と、前記第1ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことが好ましい。
更に、前記第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記非晶質層形成工程が、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成する工程と、前記第2ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることが好ましい。
また、前記第2ハフニウム含有窒化シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることが好ましい。
【0011】
次に、本発明の半導体装置は、半導体基板上に形成されたMOSトランジスタを具備してなり、前記MOSトランジスタのゲート絶縁膜が、先のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上にMOSトランジスタを形成する際に、前記MOSトランジスタのゲート絶縁膜を、先のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする。
【0012】
上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが積層されることによって、絶縁積層体全体の誘電率が向上し、半導体基板に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、絶縁膜積層体の窒素濃度が15〜40原子%の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層の結晶サイズが1nm以上5nm以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【0013】
また、上記の絶縁膜積層体の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とを任意の順序で半導体基板に積層するので、半導体基板に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れた絶縁膜積層体を製造できる。
また、上記の絶縁膜積層体の製造方法によれば、前記微結晶質層形成工程において、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成してからアニールすることによって、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を微結晶組織からなる層にすることができる。また、第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比を0原子%超50原子%以下の範囲とすることで、絶縁膜積層体の誘電率をより高めることができる。
また、上記の絶縁膜積層体の製造方法によれば、前記非晶質層形成工程において、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をすることによって、第2ハフニウム含有シリコン酸化物層を非晶質組織からなるハフニウム含有窒化シリコン酸化物層にすることができる。また、第2ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比を0原子%超50原子%以下の範囲にし、積層膜の窒素濃度を15原子%以上40原子%以下の範囲にすることで、ボロン漏れを抑制できる。
【0014】
次に、上記の半導体装置によれば、上記の絶縁膜積層体がゲート絶縁膜として用いられるので、ゲート絶縁膜の誘電率が向上しEOT(Equivalent Oxide Thickness、等価酸化膜厚)が薄膜化できる。同じEOTで、上記の絶縁膜積層体や非晶質膜、及び結晶質膜の半導体基板に対するリーク電流を比べると、上記の絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極中のボロンがゲート絶縁膜中を熱拡散して半導体基板に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記の半導体装置の製造方法によれば、上記の絶縁膜積層体をゲート絶縁膜として形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能な半導体装置を製造できる。
【発明の効果】
【0015】
本発明によれば、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【0016】
「半導体装置の一例」
以下、本発明の実施の形態を図面を参照して説明する。ここでは、半導体装置をMOSトランジスタに適用した例について説明する。図1は、本実施形態の半導体装置であるMOSトランジスタの断面構造を示す模式図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0017】
図1に示す半導体装置は所謂MOSトランジスタ1であって、半導体基板2と、半導体基板2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3に積層されたゲート電極4と、半導体基板2のゲート電極4の両側に埋め込まれたソース・ドレインコンタクト領域5A及びソース・ドレイン高濃度領域5Bとから概略構成されている。
【0018】
半導体基板2は、シリコン単結晶にドーパントとして例えばN型不純物が含有されてなるN型半導体から構成されている。また、半導体基板2には、活性領域を分離する素子分離絶縁膜2aが形成されている。素子分離絶縁膜2aは、半導体基板2の表面にSTI(Shallow Trench Isolation)法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離している。更に、半導体基板2には、P型拡散層2b(P型ウエル)が形成されている。
【0019】
P型ウエル2b上には、ゲート絶縁膜3及びゲート電極4が形成されている。
ゲート絶縁膜3は、本発明に係る絶縁膜積層体であって、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3a(以下、微結晶質層3aという。)と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3b(以下、非晶質層3bという。)とが積層されて構成されている。
微結晶質層3aは、1nm〜9nm程度の厚みを有しており、ハフニウム(Hf)、シリコン(Si)、酸素(O)及び窒素(N)から構成されている。(Si/(Hf+Si))比で表した場合の微結晶質層3aのSiとHfの組成比は、0原子%超50原子%以下、好ましくは30原子%以上40原子%以下の範囲とされている。(Si/(Hf+Si))比がこの範囲内であれば、誘電率を高めることができ、リーク電流の発生を防止できる。また、微結晶質層3aは、微細な結晶粒が集合した組織からなり、結晶粒の平均粒径(結晶サイズ)は、1nm以上5nm以下の範囲とされている。結晶サイズがこの範囲であれば、ゲートリーク電流を大幅に低減できる。なお、結晶サイズは、微結晶質層3aのX線回折パターンをIn−plane−X線回折測定法によって測定し、得られた回折パターンの(111)の回折ピークから求めることができる。
【0020】
次に、非晶質層3bは、0.5nm〜5nm程度の厚みを有しており、微結晶質層3aと同様に、ハフニウム(Hf)、シリコン(Si)、酸素(O)及び窒素(N)から構成されている。(Si/(Hf+Si))比で表した場合の非晶質層3bのSiとHfの組成比は、0原子%超50原子%以下、好ましくは30原子%以上40原子%以下の範囲とされている。(Si/(Hf+Si))比がこの範囲内であれば、誘電率を高めてリーク電流の発生を防止できる。また、非晶質層3bは、組織全体が非晶質相から構成されており、このような非晶質層3bのX線回折パターンを例えばIn−plane−X線回折測定法によって測定すると、回折ピークが得られないか、あるいは回折ピークが得られたとしても極めてブロードなピークになる。組織全体が非晶質相から構成されることによって、結晶粒界が存在することなく、これによってボロン漏れが抑制される。
【0021】
また、ゲート絶縁膜3全体の窒素濃度は、15原子%以上40原子%以下の範囲が好ましく、20原子%以上30原子%以下の範囲がより好ましい。窒素濃度が15原子%未満では、半導体基板2に対するボロン漏れ耐性が大幅に低下してしまうので好ましくない。また、窒素濃度が40原子%を超えると、ゲート絶縁膜3の化学的安定性が低下するので好ましくない。ゲート絶縁膜3の窒素濃度は、後述するように、非晶質層形成工程における窒化処理の条件を適宜変更することにより調整できる。
【0022】
次にゲート電極4は、ゲート絶縁膜3上に順次積層された多結晶シリコン膜及び金属膜からなる多層膜によって形成されている。多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にボロン等の不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン(W)やタングステンシリサイド(WSi)等の高融点金属を用いることができる。
また、ゲート電極4は、窒化シリコンなどの上部絶縁膜4aによって被覆されており、更にゲート電極4の側壁部には、シリコン酸化膜4b等からなるサイドウォールが形成されている。
【0023】
サイドウォールを構成するシリコン酸化膜4bの下側に位置する半導体基板2には、ソース・ドレインコンタクト領域5Aが形成されている。ソース・ドレインコンタクト領域5Aは、砒素等のN型不純物がイオン注入されることによって形成される。
更に、ソース・ドレインコンタクト領域5Aの外側には、ソース・ドレイン高濃度領域5Bが形成されている。ソース・ドレイン高濃度領域5Bは、ソース・ドレインコンタクト領域5Aの場合と同様に、砒素等のN型不純物がイオン注入されることによって形成される。ソース・ドレイン高濃度領域5BにおけるN型不純物の濃度は、ソース・ドレインコンタクト領域5AにおけるN型不純物濃度よりも高濃度に設定されている。これら、ソース・ドレインコンタクト領域5A及びソース・ドレイン高濃度領域5Bによって、ソース・ドレイン領域が形成される。
【0024】
「半導体装置の製造方法」
次に、図2〜図10を参照して、図1に示すMOSトランジスタ1(半導体装置)の製造方法について説明する。図2〜図10は、MOSトランジスタ1の製造方法を説明する図であって、図2に素子分離絶縁膜2aの形成工程を示し、図3〜図4に微結晶質層形成工程を示し、図5〜図6には非晶質層形成工程を示す。また、図7にゲート電極4及びゲート絶縁膜3の形成工程を示し、図8にソース・ドレインコンタクト領域5Aの形成工程を示し、図9にサイドウォール(窒化シリコン膜4b)の形成工程を示し、図10にはソース・ドレイン高濃度領域5Bの形成工程を示す。
【0025】
(素子分離絶縁膜2aの形成工程)
まず図2に示すように、半導体基板2上に、STI(Shallow Trench Isolation)法により深さが200〜350nm程度の酸化シリコンからなる素子分離絶縁膜2aを形成する。この素子分離絶縁膜2aの形成によって、半導体基板2に活性領域が形成される。
次に、半導体基板2にボロンを注入してP型ウェル層2bを形成する。ボロンを注入した後に、損傷回復のために熱処理を実施してもよい。
【0026】
(微結晶質層形成工程)
次に、図3に示すように、半導体基板2上に、非晶質組織からなる第1ハフニウム含有シリコン酸化物層13aを形成する。第1ハフニウム含有シリコン酸化物層13aは、MOCVD法またはALD法によって形成することが好ましく、特にMOCVD法で形成することが好ましい。MOCVD法で形成する際の反応ガスとしては、例えば次のようなシリコン源ガス及びハフニウム源ガスの混合ガスからなる反応ガスを用いることができる。
シリコン源ガスとしては、Si2H6、SiH4、Si(MMP)4((Tetrakis 1-Methoxy-2-Methyl-2-Propoxy Silane)Si[OC(CH3)2CH2OCH3]4)、Si(DMAP)((Tetrakis 1-(N,N-dimethylamino)-2Propoxy Silane)Si[OCH(CH3)CH2N(CH3)2]4)、TDMASi(Tetrakis diemethyl amido Silane)Si[N(CH3)2]4)等を用いることができる。
また、ハフニウム源ガスとしては、THB((Hafnium tetra-t-butoxide)Hf[OC(CH3)3]4)、TDEAH((Tetrakis diethylamido hafnium)C16H40N4Hf)、TDMAH((Tetrakis dimethylamino hafnium)C8H24N4Hf)、Hf(MMP)4((Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium)Hf[OC(CH3)2CH2OCH3]4)、Hf(NO3)4等を用いることができる。
【0027】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてSi2H6を用い、ハフニウム源としてTHBを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層13aにおける(Si/(Hf+Si))比が0原子%超50原子%以下、好ましくは20〜45原子%の範囲となるように調整することが好ましい。
また、反応ガスには、酸素などの酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板2の基板温度は、例えば300℃程度にすればよい。
【0028】
このようにして形成された第1ハフニウム含有シリコン酸化物層13aは、組織のほとんど全部が非晶質相となるか、または、組織の大部分が非晶質相となり、一部に結晶質相が析出した状態になる。第1ハフニウム含有シリコン酸化物層13aの膜厚は、1nm〜9nm程度がよい。
【0029】
次に、図4に示すように、形成した第1ハフニウム含有シリコン酸化物層13aを、窒素、酸素またはアルゴンの雰囲気中でアニールする。アニール温度は例えば900℃程度が好ましい。
このアニール処理によって、第1ハフニウム含有シリコン酸化物層13aが微結晶化されて微結晶組織(微結晶層3a)になる。このとき、結晶サイズが1〜5nm程度になるようにアニール温度を適宜調整するとよい。
【0030】
(非晶質層形成工程)
次に、図5に示すように、非晶質組織からなる第2ハフニウム含有シリコン酸化物層13bを形成する。第2ハフニウム含有シリコン酸化物層13bは、微結晶質層形成工程と同様に、MOCVD法またはALD法によって形成することが好ましく、特にMOCVD法で形成することが好ましい。MOCVD法で形成する際の反応ガスとしては、上述のシリコン源ガス及びハフニウム源ガスの混合ガスを用いればよい。
【0031】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてSi2H6を用い、ハフニウム源としてTHBを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層13bにおける(Si/(Hf+Si))比が0原子%超50原子%以下、好ましくは30〜40原子%の範囲となるように調整することが好ましい。
また、反応ガスには、酸素等の酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板2の基板温度は、例えば300℃程度にすればよい。
このようにして形成された第2ハフニウム含有シリコン酸化物層13bは、組織のほとんど全部が非晶質相となる。第2ハフニウム含有シリコン酸化物層13bの膜厚は、0.5nm〜5nm程度がよい。
【0032】
次に、図6に示すように、形成した第2ハフニウム含有シリコン酸化物層13bに対して、アンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理を行う。アンモニア雰囲気中の窒化処理は、例えば、700℃、30分の処理条件で行う。この窒化処理によって、第2ハフニウム含有シリコン酸化物層13bが非晶質組織の状態のまま窒化されて、ハフニウム含有窒化シリコン酸化物層3b(非晶質層3b)となる。
また、このときの窒化処理によって、窒素原子が第1ハフニウム含有シリコン酸化物層13a(微結晶層3a)まで侵入し、微結晶質層3aの窒素濃度が向上する。これにより、微結晶質層3a及び非晶質層3bの全体の窒素濃度が、15〜40原子%の範囲になる。
このようにして、微結晶質層3a及び非晶質層3bからなる積層膜が形成される。
【0033】
(ゲート電極4及びゲート絶縁膜3の形成工程)
次に、非晶質層3bの上に、CVD法により、ボロン等のP型不純物が含有された多結晶シリコン膜を形成する。次いで、多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属膜を形成する。これら多結晶シリコン膜及び高融点金属膜は、後の工程においてパターンニングされてゲート電極になる。そして高融点金属膜上には、窒化シリコン膜を形成する。
その後、フォトリソグラフィ技術及びエッチング技術によって、微結晶質層3a、非晶質層3b、多結晶シリコン膜、高融点金属膜及び窒化シリコン膜をパターニングすることにより、図7に示すような、ゲート絶縁膜3、ゲート電極4及び上部絶縁膜4aが形成される。
【0034】
(ソース・ドレインコンタクト領域5Aの形成工程)
次に、図8に示すように、ゲート電極4をマスクとして、N型不純物(例えば、砒素:As)のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレインコンタクト領域5Aを形成する。
【0035】
(サイドウォールの形成工程)
次に、半導体基板2及びゲート電極4を覆うようにシリコン酸化膜を形成し、次に異方性エッチングを行って半導体基板2の表面を露出させる。このようにして、図9に示すように、シリコン酸化膜4bからなるサイドウォールを形成する。
【0036】
(ソース・ドレイン高濃度領域5Bの形成工程)
次に、図10に示すように、ゲート電極4及びサイドウォール(シリコン酸化膜4b)をマスクとして、高濃度のN型不純物(例えば、砒素:As)のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレイン高濃度領域5Bを形成する。
このようにして、図1に示すMOSトランジスタ1が製造される。
【0037】
「半導体装置の別の例」
図11には、上記のMOSトランジスタ1を備えたDRAM素子の断面模式図を示す。
図11に示すDRAM(ダイナミックランダムアクセスメモリ)素子は、半導体基板2上に複数の層間絶縁膜31が積層され、更に、各層間絶縁膜31を貫通するコンタクトプラグ32(ビット線コンタクト32a、ストレージノードコンタクト32bを含む〉、ビット線33、セルキャパシタ34、配線35等が形成されて構成されている。
【0038】
半導体基板2上には、図1に示したMOSトランジスタ1が形成されている。このMOSトランジスタ1には、ゲート電極4と、ゲート電極4と半導体基板2との間に配置されたゲート絶縁膜3が備えられている。そして、ゲート絶縁膜3は、微結晶質層3aと非晶質層3bとが積層されて構成されている。このゲート絶縁膜3を設けることによって、ゲートリーク電流が低く抑制され、かつゲート電極4にドーパントとして含まれるボロンのゲート絶縁膜3を介しての半導体基板2への拡散が抑制される。
【0039】
以上説明したように、上記のゲート絶縁膜3によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとが積層されて構成されるので、ゲート絶縁膜3全体の誘電率が向上し、半導体基板2に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、ゲート絶縁膜3の窒素濃度が15〜40原子%の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記のゲート絶縁膜3によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aの結晶サイズが1nm以上5nm以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【0040】
また、上記のゲート絶縁膜3の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとを半導体基板2に積層するので、半導体基板2に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れたゲート絶縁膜3を製造できる。
また、上記のゲート絶縁膜3の製造方法によれば、微結晶質層形成工程において、ハフニウム含有シリコン酸化物層を形成してからアニールするので、非晶質組織を微結晶組織にすることができる。
また、上記のゲート絶縁膜3の製造方法によれば、非晶質層形成工程において、非晶質組織からなるハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をするので、ハフニウム含有シリコン酸化物層をハフニウム含有窒化シリコン酸化物層にすることができる。
【0041】
次に、上記のMOSトランジスタ1及びDRAM素子によれば、上記のゲート電極3が用いられるので、ゲート絶縁膜3の誘電率が向上しEOT(Equivalent Oxide Thickness、等価酸化膜厚)が薄膜化できる。同じEOTで、本発明に係る絶縁膜積層体、非晶質膜及び結晶質膜の半導体基板2に対するリーク電流を比べると、本発明に係る絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極4中のボロンがゲート絶縁膜3中を熱拡散して半導体基板2に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記のMOSトランジスタ1の製造方法によれば、上記のゲート絶縁膜3を形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能なMOSトランジスタ1またはDRAM素子を製造できる。
【0042】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、本発明に係る絶縁膜積層体は、DRAM素子のメモリセル選択用のMOSトランジスタのみならず、DRAM素子の周辺回路部のMOSトランジスタに適用してもよい。
【0043】
また上記の実施形態では、半導体基板2上に、微結晶質層3a及び非晶質層3bを順次積層した例について説明したが、半導体基板2上に非晶質層を形成し、次に非晶質層の上に微結晶質層を形成してもよい。
【実施例】
【0044】
「実験例1」
本発明に係る絶縁膜積層体を評価するために、絶縁膜積層体をnMOSFETのゲート絶縁膜としたTEG(Test Element Group)を作製した。
まず、p型シリコン半導体基板にSTI(Shallow Trench Isolation)などの素子分離絶縁膜を埋め込み形成した。その後、露出したシリコン半導体基板の表面にボロンなどのチャネルイオン注入を行って、P型ウエルを形成した。
【0045】
次に、シリコン半導体基板上にゲート絶縁膜及びゲート電極を積層した。このゲート絶縁膜は、上記した本発明の製造方法により形成した。
すなわち、シリコン源ガスとしてSi2H6を使用し、ハフニウム源ガスとしてTHBを用い、基板温度300℃の条件でMOCVD法により、非晶質の第1ハフニウム含有シリコン酸化物層を2nmの厚みで形成した。なお、(Si/(Hf+Si))比が25%となるようにガス流量比を調整した。
次に、窒素雰囲気中で900℃で10秒間加熱する条件でポストアニールを行い、非晶質の第1ハフニウム含有シリコン酸化物層を微結晶化させて、微結晶質層を形成した。
【0046】
次に、シリコン源ガスとしてSi2H6を使用し、ハフニウム源ガスとしてTHBを用い、基板温度300℃の条件でMOCVD法により、非晶質の第2ハフニウム含有シリコン酸化物層を2nmの厚みで形成した。なお、(Si/(Hf+Si))比が60%となるようにガス流量比を調整した。
次に、アンモニア雰囲気中で700℃、30分間の条件で窒化処理を行って、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成した。
このようにして本発明に係るゲート絶縁膜を形成した。
【0047】
また、ゲート電極は、ポリシリコン膜で形成した。なお、ポリシリコン膜の他に、ポリシリコンゲルマニウム(polySiGe)膜やその他金属材料などを用いても良い。
【0048】
その後、ゲート電極の上にフォトレジストを塗布し、これをゲート電極形状にパターニングした。次に、パターニングされたフォトレジストをマスクにしてゲート絶縁膜及びその上のゲート電極をエッチングしてゲート構造を形成した。その後、このゲート電極をマスクにし、シリコン半導体基板の表面領域に砒素などをイオン注入してn型ソース・ドレインコンタクト領域を形成した。
【0049】
次に、シリコン半導体基板の全面にゲート電極を被覆するようにCVD法によりシリコン酸化膜(SiO2)を堆積させた。次に、シリコン酸化膜を、例えば、RIE(Reactive Ion Etching)などによりエッチバックを行って、ゲート電極の側面に側壁絶縁膜を形成した。
【0050】
その後、この側壁絶縁膜をマスクにし、シリコン半導体基板の表面領域にリンもしくは砒素などをイオン注入してn型ソース・ドレイン高濃度領域を形成した。ソース・ドレインコンタクト領域とソース・ドレイン高濃度領域とからn型ソース・ドレイン領域が構成された。
【0051】
次に、シリコン半導体基板の表面にコバルト(Co)やニッケル(Ni)などの金属膜をスパッタリング法などにより堆積させた。次に、シリコン半導体基板を熱処理することにより、その表面及びゲート電極表面に堆積した金属膜はCoSi2やNiSiなどの金属シリサイド膜に変化する。
その後、側壁絶縁膜及び素子分離絶縁膜に堆積している金属膜はシリサイドに変化しないので除去した。
次に、CVD法などによりBPSGなどのシリコン酸化膜からなる層間絶縁膜をシリコン半導体基板上に堆積させた。そして、RIE法などにより層間絶縁膜をエッチングしてソース/ドレイン領域上及びゲート電極上の金属シリサイド膜を露出するコンタクト孔を形成した。
次に、層間絶縁膜上に銅やアルミニウムなどの金属膜を形成し、これをパターニングして、ソース/ドレイン領域上及びゲート電極上の金属シリサイド膜とコンタクト孔を介して電気的に接続された複数の配線を形成した。さらに、パッシベーション膜などを半導体基板上に形成してトランジスタを完成させた。このトランジスタのゲート絶縁膜を構成する微結晶質層の結晶サイズは3nmであり、ゲート絶縁膜の窒素濃度は20原子%であった。
【0052】
また、非晶質のハフニウム含有シリコン酸化物層を微結晶化させる際のアニール条件を適宜変更することにより、微結晶質層の結晶サイズが0、1、5、7、10nmであるゲート絶縁膜を備えたトランジスタを製造した。
【0053】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図12に示す。
図12に示すように、結晶サイズが1〜5nmの範囲で、リーク電流値が低下することが明らかになった。
【0054】
「実験例2」
非晶質のハフニウム含有シリコン酸化物層を窒化させる際のアンモニア窒化の条件を適宜変更したこと以外は上記実験例1と同様にして、ゲート絶縁膜中の窒素濃度が0、15、40%であるトランジスタを製造した。
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図13に示す。
図13に示すように、窒素濃度が15〜40%の範囲で、ボロン漏れ量が低下することが明らかになった。
【0055】
「実験例3」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例1と同様にして、微結晶質層の結晶サイズが0〜10nmの範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【0056】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図14に示す。
図14に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、結晶サイズが1〜5nmの範囲でリーク電流値が低下する一方、微結晶質層のみからなるゲート絶縁膜では、結晶サイズを変更してもリーク電流値が低下することがなかった。
【0057】
「実験例4」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例2と同様にして、ゲート絶縁膜の窒素濃度が0〜40原子%の範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【0058】
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図15に示す。
図15に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、窒素濃度が15〜40原子%の範囲でボロン漏れ量が低下した。これは、微結晶質層のみからなるゲート絶縁膜のボロン漏れ量とほぼ同等であった。本発明に係るゲート絶縁膜は、ボロン漏れ耐性に不利な微結晶質層を有する場合であっても、微結晶質層を含めたゲート絶縁膜全体の窒素濃度を調整することで、ボロン漏れ耐性を向上できることが分かった。
【図面の簡単な説明】
【0059】
【図1】図1は本発明の実施形態である半導体装置の要部を示す断面模式図である。
【図2】図2は本発明の実施形態である半導体装置の製造方法を説明する図であって、素子分離絶縁膜の形成工程を示す断面模式図である。
【図3】図3は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶質層形成工程を示す断面模式図である。
【図4】図4は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶層形成工程を示す断面模式図である。
【図5】図5は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図6】図6は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図7】図7は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極及びゲート絶縁膜の形成工程を示す断面模式図である。
【図8】図8は本発明の実施形態である半導体装置の製造方法を説明する図であって、n型ソース・ドレインコンタクト領域の形成工程を示す断面模式図である。
【図9】図9は本発明の実施形態である半導体装置の製造方法を説明する図であって、サイドウォールの形成工程を示す断面模式図である。
【図10】図10は本発明の実施形態である半導体装置の製造方法を説明する図であって、n型ソース・ドレイン領域の形成工程を示す断面模式図である。
【図11】図11は本発明の実施形態である半導体装置をDRAM素子に適用した例を示す断面模式図である。
【図12】図12は実験例1における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図13】図13は実験例2における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【図14】図14は実験例3における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図15】図15は実験例4における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【符号の説明】
【0060】
1…MOSトランジスタ(半導体装置)、2…半導体基板、3…ゲート絶縁膜(絶縁膜積層体)、3a…微結晶質層(微結晶組織からなるハフニウム含有窒化シリコン酸化物層)、3b…非晶質層(非晶質組織からなるハフニウム含有窒化シリコン酸化物層)、13a…第1ハフニウム含有シリコン酸化物層、13b…第2ハフニウム含有シリコン酸化物層
【技術分野】
【0001】
本発明は、絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法に関するものであり、特に、リーク電流値が低く、ボロン漏れ耐性が良好な絶縁膜積層体およびその製造方法に関するものである。
【背景技術】
【0002】
年々半導体装置は大容量化、大規模化が進展し、そのため半導体デバイスも微細化されている。この半導体デバイスの微細化に伴い、平面におけるリソグラフィ技術によるパターン寸法の縮小化とともに、縦方向の膜厚も縮小化されている。例えばトランジスタのゲート絶縁膜としても、膜厚が3nm以下の極薄のゲート絶縁膜が要求されている。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜では、膜厚3nm以下になると様々な不具合が発生する。
【0003】
例えば、ゲート絶縁膜が薄くなると、直接トンネル現象に起因してゲートリーク電流が増加する問題がある。また、ゲート絶縁膜の薄膜化に伴って、ゲート電極中のドーパント不純物(例えばボロン)が、ゲート絶縁膜中を熱拡散して、ゲート絶縁膜下のシリコン基板に突き抜けるいわゆるボロン漏れ現象が発生するおそれがある。
このためゲート絶縁膜には、リーク電流値を少なくすること、ボロン漏れ耐性に優れていることが求められている。
【0004】
現在、シリコン酸化膜以外のゲート絶縁膜の材料としては、Hf酸化物を母材としたHfSiON、HfAlON、HfZrSiON、HfZrAlONなどが知られている。
これらの材料は、MOCVD法などで作製されるが、非晶質であることが好ましいとされている。その理由は、これらの材料からなる膜が多結晶化されると、必然的に結晶粒界が存在することになり、この結晶粒界が要因になってリーク電流値が増大してしまう、ということである。
【0005】
Hfを含有する窒化シリコン酸化膜を非晶質膜として形成する方法として、下記の特許文献に開示された技術が知られている。下記特許文献1においては、1000℃以上の熱処理後でも結晶粒界が形成されないゲート絶縁膜の形成方法が開示されている。この特許文献1によると、SiO2からなる下地界面層上に、金属濃度を62%以下にし、窒素濃度を30%以上とした金属珪酸化膜を形成させ、その上には、50%〜80%以下の窒素を含有した金属珪酸化膜を形成させることによって、ゲート絶縁膜を形成している。つまり、窒素濃度に分布をもたせることによって、結晶粒界が形成されないゲート絶縁膜を作製している。
【0006】
特許文献1に記載の絶縁膜によれば、膜中に窒素が含有されているため、ボロン漏れ耐性は良好であると考えられる。しかしながら、膜が非晶質膜では、結晶質膜に比べて誘電率が減少し、要求されるEOT(Equivalent Oxide Thickness)において、結晶膜に比べて非晶質の方が物理膜厚は薄くなる。これにより、直接トンネル現象に起因したゲートリーク電流を抑制することが困難である。
【特許文献1】特開2005−64032号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上記のように、現状においては、ボロン漏れの抑制とリーク電流増加の抑制とを同時に解決する方法は確立されていない。
本発明は、上記事情に鑑みてなされたものであって、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の課題を解決するために発明者等が鋭意研究を重ねた結果、ボロン漏れ耐性が良好で且つゲートリーク電流値の低い理想的なゲート絶縁膜は、以下の特性が必要であると考えられる。すなわち、結晶粒界の形成により生じるリーク電流値の増大と、薄膜化による直接トンネル現象に起因したゲートリーク電流の増大とを抑制し、更に、絶縁膜中に窒素を含有させることでボロン漏れを抑制する必要がある。そこで、本発明者等は、以下の構成を採用することによって上記課題の解決を図ることにした。
【0009】
本発明の半導体装置用の絶縁膜積層体は、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていてもよい。
更に、本発明の半導体装置用の絶縁膜積層体においては、前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、In−plane−X線回折測定法の(111)の回折ピークから求めた結晶サイズが1nm以上5nm以下の範囲であることが好ましい。
【0010】
次に、本発明の半導体装置用の絶縁膜積層体の製造方法は、半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記微結晶質層形成工程が、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成する工程と、前記第1ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことが好ましい。
更に、前記第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記非晶質層形成工程が、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成する工程と、前記第2ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることが好ましい。
また、前記第2ハフニウム含有窒化シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることが好ましい。
【0011】
次に、本発明の半導体装置は、半導体基板上に形成されたMOSトランジスタを具備してなり、前記MOSトランジスタのゲート絶縁膜が、先のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上にMOSトランジスタを形成する際に、前記MOSトランジスタのゲート絶縁膜を、先のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする。
【0012】
上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが積層されることによって、絶縁積層体全体の誘電率が向上し、半導体基板に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、絶縁膜積層体の窒素濃度が15〜40原子%の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層の結晶サイズが1nm以上5nm以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【0013】
また、上記の絶縁膜積層体の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とを任意の順序で半導体基板に積層するので、半導体基板に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れた絶縁膜積層体を製造できる。
また、上記の絶縁膜積層体の製造方法によれば、前記微結晶質層形成工程において、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成してからアニールすることによって、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を微結晶組織からなる層にすることができる。また、第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比を0原子%超50原子%以下の範囲とすることで、絶縁膜積層体の誘電率をより高めることができる。
また、上記の絶縁膜積層体の製造方法によれば、前記非晶質層形成工程において、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をすることによって、第2ハフニウム含有シリコン酸化物層を非晶質組織からなるハフニウム含有窒化シリコン酸化物層にすることができる。また、第2ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比を0原子%超50原子%以下の範囲にし、積層膜の窒素濃度を15原子%以上40原子%以下の範囲にすることで、ボロン漏れを抑制できる。
【0014】
次に、上記の半導体装置によれば、上記の絶縁膜積層体がゲート絶縁膜として用いられるので、ゲート絶縁膜の誘電率が向上しEOT(Equivalent Oxide Thickness、等価酸化膜厚)が薄膜化できる。同じEOTで、上記の絶縁膜積層体や非晶質膜、及び結晶質膜の半導体基板に対するリーク電流を比べると、上記の絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極中のボロンがゲート絶縁膜中を熱拡散して半導体基板に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記の半導体装置の製造方法によれば、上記の絶縁膜積層体をゲート絶縁膜として形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能な半導体装置を製造できる。
【発明の効果】
【0015】
本発明によれば、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【0016】
「半導体装置の一例」
以下、本発明の実施の形態を図面を参照して説明する。ここでは、半導体装置をMOSトランジスタに適用した例について説明する。図1は、本実施形態の半導体装置であるMOSトランジスタの断面構造を示す模式図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0017】
図1に示す半導体装置は所謂MOSトランジスタ1であって、半導体基板2と、半導体基板2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3に積層されたゲート電極4と、半導体基板2のゲート電極4の両側に埋め込まれたソース・ドレインコンタクト領域5A及びソース・ドレイン高濃度領域5Bとから概略構成されている。
【0018】
半導体基板2は、シリコン単結晶にドーパントとして例えばN型不純物が含有されてなるN型半導体から構成されている。また、半導体基板2には、活性領域を分離する素子分離絶縁膜2aが形成されている。素子分離絶縁膜2aは、半導体基板2の表面にSTI(Shallow Trench Isolation)法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離している。更に、半導体基板2には、P型拡散層2b(P型ウエル)が形成されている。
【0019】
P型ウエル2b上には、ゲート絶縁膜3及びゲート電極4が形成されている。
ゲート絶縁膜3は、本発明に係る絶縁膜積層体であって、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3a(以下、微結晶質層3aという。)と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3b(以下、非晶質層3bという。)とが積層されて構成されている。
微結晶質層3aは、1nm〜9nm程度の厚みを有しており、ハフニウム(Hf)、シリコン(Si)、酸素(O)及び窒素(N)から構成されている。(Si/(Hf+Si))比で表した場合の微結晶質層3aのSiとHfの組成比は、0原子%超50原子%以下、好ましくは30原子%以上40原子%以下の範囲とされている。(Si/(Hf+Si))比がこの範囲内であれば、誘電率を高めることができ、リーク電流の発生を防止できる。また、微結晶質層3aは、微細な結晶粒が集合した組織からなり、結晶粒の平均粒径(結晶サイズ)は、1nm以上5nm以下の範囲とされている。結晶サイズがこの範囲であれば、ゲートリーク電流を大幅に低減できる。なお、結晶サイズは、微結晶質層3aのX線回折パターンをIn−plane−X線回折測定法によって測定し、得られた回折パターンの(111)の回折ピークから求めることができる。
【0020】
次に、非晶質層3bは、0.5nm〜5nm程度の厚みを有しており、微結晶質層3aと同様に、ハフニウム(Hf)、シリコン(Si)、酸素(O)及び窒素(N)から構成されている。(Si/(Hf+Si))比で表した場合の非晶質層3bのSiとHfの組成比は、0原子%超50原子%以下、好ましくは30原子%以上40原子%以下の範囲とされている。(Si/(Hf+Si))比がこの範囲内であれば、誘電率を高めてリーク電流の発生を防止できる。また、非晶質層3bは、組織全体が非晶質相から構成されており、このような非晶質層3bのX線回折パターンを例えばIn−plane−X線回折測定法によって測定すると、回折ピークが得られないか、あるいは回折ピークが得られたとしても極めてブロードなピークになる。組織全体が非晶質相から構成されることによって、結晶粒界が存在することなく、これによってボロン漏れが抑制される。
【0021】
また、ゲート絶縁膜3全体の窒素濃度は、15原子%以上40原子%以下の範囲が好ましく、20原子%以上30原子%以下の範囲がより好ましい。窒素濃度が15原子%未満では、半導体基板2に対するボロン漏れ耐性が大幅に低下してしまうので好ましくない。また、窒素濃度が40原子%を超えると、ゲート絶縁膜3の化学的安定性が低下するので好ましくない。ゲート絶縁膜3の窒素濃度は、後述するように、非晶質層形成工程における窒化処理の条件を適宜変更することにより調整できる。
【0022】
次にゲート電極4は、ゲート絶縁膜3上に順次積層された多結晶シリコン膜及び金属膜からなる多層膜によって形成されている。多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にボロン等の不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン(W)やタングステンシリサイド(WSi)等の高融点金属を用いることができる。
また、ゲート電極4は、窒化シリコンなどの上部絶縁膜4aによって被覆されており、更にゲート電極4の側壁部には、シリコン酸化膜4b等からなるサイドウォールが形成されている。
【0023】
サイドウォールを構成するシリコン酸化膜4bの下側に位置する半導体基板2には、ソース・ドレインコンタクト領域5Aが形成されている。ソース・ドレインコンタクト領域5Aは、砒素等のN型不純物がイオン注入されることによって形成される。
更に、ソース・ドレインコンタクト領域5Aの外側には、ソース・ドレイン高濃度領域5Bが形成されている。ソース・ドレイン高濃度領域5Bは、ソース・ドレインコンタクト領域5Aの場合と同様に、砒素等のN型不純物がイオン注入されることによって形成される。ソース・ドレイン高濃度領域5BにおけるN型不純物の濃度は、ソース・ドレインコンタクト領域5AにおけるN型不純物濃度よりも高濃度に設定されている。これら、ソース・ドレインコンタクト領域5A及びソース・ドレイン高濃度領域5Bによって、ソース・ドレイン領域が形成される。
【0024】
「半導体装置の製造方法」
次に、図2〜図10を参照して、図1に示すMOSトランジスタ1(半導体装置)の製造方法について説明する。図2〜図10は、MOSトランジスタ1の製造方法を説明する図であって、図2に素子分離絶縁膜2aの形成工程を示し、図3〜図4に微結晶質層形成工程を示し、図5〜図6には非晶質層形成工程を示す。また、図7にゲート電極4及びゲート絶縁膜3の形成工程を示し、図8にソース・ドレインコンタクト領域5Aの形成工程を示し、図9にサイドウォール(窒化シリコン膜4b)の形成工程を示し、図10にはソース・ドレイン高濃度領域5Bの形成工程を示す。
【0025】
(素子分離絶縁膜2aの形成工程)
まず図2に示すように、半導体基板2上に、STI(Shallow Trench Isolation)法により深さが200〜350nm程度の酸化シリコンからなる素子分離絶縁膜2aを形成する。この素子分離絶縁膜2aの形成によって、半導体基板2に活性領域が形成される。
次に、半導体基板2にボロンを注入してP型ウェル層2bを形成する。ボロンを注入した後に、損傷回復のために熱処理を実施してもよい。
【0026】
(微結晶質層形成工程)
次に、図3に示すように、半導体基板2上に、非晶質組織からなる第1ハフニウム含有シリコン酸化物層13aを形成する。第1ハフニウム含有シリコン酸化物層13aは、MOCVD法またはALD法によって形成することが好ましく、特にMOCVD法で形成することが好ましい。MOCVD法で形成する際の反応ガスとしては、例えば次のようなシリコン源ガス及びハフニウム源ガスの混合ガスからなる反応ガスを用いることができる。
シリコン源ガスとしては、Si2H6、SiH4、Si(MMP)4((Tetrakis 1-Methoxy-2-Methyl-2-Propoxy Silane)Si[OC(CH3)2CH2OCH3]4)、Si(DMAP)((Tetrakis 1-(N,N-dimethylamino)-2Propoxy Silane)Si[OCH(CH3)CH2N(CH3)2]4)、TDMASi(Tetrakis diemethyl amido Silane)Si[N(CH3)2]4)等を用いることができる。
また、ハフニウム源ガスとしては、THB((Hafnium tetra-t-butoxide)Hf[OC(CH3)3]4)、TDEAH((Tetrakis diethylamido hafnium)C16H40N4Hf)、TDMAH((Tetrakis dimethylamino hafnium)C8H24N4Hf)、Hf(MMP)4((Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium)Hf[OC(CH3)2CH2OCH3]4)、Hf(NO3)4等を用いることができる。
【0027】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてSi2H6を用い、ハフニウム源としてTHBを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層13aにおける(Si/(Hf+Si))比が0原子%超50原子%以下、好ましくは20〜45原子%の範囲となるように調整することが好ましい。
また、反応ガスには、酸素などの酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板2の基板温度は、例えば300℃程度にすればよい。
【0028】
このようにして形成された第1ハフニウム含有シリコン酸化物層13aは、組織のほとんど全部が非晶質相となるか、または、組織の大部分が非晶質相となり、一部に結晶質相が析出した状態になる。第1ハフニウム含有シリコン酸化物層13aの膜厚は、1nm〜9nm程度がよい。
【0029】
次に、図4に示すように、形成した第1ハフニウム含有シリコン酸化物層13aを、窒素、酸素またはアルゴンの雰囲気中でアニールする。アニール温度は例えば900℃程度が好ましい。
このアニール処理によって、第1ハフニウム含有シリコン酸化物層13aが微結晶化されて微結晶組織(微結晶層3a)になる。このとき、結晶サイズが1〜5nm程度になるようにアニール温度を適宜調整するとよい。
【0030】
(非晶質層形成工程)
次に、図5に示すように、非晶質組織からなる第2ハフニウム含有シリコン酸化物層13bを形成する。第2ハフニウム含有シリコン酸化物層13bは、微結晶質層形成工程と同様に、MOCVD法またはALD法によって形成することが好ましく、特にMOCVD法で形成することが好ましい。MOCVD法で形成する際の反応ガスとしては、上述のシリコン源ガス及びハフニウム源ガスの混合ガスを用いればよい。
【0031】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてSi2H6を用い、ハフニウム源としてTHBを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層13bにおける(Si/(Hf+Si))比が0原子%超50原子%以下、好ましくは30〜40原子%の範囲となるように調整することが好ましい。
また、反応ガスには、酸素等の酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板2の基板温度は、例えば300℃程度にすればよい。
このようにして形成された第2ハフニウム含有シリコン酸化物層13bは、組織のほとんど全部が非晶質相となる。第2ハフニウム含有シリコン酸化物層13bの膜厚は、0.5nm〜5nm程度がよい。
【0032】
次に、図6に示すように、形成した第2ハフニウム含有シリコン酸化物層13bに対して、アンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理を行う。アンモニア雰囲気中の窒化処理は、例えば、700℃、30分の処理条件で行う。この窒化処理によって、第2ハフニウム含有シリコン酸化物層13bが非晶質組織の状態のまま窒化されて、ハフニウム含有窒化シリコン酸化物層3b(非晶質層3b)となる。
また、このときの窒化処理によって、窒素原子が第1ハフニウム含有シリコン酸化物層13a(微結晶層3a)まで侵入し、微結晶質層3aの窒素濃度が向上する。これにより、微結晶質層3a及び非晶質層3bの全体の窒素濃度が、15〜40原子%の範囲になる。
このようにして、微結晶質層3a及び非晶質層3bからなる積層膜が形成される。
【0033】
(ゲート電極4及びゲート絶縁膜3の形成工程)
次に、非晶質層3bの上に、CVD法により、ボロン等のP型不純物が含有された多結晶シリコン膜を形成する。次いで、多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属膜を形成する。これら多結晶シリコン膜及び高融点金属膜は、後の工程においてパターンニングされてゲート電極になる。そして高融点金属膜上には、窒化シリコン膜を形成する。
その後、フォトリソグラフィ技術及びエッチング技術によって、微結晶質層3a、非晶質層3b、多結晶シリコン膜、高融点金属膜及び窒化シリコン膜をパターニングすることにより、図7に示すような、ゲート絶縁膜3、ゲート電極4及び上部絶縁膜4aが形成される。
【0034】
(ソース・ドレインコンタクト領域5Aの形成工程)
次に、図8に示すように、ゲート電極4をマスクとして、N型不純物(例えば、砒素:As)のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレインコンタクト領域5Aを形成する。
【0035】
(サイドウォールの形成工程)
次に、半導体基板2及びゲート電極4を覆うようにシリコン酸化膜を形成し、次に異方性エッチングを行って半導体基板2の表面を露出させる。このようにして、図9に示すように、シリコン酸化膜4bからなるサイドウォールを形成する。
【0036】
(ソース・ドレイン高濃度領域5Bの形成工程)
次に、図10に示すように、ゲート電極4及びサイドウォール(シリコン酸化膜4b)をマスクとして、高濃度のN型不純物(例えば、砒素:As)のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレイン高濃度領域5Bを形成する。
このようにして、図1に示すMOSトランジスタ1が製造される。
【0037】
「半導体装置の別の例」
図11には、上記のMOSトランジスタ1を備えたDRAM素子の断面模式図を示す。
図11に示すDRAM(ダイナミックランダムアクセスメモリ)素子は、半導体基板2上に複数の層間絶縁膜31が積層され、更に、各層間絶縁膜31を貫通するコンタクトプラグ32(ビット線コンタクト32a、ストレージノードコンタクト32bを含む〉、ビット線33、セルキャパシタ34、配線35等が形成されて構成されている。
【0038】
半導体基板2上には、図1に示したMOSトランジスタ1が形成されている。このMOSトランジスタ1には、ゲート電極4と、ゲート電極4と半導体基板2との間に配置されたゲート絶縁膜3が備えられている。そして、ゲート絶縁膜3は、微結晶質層3aと非晶質層3bとが積層されて構成されている。このゲート絶縁膜3を設けることによって、ゲートリーク電流が低く抑制され、かつゲート電極4にドーパントとして含まれるボロンのゲート絶縁膜3を介しての半導体基板2への拡散が抑制される。
【0039】
以上説明したように、上記のゲート絶縁膜3によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとが積層されて構成されるので、ゲート絶縁膜3全体の誘電率が向上し、半導体基板2に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、ゲート絶縁膜3の窒素濃度が15〜40原子%の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記のゲート絶縁膜3によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aの結晶サイズが1nm以上5nm以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【0040】
また、上記のゲート絶縁膜3の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層3aと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層3bとを半導体基板2に積層するので、半導体基板2に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れたゲート絶縁膜3を製造できる。
また、上記のゲート絶縁膜3の製造方法によれば、微結晶質層形成工程において、ハフニウム含有シリコン酸化物層を形成してからアニールするので、非晶質組織を微結晶組織にすることができる。
また、上記のゲート絶縁膜3の製造方法によれば、非晶質層形成工程において、非晶質組織からなるハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をするので、ハフニウム含有シリコン酸化物層をハフニウム含有窒化シリコン酸化物層にすることができる。
【0041】
次に、上記のMOSトランジスタ1及びDRAM素子によれば、上記のゲート電極3が用いられるので、ゲート絶縁膜3の誘電率が向上しEOT(Equivalent Oxide Thickness、等価酸化膜厚)が薄膜化できる。同じEOTで、本発明に係る絶縁膜積層体、非晶質膜及び結晶質膜の半導体基板2に対するリーク電流を比べると、本発明に係る絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極4中のボロンがゲート絶縁膜3中を熱拡散して半導体基板2に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記のMOSトランジスタ1の製造方法によれば、上記のゲート絶縁膜3を形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能なMOSトランジスタ1またはDRAM素子を製造できる。
【0042】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、本発明に係る絶縁膜積層体は、DRAM素子のメモリセル選択用のMOSトランジスタのみならず、DRAM素子の周辺回路部のMOSトランジスタに適用してもよい。
【0043】
また上記の実施形態では、半導体基板2上に、微結晶質層3a及び非晶質層3bを順次積層した例について説明したが、半導体基板2上に非晶質層を形成し、次に非晶質層の上に微結晶質層を形成してもよい。
【実施例】
【0044】
「実験例1」
本発明に係る絶縁膜積層体を評価するために、絶縁膜積層体をnMOSFETのゲート絶縁膜としたTEG(Test Element Group)を作製した。
まず、p型シリコン半導体基板にSTI(Shallow Trench Isolation)などの素子分離絶縁膜を埋め込み形成した。その後、露出したシリコン半導体基板の表面にボロンなどのチャネルイオン注入を行って、P型ウエルを形成した。
【0045】
次に、シリコン半導体基板上にゲート絶縁膜及びゲート電極を積層した。このゲート絶縁膜は、上記した本発明の製造方法により形成した。
すなわち、シリコン源ガスとしてSi2H6を使用し、ハフニウム源ガスとしてTHBを用い、基板温度300℃の条件でMOCVD法により、非晶質の第1ハフニウム含有シリコン酸化物層を2nmの厚みで形成した。なお、(Si/(Hf+Si))比が25%となるようにガス流量比を調整した。
次に、窒素雰囲気中で900℃で10秒間加熱する条件でポストアニールを行い、非晶質の第1ハフニウム含有シリコン酸化物層を微結晶化させて、微結晶質層を形成した。
【0046】
次に、シリコン源ガスとしてSi2H6を使用し、ハフニウム源ガスとしてTHBを用い、基板温度300℃の条件でMOCVD法により、非晶質の第2ハフニウム含有シリコン酸化物層を2nmの厚みで形成した。なお、(Si/(Hf+Si))比が60%となるようにガス流量比を調整した。
次に、アンモニア雰囲気中で700℃、30分間の条件で窒化処理を行って、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成した。
このようにして本発明に係るゲート絶縁膜を形成した。
【0047】
また、ゲート電極は、ポリシリコン膜で形成した。なお、ポリシリコン膜の他に、ポリシリコンゲルマニウム(polySiGe)膜やその他金属材料などを用いても良い。
【0048】
その後、ゲート電極の上にフォトレジストを塗布し、これをゲート電極形状にパターニングした。次に、パターニングされたフォトレジストをマスクにしてゲート絶縁膜及びその上のゲート電極をエッチングしてゲート構造を形成した。その後、このゲート電極をマスクにし、シリコン半導体基板の表面領域に砒素などをイオン注入してn型ソース・ドレインコンタクト領域を形成した。
【0049】
次に、シリコン半導体基板の全面にゲート電極を被覆するようにCVD法によりシリコン酸化膜(SiO2)を堆積させた。次に、シリコン酸化膜を、例えば、RIE(Reactive Ion Etching)などによりエッチバックを行って、ゲート電極の側面に側壁絶縁膜を形成した。
【0050】
その後、この側壁絶縁膜をマスクにし、シリコン半導体基板の表面領域にリンもしくは砒素などをイオン注入してn型ソース・ドレイン高濃度領域を形成した。ソース・ドレインコンタクト領域とソース・ドレイン高濃度領域とからn型ソース・ドレイン領域が構成された。
【0051】
次に、シリコン半導体基板の表面にコバルト(Co)やニッケル(Ni)などの金属膜をスパッタリング法などにより堆積させた。次に、シリコン半導体基板を熱処理することにより、その表面及びゲート電極表面に堆積した金属膜はCoSi2やNiSiなどの金属シリサイド膜に変化する。
その後、側壁絶縁膜及び素子分離絶縁膜に堆積している金属膜はシリサイドに変化しないので除去した。
次に、CVD法などによりBPSGなどのシリコン酸化膜からなる層間絶縁膜をシリコン半導体基板上に堆積させた。そして、RIE法などにより層間絶縁膜をエッチングしてソース/ドレイン領域上及びゲート電極上の金属シリサイド膜を露出するコンタクト孔を形成した。
次に、層間絶縁膜上に銅やアルミニウムなどの金属膜を形成し、これをパターニングして、ソース/ドレイン領域上及びゲート電極上の金属シリサイド膜とコンタクト孔を介して電気的に接続された複数の配線を形成した。さらに、パッシベーション膜などを半導体基板上に形成してトランジスタを完成させた。このトランジスタのゲート絶縁膜を構成する微結晶質層の結晶サイズは3nmであり、ゲート絶縁膜の窒素濃度は20原子%であった。
【0052】
また、非晶質のハフニウム含有シリコン酸化物層を微結晶化させる際のアニール条件を適宜変更することにより、微結晶質層の結晶サイズが0、1、5、7、10nmであるゲート絶縁膜を備えたトランジスタを製造した。
【0053】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図12に示す。
図12に示すように、結晶サイズが1〜5nmの範囲で、リーク電流値が低下することが明らかになった。
【0054】
「実験例2」
非晶質のハフニウム含有シリコン酸化物層を窒化させる際のアンモニア窒化の条件を適宜変更したこと以外は上記実験例1と同様にして、ゲート絶縁膜中の窒素濃度が0、15、40%であるトランジスタを製造した。
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図13に示す。
図13に示すように、窒素濃度が15〜40%の範囲で、ボロン漏れ量が低下することが明らかになった。
【0055】
「実験例3」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例1と同様にして、微結晶質層の結晶サイズが0〜10nmの範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【0056】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図14に示す。
図14に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、結晶サイズが1〜5nmの範囲でリーク電流値が低下する一方、微結晶質層のみからなるゲート絶縁膜では、結晶サイズを変更してもリーク電流値が低下することがなかった。
【0057】
「実験例4」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例2と同様にして、ゲート絶縁膜の窒素濃度が0〜40原子%の範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【0058】
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図15に示す。
図15に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、窒素濃度が15〜40原子%の範囲でボロン漏れ量が低下した。これは、微結晶質層のみからなるゲート絶縁膜のボロン漏れ量とほぼ同等であった。本発明に係るゲート絶縁膜は、ボロン漏れ耐性に不利な微結晶質層を有する場合であっても、微結晶質層を含めたゲート絶縁膜全体の窒素濃度を調整することで、ボロン漏れ耐性を向上できることが分かった。
【図面の簡単な説明】
【0059】
【図1】図1は本発明の実施形態である半導体装置の要部を示す断面模式図である。
【図2】図2は本発明の実施形態である半導体装置の製造方法を説明する図であって、素子分離絶縁膜の形成工程を示す断面模式図である。
【図3】図3は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶質層形成工程を示す断面模式図である。
【図4】図4は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶層形成工程を示す断面模式図である。
【図5】図5は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図6】図6は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図7】図7は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極及びゲート絶縁膜の形成工程を示す断面模式図である。
【図8】図8は本発明の実施形態である半導体装置の製造方法を説明する図であって、n型ソース・ドレインコンタクト領域の形成工程を示す断面模式図である。
【図9】図9は本発明の実施形態である半導体装置の製造方法を説明する図であって、サイドウォールの形成工程を示す断面模式図である。
【図10】図10は本発明の実施形態である半導体装置の製造方法を説明する図であって、n型ソース・ドレイン領域の形成工程を示す断面模式図である。
【図11】図11は本発明の実施形態である半導体装置をDRAM素子に適用した例を示す断面模式図である。
【図12】図12は実験例1における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図13】図13は実験例2における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【図14】図14は実験例3における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図15】図15は実験例4における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【符号の説明】
【0060】
1…MOSトランジスタ(半導体装置)、2…半導体基板、3…ゲート絶縁膜(絶縁膜積層体)、3a…微結晶質層(微結晶組織からなるハフニウム含有窒化シリコン酸化物層)、3b…非晶質層(非晶質組織からなるハフニウム含有窒化シリコン酸化物層)、13a…第1ハフニウム含有シリコン酸化物層、13b…第2ハフニウム含有シリコン酸化物層
【特許請求の範囲】
【請求項1】
微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体。
【請求項2】
前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項1に記載の半導体装置用の絶縁膜積層体。
【請求項3】
前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項1に記載の半導体装置用の絶縁膜積層体。
【請求項4】
前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、In−plane−X線回折測定法の(111)の回折ピークから求めた結晶サイズが1nm以上5nm以下の範囲であることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置用の絶縁膜積層体。
【請求項5】
半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする半導体装置用の絶縁膜積層体の製造方法。
【請求項6】
前記微結晶質層形成工程は、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成する工程と、前記第1ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことを特徴とする請求項5に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項7】
前記第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることを特徴とする請求項6に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項8】
前記非晶質層形成工程は、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成する工程と、前記第2ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることを特徴とする請求項5または請求項6に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項9】
前記第2ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることを特徴とする請求項8に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項10】
半導体基板上に形成されたMOSトランジスタを具備してなり、前記MOSトランジスタのゲート絶縁膜が、請求項1乃至請求項4のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする半導体装置。
【請求項11】
半導体基板上にMOSトランジスタを形成する際に、前記MOSトランジスタのゲート絶縁膜を、請求項5乃至請求項9のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする半導体装置の製造方法。
【請求項1】
微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が15原子%以上40原子%以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体。
【請求項2】
前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項1に記載の半導体装置用の絶縁膜積層体。
【請求項3】
前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項1に記載の半導体装置用の絶縁膜積層体。
【請求項4】
前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、In−plane−X線回折測定法の(111)の回折ピークから求めた結晶サイズが1nm以上5nm以下の範囲であることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置用の絶縁膜積層体。
【請求項5】
半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする半導体装置用の絶縁膜積層体の製造方法。
【請求項6】
前記微結晶質層形成工程は、非晶質組織からなる第1ハフニウム含有シリコン酸化物層を形成する工程と、前記第1ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことを特徴とする請求項5に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項7】
前記第1ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることを特徴とする請求項6に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項8】
前記非晶質層形成工程は、非晶質組織からなる第2ハフニウム含有シリコン酸化物層を形成する工程と、前記第2ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることを特徴とする請求項5または請求項6に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項9】
前記第2ハフニウム含有シリコン酸化物層の(Si/(Hf+Si))比が0原子%超50原子%以下の範囲であることを特徴とする請求項8に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項10】
半導体基板上に形成されたMOSトランジスタを具備してなり、前記MOSトランジスタのゲート絶縁膜が、請求項1乃至請求項4のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする半導体装置。
【請求項11】
半導体基板上にMOSトランジスタを形成する際に、前記MOSトランジスタのゲート絶縁膜を、請求項5乃至請求項9のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2008−198982(P2008−198982A)
【公開日】平成20年8月28日(2008.8.28)
【国際特許分類】
【出願番号】特願2007−294306(P2007−294306)
【出願日】平成19年11月13日(2007.11.13)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成20年8月28日(2008.8.28)
【国際特許分類】
【出願日】平成19年11月13日(2007.11.13)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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