【課題】チップ面積を縮小出来る半導体記憶装置を提供すること。
【解決手段】各々が、電荷蓄積層１２と制御ゲート１４とを含む積層ゲートを備えたメモリセルＭＴと、複数の前記メモリセルＭＴが、前記メモリセルＭＴの電流経路が第１方向に沿うように配置されたメモリセルアレイ２と、前記メモリセルアレイ２に前記第１方向に直交する第２方向で隣接して設けられ、素子分離領域ＳＴＩを備え、前記制御ゲート１４の一端側の終端部が前記素子分離領域ＳＴＩ上まで引き出されたコンタクト領域４と、前記コンタクト領域４内において、前記素子分離領域ＳＴＩ上に位置する前記制御ゲート１４上に形成されたコンタクトプラグＣＰ３とを具備し、各々の前記制御ゲート１４上に形成された前記コンタクトプラグＣＰ３は、前記コンタクト領域４内において、前記第１方向に沿った第１の軸を交互に挟むように位置する。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。 （もっと読む）

【課題】特性バラツキを低減し、動作信頼性を向上出来る半導体装置及びその製造方法を提供すること。
【解決手段】 メモリセルＭＴと、第２素子分離領域によって互いに電気的に分離された第２半導体領域上に形成された抵抗素子と、前記第２素子分離領域直下に形成された第３半導体領域４７とを具備し、抵抗素子は、前記第２半導体領域１０上に第３絶縁膜６０を介在して形成された導電体層１２と、前記導電体層１２の両端に電気的に接続された第１電極１４、１５及び第２電極１４、１５と、前記第１、第２電極１４、１５を電気的に分離する電極分離領域４４とを備え、前記電極分離領域４４に隣接する前記第２素子分離領域は表面に凹部３８を有し、前記第３半導体領域４７は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部３８直下に設けられている。 （もっと読む）

【課題】同一半導体基板内に、高いしきい値電圧、または低いしきい値電圧を有する複数のトランジスタを有用な集積回路、およびその製造方法を提供すること。
【解決手段】第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極１８１を有する第２タイプのトランジスタ１８３とを含む。上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝１８０内に形成されている。上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填している。上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填している。上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチとのそれぞれの間に、各基板部分がそれぞれ配置されている。 （もっと読む）

【課題】水分の浸透を防止するシリコン窒化膜を寄生容量が増大しないように設ける不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】シリコン基板１に、ゲート絶縁膜６、浮遊ゲート電極膜７、ＯＮＯ膜やＮＯＮＯＮ膜などの電極間絶縁膜８、制御ゲート電極膜９および加工用ハードマスク材１０を積層してエッチング加工することによりゲート電極ＭＧを形成する。浮遊ゲート電極膜７の上面位置までシリコン酸化膜１１を埋め込み、その上にホウ素を含有した比誘電率が小さいシリコン窒化膜（ＳｉＢＮ）１２を成膜する。この上にシリコン酸化膜１３を成膜する。この構成で、シリコン窒化膜１２は、水分の浸透を防止し、しかも、浮遊ゲート電極膜７や制御ゲート電極膜９の間に位置せずしかも比誘電率が小さいので寄生容量の増大を抑制できる。 （もっと読む）

【課題】 メモリセル部を保護するための被覆絶縁膜の膜質を改善することができ、メモリセル部の電荷保持特性の向上をはかる。
【解決手段】 半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３，１８が形成されたトランジスタ構造の不揮発性メモリセルの表面部を被覆絶縁膜２６で覆った不揮発性半導体装置であって、被覆絶縁膜２６はシリコン窒化膜又はシリコン酸窒化膜からなり、被覆絶縁膜２６中のＮ−Ｈ結合の密度とＳｉ−Ｈ結合の密度との比（Ｎ−Ｈ／Ｓｉ−Ｈ）を３以下に設定した。 （もっと読む）

【課題】ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加すること。
【解決手段】本発明は、分離層１２上に設けられた半導体層１５内に設けられた半導体領域１４と、半導体領域上に設けられたＯＮＯ膜２０と、半導体領域の両側の半導体層内に設けられ分離層に達するビットライン１６と、半導体領域のビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域１８と、半導体領域に接続する第１電圧印加部３４、４４と、を有している。さらに、半導体領域はビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置、その制御方法およびその製造方法である。 （もっと読む）

【課題】トンネル酸化膜の特性を改善させてサイクリングによるメモリセルのしきい電圧の変動を最小化させることにより、メモリセルのデータ保持特性を向上させて全体的にメモリセルの信頼性を向上させることができる半導体素子およびその素子分離膜形成方法の提供。
【解決手段】半導体基板のアクティブ領域上にゲート絶縁膜と導電膜を形成する段階と、前記導電膜の側面にスペーサ膜を形成する段階と、前記スペーサ膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの上部コーナーに段差が発生するように前記スペーサ膜を除去する段階と、前記トレンチにライナー絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】ハードマスクを使用して金属膜、絶縁膜等の膜をパターニングする工程を含むＦｅＲＡＭ等の半導体装置の製造方法において、ハードマスクを用いて膜をパターニングした後の基板上の残渣、スカム等をさらに減らす製造方法を提供する。
【解決手段】パターニングの対象となるＩｒＯ2からなる第１の導電膜１５の上に、アルミナ膜の犠牲膜１６を介してＴｉＮなどの窒化物のハードマスク１７ａを形成し、その後に、ハードマスク１７ａに覆われない領域の第１の導電膜１５をパターニングし、その後に、犠牲膜１６をフッ化アンモニウム、アミド、有機酸、有機酸塩類、水の混合液を使用したウェット処理により除去することにより、ハードマスク１７ａを第１の膜１５のパターンの上から剥離してハードマスク１７ａの表面に付着した残渣、スカム等が再付着する防止工程を有している。 （もっと読む）

【課題】
相異なる導電型領域に好適なゲート群が使用される浮遊ボディメモリセル（ＦＢＣ）の製造方法、及びそれにより得られるＦＢＣを提供する。
【解決手段】
一実施形態において、より厚い絶縁体を有するｐ型背面ゲートが、より薄い絶縁体を有するｎ型正面ゲートともに使用される。アライメントの不整合を補償するプロセスにより、相異なる酸化物厚さ及び／又はゲート材料を有するゲートを形成することが可能になる。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置における１層ゲート構
造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】半導体記憶装置において、
１層ゲート構造の回路素子の第３ゲート電極層４３ａの膜厚が、２層構造の回路素子の第
１ゲート電極層の膜厚より厚く形成されている。また、第２電極間絶縁膜４４ａが上面に
形成されている第２素子分離絶縁膜１４ｂ部分の上面が、第３ゲート電極層４３ａの上面
とほぼ等しい高さであり、第２電極間絶縁膜４４ａの開口部４５ａ内に露出された第２素
子分離絶縁膜１４ｂ部分の上面が、半導体基板２０の上面より高くなっている。そのため
、１層ゲート構造の回路素子における第３ゲート電極層４３ａ上の第４ゲート電極層４６
ａと半導体基板２０との電気的短絡の恐れがない。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】加工の難易度を下げて、容易に微細化可能な不揮発性半導体メモリを提供することができる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１表面に対して垂直方向に延びるピラー状の半導体層９と、半導体層９の側面上に垂直方向に並んで配置され、電荷蓄積層８Ｂ及び制御ゲート電極ＣＧ１〜ＣＧｎを有する複数のメモリセルＭＣと、複数のメモリセルＭＣの半導体基板側とは反対側の端部の半導体層９側面上に配置される選択ゲートトランジスタＳＧＤと、複数のメモリセルＭＣの半導体基板側の端部の半導体基板１上に配置される選択ゲートトランジスタＳＧＳとを具備し、選択ゲートトランジスタＳＧＳは、半導体基板１内に拡散層４Ａ，４Ｂを有し、拡散層４Ａを介して、半導体層９と電気的に接続されることを備える。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）

【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】第２導電膜４３の上にマスク材料膜４５を形成する工程と、マスク材料膜４５の上にレジストパターン４６を形成する工程と、ＩＰＣエッチングチャンバ内においてマスク材料膜４５をエッチングして補助マスク４５ａにする工程と、エッチングチャンバからシリコン基板２０を取り出さずに、エッチングチャンバ内において第２導電膜４３をエッチングすることによりパーティクル数の増加傾向を抑制して、第２導電膜４３を上部電極にする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜にする工程と、第１導電膜４１をパターニングして下部電極にし、下部電極、キャパシタ誘電体膜、及び上部電極でキャパシタQを構成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。
【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。 （もっと読む）

【課題】ＳＯＩ領域内に特性の均質なメモリセルを作製できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡを表面に有する半導体基板１と、ＳＯＩ領域ＳＡ上に配置される埋め込み酸化膜２と、埋め込み酸化膜２上に配置されるＳＯＩ層３と、ＳＯＩ層３上に配置される複数のメモリセルＭＣ１〜ＭＣｎと、エピタキシャル領域ＥＡに配置されるエピタキシャル層４と、エピタキシャル層４上に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳとを具備し、ＳＯＩ層３は、微結晶層からなることを備える。 （もっと読む）

【課題】高温ストレス特性が向上された不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】チャンネル領域１０ａを有する半導体基板上にはトンネル絶縁膜１０２、電荷トラップ膜、及びブロッキング膜が順次に形成される。ブロッキング膜上にゲート電極１１４を形成した後、電荷トラップ膜が露出されるようにブロッキング膜をパターニングして電荷トラップ膜とゲート電極１１４との間で第１ブロッキング膜パターン１１８を形成する。その後、露出された電荷トラップ膜部位を処理してチャンネル領域１０ａから電子をトラップするための電荷トラップ膜パターン１２０と電荷トラップ膜パターン１２０内にトラップされた電子の側方拡散を防止するための第２ブロッキング膜パターン１２２を獲得する。従って、電子の側方拡散に起因する高温ストレス特性の劣化を防止することができる。 （もっと読む）

【課題】製造時における素子分離絶縁膜のダメージを軽減する。
【解決手段】メモリセルアレイ領域と選択ゲート領域とを有する不揮発性半導体記憶装置の製造方法であって、第１絶縁膜を形成する工程と、第１シリコン膜を形成する工程と、素子形成領域を区画する素子分離絶縁膜を形成する工程と、素子分離絶縁膜の表面をエッチングする工程と、第２絶縁膜を形成する工程と、第２シリコン膜を形成する工程と、選択ゲート領域に開口を有するマスク膜を形成する工程と、選択ゲート領域における第２シリコン膜をシリコン酸化膜に変換／置換する工程と、開口下の前記第１シリコン膜が露出するまで、シリコン酸化膜及び第２絶縁膜をエッチングする工程と、薬液によりマスク膜を除去する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 （もっと読む）