【課題】機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板に部分的に開口部を有する埋め込み絶縁膜を介して設けられた第１半導体領域と、前記第１半導体領域とは異なる、埋め込み絶縁膜を有さない前記半導体基板の領域に設けられた第２半導体領域と、前記第１半導体領域の前記開口部上を除く前記埋め込み絶縁膜の上方の領域に設けられた第１半導体素子と、前記第１半導体領域の前記埋め込み絶縁膜の開口部上の領域を含む領域に設けられた第２半導体素子と、前記半導体基板の前記第２半導体領域に設けられた第３半導体素子とを具備する。 （もっと読む）

【課題】不揮発性半導体記憶装置の誤読み出しを低減する。
【解決手段】不揮発性半導体記憶装置３０のメモリセルのデータ読み出しでは、選択ワード線に読み出しワード線電圧Ｖｗｏｒｄ−ｒｅａｄを印加し、選択ビット線に読み出しビット線電圧Ｖｂｉｔ−ｒｅａｄを印加し、非選択ワード線、非選択ビット線、及びソース線を接地電圧Ｖｓｓにして選択されたメモリセルのデータの読み出しを行う。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の縮小化を図りつつ、各トランジスタの電気的特性のばらつきを抑制する。
【解決手段】ＳＯＩ基板に形成されたＳＲＡＭセルにおいて、ドライバトランジスタＱ２のドレイン領域（アクセストランジスタＱ１のソース／ドレイン領域でもある）とロードトランジスタＱ３のドレイン領域との電気的接続、およびドライバトランジスタＱ５のドレイン領域（アクセストランジスタＱ４のソース／ドレイン領域でもある）とロードトランジスタＱ６のドレイン領域との電気的接続を、それぞれ部分トレンチ分離である分離酸化膜４の下のＳＯＩ層３を用いて形成した配線構造体１５、１６により行う。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上させる。
【解決手段】
半導体基板１上に、絶縁膜３、導体膜４および側壁絶縁膜１２ａからなる積層体１５を形成する。それから、半導体基板１の主面上に絶縁膜１６を形成し、更に導体膜１７を形成する。そして、導体膜１７をエッチバックすることで、積層体１５間に導体膜１７を残してソース線ＳＬとし、積層体１５の側壁１５ｂ上に導体膜１７を残してワード線ＷＬとし、他の領域の導体膜１７を除去する。ソース線ＳＬとワード線ＷＬは同じ導体膜１７を用いて同工程で形成する。導体膜４は、浮遊ゲート電極ＦＧとなり、不揮発性メモリの電荷蓄積部として機能する。 （もっと読む）

【課題】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの設計においては、微細化のため、セルのレイアウトを工夫することが必須であるという課題があった。
【解決手段】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭとするため、対をなす２つのフローティングゲート２５ａ，２５ｂと、２つのトンネルウインドウ３０ａ，３０ｂと、２つのソース２６ａ，２６ｂと、共有のコントロールゲート３１と、共有のセレクトゲート３２とを設けるとともに、ドレイン２７も共有とした。
【効果】高信頼性設計、高耐圧設計が実現されたＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭを実現できる。 （もっと読む）

【課題】本発明は、ホットキャリア耐性を向上させた半導体装置を提供することを目的とする。
【解決手段】本発明は、半導体基板に形成されたソース領域とドレイン領域をそれぞれ選択エピタキシャル成長技術を用い成長させて形成したソース部とドレイン部とそれらの間に設けられたチャネル領域を備えたＭＯＳトランジスタを備え、前記選択エピタキシャル成長によって形成されたソース部とドレイン部の前記チャネル領域からの高さが異なることを特徴とする。 （もっと読む）

【課題】接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造を可能にする。
【解決手段】半導体基板１０は、シリコン基板１１と、このシリコン基板１１上に形成された薄いシリコンゲルマニウム層１２と、このシリコンゲルマニウム層１２上に形成されたシリコン層１３とを有する。シリコンゲルマニウム層１２は、シリコン基板１１とシリコン層１３とを、ワード線ＷＬ方向の中央部でのみ接続し、半導体基板１０の中で狭隘部１２ａを形成している。シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。 （もっと読む）

【課題】 微細化および低コストでの製造が可能な半導体記憶装置を提供する。
【解決手段】 第１選択トランジスタ２２は、一端がセルトランジスタ列の一端と接続され、積層された第１導電膜５２と電極間絶縁膜５３と第２導電膜５４と、ソース／ドレイン拡散層５５と、を有する。第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。第３選択トランジスタ１３は、セルトランジスタ列の他端とソース線との間に接続される。第１、第２選択トランジスタの一方において第１導電膜と第２導電膜とが接続され、他方において第１導電膜と第２導電膜とが電気的に分離されている。第１、第２選択トランジスタの他方の第２導電膜は、別の選択トランジスタの第１導電膜と接続されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供する。
【解決手段】半導体基板の主面上に第１導体膜、第１絶縁膜、第２導体膜およびネガ型のフォトレジスト膜を堆積し、フォトマスク９を用いてネガ型のフォトレジスト膜を露光し、現像する工程を含み、フォトマスク９は、半導体基板の主面上の第１領域に対応する第１部分９ａと、半導体基板の主面上の第２領域に対応する第２部分９ｂとを有し、第１部分９ａは、第１領域におけるネガ型のフォトレジスト膜上に所望のパターンを結像するための第１のマスクパターン１０ａを備え、第２部分９ｂは、第２領域におけるネガ型のフォトレジスト膜上に特定のパターンを結像しないように、露光光の解像限界以下の寸法および間隔で配列した、複数の遮光パターンを有する第２のマスクパターン１０ｂを備える。 （もっと読む）

【課題】メモリセルを微細化し、ユニットセルのセレクトトランジスタ部のジャンパー配線の面積を縮小する。
【解決手段】強誘電体メモリ４０では、セレクトトランジスタ部にはビット線コンタクトＢＬＣ１としてのビア１０を介してビット線ＢＬに接続され、ソース／ドレイン領域２上に形成されるビア６に接続されるジャンパー配線ＣＤ１１としてのキャパシタ電極膜７が設けられる。メモリセル部にはメモリトランジスタと強誘電体キャパシタが並列接続されたメモリセルが複数個直列接続される。強誘電体キャパシタでは、メモリセル部上に半導体基板１に対して並行に、ソース／ドレイン領域２上に形成されるビア６に接続されるキャパシタ電極膜７と強誘電体膜８が交互に繰り返し形成される。 （もっと読む）

【課題】層間絶縁膜の平坦性が確保される半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域２及び第２領域３に積層膜を形成する工程と、積層膜の上に窒化膜１５を形成する工程と、第２領域３にある窒化膜１５の第２部分を残すように第１領域２にある窒化膜１５の第１部分を取り除く工程と、積層膜を第２部分とともにパターニングして第１トランジスタの第１ゲート１７を第１領域２に形成し、第１ゲート１７と共通の積層構造を有する積層構造体１８を第２領域３に形成する工程と、第１領域２及び第２領域３に層間絶縁膜２３を形成する工程と、層間絶縁膜２３をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で研磨する工程とを具備する。 （もっと読む）

【課題】ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制する。
【解決手段】セルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。ワード線ドライバ１５は、アドレスデコーダ１６でデコードされたアドレスのワード線１０を選択し、Ｖ_ｋｋ電圧供給部１７から供給される正の電圧Ｖ_ｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖ_ｐｐ電圧供給部１８から供給される正の電圧Ｖ_ｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖ_ｋｋ及び電圧Ｖ_ｐｐは共に正の電圧であり、電圧Ｖ_ｐｐの方が電圧Ｖ_ｋｋより大きい。 （もっと読む）

【課題】浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、基板の主表面に形成された第1絶縁層2とその上に形成された第1導電層3と、第1絶縁層のゲート幅方向の両側面及び、第1導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで上面が第1導電層の上面と底面の間の高さに位置するように形成された素子分離用の絶縁層7と、第1導電層及び素子分離用の絶縁層の上に形成されたシリコン酸化膜81とシリコン酸窒化膜82とシリコン酸化膜83とからなる3層絶縁膜を含んだ第2絶縁層8と、その上に形成された第2導電層9とを備え、シリコン酸窒化膜に含まれる水素原子及び塩素原子の濃度がそれぞれ1.0×10^１９atoms/cm^３以下で且つ中間絶縁膜に含まれる酸素原子の割合が総原子数の10％以上である。 （もっと読む）

【課題】コンタクトライナー膜を有し、ゲート絶縁膜に水素を効果的に供給することが可能な構造を有するＰＭＩＳトランジスタを備える半導体装置を提供する。
【解決手段】活性領域１００上に形成されたＰ型ＭＩＳトランジスタを有する半導体装置は、ゲート絶縁１０２膜と、ゲート電極１０３と、側壁絶縁膜１１２と、ソースドレイン領域１０７と、ゲート電極１０３及び側壁絶縁膜１１２を覆うように形成されたコンタクトライナー膜１０９と、層間絶縁膜１１０と、コンタクトプラグ１１１とを備える、コンタクトライナー膜１０９は、側壁絶縁膜１１２の側面と活性領域１００の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット１０９Ａを有している。 （もっと読む）

【課題】薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置を提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に形成され、第１シリコン酸窒化層８ｂ、シリコン窒化層８ｂ、および第２シリコン酸窒化層８ｃの積層構造を有するシリコン酸窒化膜８と、シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜１０とを備えた第１絶縁膜６と、第１絶縁膜上に形成された電荷蓄積層１２と、電荷蓄積層上に形成された第２絶縁膜１４と、第２絶縁膜上に形成された制御ゲート１６と、を備えている。 （もっと読む）

【課題】酸化物系化合物半導体を用いた高集積不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子は、１つ以上の酸化物系化合物半導体層を備える。複数の補助ゲート電極は、かかる１つ以上の酸化物系化合物半導体層と絶縁されるように配される。複数の制御ゲート電極は、複数の補助ゲート電極の隣接した両者間に複数の補助ゲート電極と異なる高さに配され、１つ以上の酸化物系化合物半導体層と絶縁される。そして、複数の電荷保存層は、１つ以上の酸化物系化合物半導体層と複数の制御ゲート電極との間に各々介在される。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

【課題】隣り合うメモリセル間の干渉を抑制できるようにする。
【解決手段】Ｘ方向に隣り合うドレインコンタクトＤＣ間にダミーコンタクトＵＣを設けている。すると、Ｙ方向にドレインコンタクトＤＣを挟んで隣り合うメモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持することができ、当該メモリセルトランジスタＴｍ１およびＴｍ２間の干渉を抑制できる。 （もっと読む）

【課題】セル部の素子特性を劣化させずに、周辺回路部の電解集中を緩和することが可能なフラッシュメモリを提供すること。
【解決手段】フラッシュメモリは、半導体基板101の主表面上に形成された第１のゲート絶縁膜102と、前記第１のゲート絶縁膜102の上に形成された浮遊ゲート電極層103とを有するメモリセル部と、前記半導体基板101の主表面上に形成された第２のゲート絶縁膜102と、前記第２のゲート絶縁膜102上に形成されたゲート電極層103とを有する周辺回路部とを具備し、前記第１のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さよりも、前記第２のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さが深い。 （もっと読む）

【課題】微細化されても、十分な容量を確保できるキャパシタを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１に設けられたＭＩＳトランジスタと、ＭＩＳトランジスタ上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、ＭＩＳトランジスタに接続される第１のコンタクトプラグ７ｂと、第１の層間絶縁膜６上に形成され、第１のコンタクトプラグ７ｂの上面に達する第１の開口部（第１のキャパシタ孔１１）を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２の開口部（第２のキャパシタ孔１７）を有する第３の層間絶縁膜１４と、第１の開口部の内面、第２の開口部の側面、および第３の層間絶縁膜１４の上にわたって形成されたキャパシタとを備えている。第１の開口部の底面の中心と、第２の開口部の底面の中心とは互いにずれている。 （もっと読む）