キャパシタ素子、半導体装置、およびキャパシタ素子の製造方法
【課題】信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供する。
【解決手段】組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
【解決手段】組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体層を有するキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法に関する。
【背景技術】
【０００２】
自発分極性を有する強誘電体層は、例えば、デカップリングキャパシタを構成するキャパシタ素子や、または、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの半導体装置を構成するキャパシタ素子において広く用いられている。
【０００３】
しかし、上記のキャパシタ素子を微細化する場合には、強誘電体層が占める面積を小さくする必要がある。例えば、メモリに蓄積できる電荷の量はキャパシタ素子の面積に比例するため、メモリの微細化や、または大容量化を考えた場合には、誘電体層の比誘電率を大きくして誘電体層の容量密度を大きくすることが必要となる。
【０００４】
例えば、キャパシタ素子の強誘電体層を構成する金属酸化物としては、バリウムストロンチウムチタネート（ＢａＳｒＴｉＯ３）のようなペロブスカイト構造を有する誘電材料が知られている（例えば特許文献１参照）。
【０００５】
上記の強誘電体層の比誘電率を大きくするためには、強誘電体層の結晶性と、薄膜状に形成された強誘電体層の応力（ストレス）を制御することが重要な要素となる。強誘電体層の結晶性を改善するためには、例えば強誘電体層を形成する場合の処理温度を高くすればよい。
【特許文献１】特公平８−１８８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、強誘電体層の処理温度を高くすると、以下に示すように様々な問題が生じてしまう場合があった。例えば、処理温度を高くした場合には、強誘電体層の誘電損失が大きくなる場合があった。また、強誘電体層のリーク電流が増大する場合があり、キャパシタ素子の信頼性が低下してしまう問題が生じる場合があった。
【０００７】
また、処理温度が高い場合には、例えばＳｉよりなる基板と強誘電体層の熱膨張の違いによって、強誘電体層に大きな引っ張り応力がかかり、結晶に大きな面内歪みが生じてしまう場合があった。このように強誘電体層を構成する結晶の面内歪みが大きくなると、比誘電率の低下やリーク電流の増大など、強誘電体層の電気的な特性の劣化が生じてしまう。
【０００８】
例えば、上記の強誘電体層に発生するストレスは、強誘電体層を構成する結晶と格子整合のとれた結晶を有する基板を選択することにより、緩和することが可能である。しかし、基板を選択することによって強誘電体層のストレスを緩和しようとする場合には、強誘電体層の形成に用いることが可能となる基板が制限されてしまい、この方法をとることは現実的には困難である。
【０００９】
そこで、本発明では、上記の問題を解決した、新規で有用なキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することを統括的課題としている。
【００１０】
本発明の具体的な課題は、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の観点では、上記の課題を、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子により、解決する。
【００１２】
また、本発明の第２の観点では、上記の課題を、半導体材料よりなる基板に形成された半導体素子と、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置により、解決する。
【００１３】
また、本発明の第３の観点では、上記の課題を、基板上に下部電極を形成する工程と、前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層を形成する工程と、前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法により、解決する。
【発明の効果】
【００１４】
本発明によれば、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明によるキャパシタ素子は、誘電体層（強誘電体層）と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有している。
【００１６】
上記の誘電体層（強誘電体層）を構成する結晶は、ペロブスカイト構造を有している。ペロブスカイト構造は、例えば、一般式ＡＢＯ３で表現される。ペロブスカイト構造は、理想的には立方晶系の単位格子を有し、立方晶の各頂点に金属Ａが、体心に金属Ｂが、金属Ｂを中心として酸素Ｏが立方晶の各面心に配置される。また、上記の構造は容易に転移することが知られている。
【００１７】
本発明の発明者は、ペロブスカイト構造を有するバリウムストロンチウムチタネートにＳｃを添加して特定のＳｃ変性組成で誘電体層を構成した場合、当該誘電体層の比誘電率が大きくなって、容量密度を大きくすることが可能となることを見出した。また、この場合に誘電体層のリーク電流が小さくなるとともにｔａｎδ（誘電正接）が小さくなり、構成されるキャパシタの信頼性が良好をなることを見出した。
【００１８】
本発明によるキャパシタ素子の誘電体層は、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるように構成されることが特徴である。
【００１９】
Ｓｃは、一般式ＡＢＯ３で示されるペロブスカイト構造の格子に含まれるドーパントである。例えば、ＳｃはＡＢＯ３で示されるペロブスカイト構造のＡサイト、またはＢサイト、もしくはＡサイトとＢサイトの双方を置換する可能性があると考えられる。
【００２０】
例えば、Ａ／Ｂ<１（（Ｂａ＋Ｓｒ）／Ｔｉ<１）である場合、Ｓｃは、おもにＡサイトを置換し、一方、Ａ／Ｂ>１（（Ｂａ＋Ｓｒ）／Ｔｉ>１）である場合、ＳｃはおもにＢサイトを置換する。また、Ａ／Ｂ＝１の場合には、ＳｃはＡサイト、Ｂサイトの双方を同程度に置換する。
【００２１】
なお、Ａ／Ｂ<１の場合であっても、必ずしもＳｃはＢサイトを全く置換しないとは限らない。同様に、Ａ／Ｂ>１の場合であっても、必ずしもＳｃはＡサイトを全く置換しないとは限らない。
ペロブスカイト格子に含まれるＳｃの原子価はＳｃ＋３であり、そのため、Ａ／Ｂ<１である場合、Ｓｃはドナー型のドーパントとなり、Ａ／Ｂ>１である場合、Ｓｃはアクセプタ型のドーパントとなる。
【００２２】
本発明の発明者は、上記のＳｃのドープにおいて、Ａ／Ｂ>１の場合であって、Ｓｃがおもにアクセプタ型のドーパタントとなり、ＳｃがおもにＴｉを置換する場合に誘電体層の電気特性の改善（比誘電率の増大、リーク電流の減少、ｔａｎδの減少）が生じることを初めて見出した。また、Ａ／Ｂ>１の場合、すなわち、ＳｃがおもにＴｉを置換する場合には、上記の誘電体層の組成を示す一般式において、ｚ≦ｙとなる。
【００２３】
バリウムストロンチウムチタネートにＳｃを添加する場合であって、かつ、ＳｃがおもにＴｉを置換する場合（（（Ｂａ＋Ｓｒ）／Ｔｉ>１）である場合）に、上記の電気特性が改善される理由としては、以下のことが考えられる。
【００２４】
例えば、Ｓｃが上記の条件で添加されることで、結晶のセルボリュームが大きくなる（単位格子体積が大きくなる）と考えられる。結晶の単位格子体積が大きくなると、キューリーポイントが大きくなり、比誘電率が大きくなる効果を奏する。
【００２５】
また、単位格子体積が大きくなることで、誘電体層には圧縮応力が生じることになる。例えば、Ｓｉよりなる基板上にバリウムストロンチウムチタネートよりなる誘電体層を形成する場合、誘電体層には基板からみて引っ張り応力が生じることが一般的である。特に処理温度が高い場合には、誘電体層の引っ張り応力が大きくなり、このことが誘電体層を構成する結晶の面内歪みを誘起して、誘電体層の電気特性の劣化を生じさせる場合があった。
【００２６】
本発明の発明者は、誘電体層にＳｃを添加することによって上記の問題を解決可能であることを見出した。誘電体層にＳｃが添加されると、誘電体層を構成する結晶の単位格子体積が大きくなり、誘電体層が本来有している基板に対する引っ張り応力が緩和される。このため、結晶の面内歪みを小さくすることができる。したがって、Ｓｃの添加によって、例えば誘電体層の比誘電率を増大させるなど、誘電体層の電気的な特性を良好とすることが可能となる。
【００２７】
また、例えば上記のＳｃと同様にして、バリウムストロンチウムチタネートにＹを添加してもよい。Ｙの原子価はＹ＋３であり、バリウムストロンチウムチタネートにＹを添加した場合においても、誘電体層を構成する結晶の単位格子体積を大きくし、比誘電率を大きくする効果を奏する。
【００２８】
しかし、ＳｃとＹはイオン半径が異なるため、上記の単位格子体積を大きくする程度が異なる。Ｓｃのイオン半径はＹのイオン半径に比べて小さいため、単位格子体積を大きくする効果はＹに比べて小さくなる。例えば、誘電体層に発生する引っ張り応力は、成膜条件（処理温度）によって大きく異なる。また、形成される基板によっても誘電体層の応力は大きく異なることになる。このため、上記の成膜条件や用いられる基板によっては、Ｙを用いた場合には単位格子体積を大きくする効果が強すぎて、比誘電率を大きくする所望の効果が得られない場合がある。このような場合には、添加する元素としてＹよりもＳｃを選択した場合に、比誘電率を大きくする効果が大きくなる。
【００２９】
図１は、バリウムストロンチウムチタネート（Ｓｃ添加無し）と、バリウムストロンチウムチタネートにＳｃを添加したもの（Ｓｃ添加有り）の、それぞれの格子パラメータを、ＸＲＤ（Ｘ線回折）による測定によって求めた結果を示す図である。上記のＸＲＤの測定においては、Ｘ線の入射角が所定の角度（例えば測定面に対して垂直方向）における測定結果から求められる格子パラメータと、当該所定の角度（垂直方向）からχだけ傾けた角度におけるＸＲＤによる測定を行う。上記の測定によって、実質的に応力を受けている場合の格子パラメータ（ストレスド格子パラメータ）と、実質的に応力を受けない場合の格子パラメータ（アンストレスド格子パラメータ）が求められる。このような分析方法をｓｉｎ２χ分析と呼ぶ場合がある。これらの格子パラメータから、それぞれの場合の面内歪みが算出される。
【００３０】
上記の場合において、Ｓｃ添加無しの場合には、強誘電体の組成は、（Ｂａ０．６３，Ｓｒ０．３７）Ｔｉ１．０３Ｏ３であった。この場合、Ｔｉの構成比率は５０．７原子％であり、僅かにＴｉリッチとなっている。また、Ｓｃ添加ありの場合は、強誘電体の組成は、（Ｂａ０．６３，Ｓｒ０．３７）Ｔｉ０．７７Ｓｃ０．０１Ｏ３であった。この場合、Ｔｉの構成比率は４３．４原子％であり、Ｓｃの構成比率は１原子％であった。
【００３１】
図１を参照するに、Ｓｃ添加無しの場合の面内歪みが０．００５３５（５．３５％）であるのに対して、Ｓｃを添加した場合（Ｓｃが１原子％）、面内歪みは、０．００１６（１．６％）となっている。すなわち、Ｓｃを添加したことで、結晶の面内歪みが小さくなっていることが確認された。上記のＳｃの添加によって、誘電体層を構成する結晶の面内歪みεは、−０．４<ε<０．４とすることができる。
【００３２】
また、図２は、バリウムストロンチウムチタネートにＳｃを添加する場合に、Ｓｃを添加する割合を、０原子％（添加無し）、０．４原子％、１．７原子％とした場合のＢａ，Ｓｒ，Ｔｉの構成比（原子％）をＸＲＦ（蛍光Ｘ線分析）によって測定した結果を示したものである。
【００３３】
図２を参照するに、Ｓｃの添加量が多くなるに従い、Ｔｉの構成比率が小さくなっていることがわかる。すなわち、添加されるＳｃはおもにＴｉを置換していることがわかる。
【００３４】
また、図３は、バリウムストロンチウムチタネートにＳｃを添加する場合に、Ｓｃを添加する割合を、０原子％（添加無し）〜３原子％に変化させた場合の誘電体層の比誘電率を測定した結果を示したものである。
【００３５】
図３を参照するに、Ｓｃの添加無しの場合には比誘電率が２３０程度であったものが、Ｓｃの構成比が０．５原子％の場合には比誘電率が２５０に増大していることがわかる。また、Ｓｃの構成比率が２％程度までは、Ｓｃの添加量（Ｓｃの構成比率）が増大するにしたがって誘電体層の比誘電率が増大していることがわかる。すなわち、Ｓｃの添加によって誘電体層の比誘電率を大きくし、容量密度の大きなキャパシタ素子を形成することが可能となることが確認された。
【００３６】
また、図４は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対する比誘電率の挙動を示した図である。
【００３７】
また、図５は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対する誘電正接（ｔａｎδ）の挙動を示した図である。
【００３８】
図４、図５を参照するに、Ｓｃを添加しない場合には、印加電圧が正の場合と印加電圧が負の場合において、印加電圧に対する比誘電率の挙動が大きく異なっていることがわかる。また、印加電圧が正の場合と印加電圧が負の場合において、誘電正接の値が大きく異なっていることがわかる。すなわち、Ｓｃを添加しない場合には、印加電圧に対する電気特性の挙動が不安定であり、また、誘電損失の値の変動が大きいことがわかる。
【００３９】
一方で、Ｓｃを添加した場合には、印加電圧が正の場合と印加電圧が負の場合において、印加電圧に対する比誘電率の挙動が対象となっている。また、印加電圧を変化させた場合の誘電正接の値が安定していることがわかる。
【００４０】
また、図６は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対するリーク電流の挙動を示した図である。
【００４１】
図６を参照するに、Ｓｃを添加しない場合に比べて、Ｓｃを添加した場合には、リーク電流の値が減少していることがわかる。このように、バリウムストロンチウムチタネートにＳｃを添加すると、印加電圧に対する電気特性の挙動が安定するとともに、リーク電流が減少し、信頼性の高いキャパシタ素子を構成することが可能となることが確認された。
【００４２】
次に、上記の誘電体層を用いたキャパシタ素子のさらに具体的な構成例について、図面に基づき、以下に説明する。
【実施例１】
【００４３】
図７は、本発明の実施例１によるキャパシタ素子１００を模式的に示した断面図である。図７を参照するに、キャパシタ素子１００は、誘電体層（強誘電体層）１０３と、誘電体層１０３を上下に挟持する上部電極１０４および下部電極１０２と、上部電極１０４、下部電極１０２、および誘電体層１０３が設置される基板１０１と、を有している。
【００４４】
本実施例によるキャパシタ素子１００においては、上記の誘電体層１０３が、組成が一般式（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる材料により構成されていることが特徴である。上記の誘電体層１０３を用いたことで、キャパシタ素子１００は、先に説明したように、信頼性が良好であって容量密度が大きくなっている。
【００４５】
また、誘電体層１０３は、特に厚さが限定されるものではないが、薄膜状に形成されるものであり、例えば厚さが１ｎｍ乃至１００００ｎｍとなるように構成される。また、キャパシタ素子１００を、例えば半導体装置のデバイスに用いる場合、誘電体層１０３の厚さは、例えば、１０ｎｍ乃至３００ｎｍの厚さとなるように形成される。
【００４６】
また、誘電体層１０３は、上記の一般式に記載された元素を成分として含む他に、他の元素を含んでいてもよい。例えば、誘電体層１０３は、Ａｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｇ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，Ｇｄ，およびＴｍのうちの少なくともいずれか１つを、１０００ｐｐｍ以上含むように構成されてもよい。
【００４７】
基板１０１は、例えばＳｉなどの半導体材料により構成されるが、これに限定されるものではない。例えば、基板１０１は、Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰよりなる群より選択される材料により構成されてもよい。また、基板１０１は、上記の元素または化合物以外であって、周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導された化合物により構成されていてもよい。
【００４８】
また、下部電極１０２は、例えば、Ｐｔを主成分として構成されるが、下部電極１０２を構成する材料はこれに限定されない。例えば、下部電極１０２は、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，およびＲｕＯｘの少なくともいずれか１つを含むように構成してもよい。
【００４９】
また、上部電極１０４は、例えば、ＩｒＯ２を主成分として構成されるが、上部電極１０４を構成する材料はこれに限定されない。例えば、上部電極１０４は、Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘ，およびＬａＮｉＯｘの少なくともいずれか１つを含むように構成してもよい。
【００５０】
また、下部電極１０２と基板１０１の間には、例えば、ＳｉＯ２よりなる絶縁層１０５が形成されていてもよい。また、絶縁層１０５はＳｉＯ２に限定されず、例えば、金属の酸化物、金属の窒化物、金属の酸窒化物、高誘電率の金属酸化物、キセロゲル、有機樹脂、又はこれらの組み合わせ、もしくは混合物により形成してもよい。また、絶縁層１０５は、実質的に単層で形成してもよく、また、２層以上の多層構造で形成してもよい。
【００５１】
また、下部電極１０２と絶縁層１０５の間には、例えば、ＴｉＯ２よりなる密着層１０６が形成されていてもよい。上記の密着層１０６を形成することで、絶縁層１０５と下部電極１０２の結合強度を増加させることが可能となる。例えば、密着層１０５は、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、金属窒化物の少なくともいずれか１つを含むように構成してもよい。また、具体的には、密着層１０５が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むように構成してもよい。また、密着層１０６は、実質的に単層で形成してもよく、また、２層以上の多層構造で形成してもよい。
【００５２】
また、上部電極１０４上には、例えばＳｉＮ，ＳｉＯ２などよりなる保護層（パッシベーション層）が形成されていてもよい。
【００５３】
上記のキャパシタ素子１００は、例えば、直列に複数接続したり、または並列に複数接続するなど、様々に接続、配置して用いることが可能である。また、上記のキャパシタ素子１００を用いて、例えば、フィルタ回路を構成したり、または、半導体装置のデバイス（例えばＤＲＡＭなど）を構成することも可能である。キャパシタ素子１００を半導体装置に用いた例については図１０で後述する。
【実施例２】
【００５４】
図８は、本発明の実施例２によるキャパシタ素子１００を模式的に示す断面図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する（以下の図、実施例についても同様）。
【００５５】
図８を参照するに、本実施例によるキャパシタ素子１００Ａでは、実施例１のキャパシタ素子１００の上部電極１０４に相当する上部電極１０４Ａが、複数の層より形成されていることが特徴である。上記の上部電極１０４Ａは、例えば、誘電体層１０４に接する金属酸化物層を含む第１の上部電極１０４ａと、第１の上部電極１０４ａ上に積層される第２の上部電極１０４ｂを含むように構成されている。
【００５６】
上記の第１の上部電極１０４ａは、例えば、ＩｒＯ２を主成分として構成されるが、第１の上部電極１０４を構成する材料はこれに限定されない。例えば、第１の上部電極１０４ａの主成分である金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むように構成してもよい。
【００５７】
また、第２の上部電極１０４ｂは、例えば、Ｐｔにより形成されるが、これに限定されるものではない。第２の上部電極１０４ｂは、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，およびＣｕよりなる群より選択される金属を主成分として構成してもよい。上記のように上部電極を複数の層よりなる積層構造とすることで、キャパシタ素子の信頼性を良好とすると共に、上部電極の抵抗値を低くすることが可能となる。
【００５８】
すなわち、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，およびＣｕなどの抵抗値の低い金属材料を上部電極として用いる場合には、当該金属材料と誘電体層１０３の間に、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘなどの金属酸化物層を挟むことで、キャパシタ素子の信頼性を良好とすることができる。
【実施例３】
【００５９】
次に、キャパシタ素子の製造方法について、図７に示したキャパシタ素子１００の場合を例にとり、以下に説明する。
【００６０】
図９Ａ〜図９Ｃは、先に説明したキャパシタ素子１００の製造方法を手順を追って示す図である。
【００６１】
まず、図９Ａに示す工程において、シリコンよりなる基板（例えばシリコンウェハ）１０１上に熱酸化により、ＳｉＯ２よりなる絶縁層１０５を形成する。次に、絶縁層１０５上に、ＲＦマグネトロンスパッタリング法より、酸化チタンＴｉＯ２よりなる密着層１０６と、Ｐｔよりなる下部電極１０２を順次成膜する。例えば、密着層１０６は、厚さが２０ｎｍとなるように、下部電極１０２は、厚さが１００ｎｍとなるように成膜する。
【００６２】
次に、図９Ｂに示す工程において、ＲＦマグネトロンスパッタリング法により、下部電極１０２上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層１０３を成膜する。上記の誘電体層１０３の成膜においては、所望の薄膜組成と同じ組成のターゲットを用いる。また、成膜条件は、例えば、基板温度５００℃、ＲＦパワー１００Ｗ、圧力０．１Ｐａとし、ＡｒガスとＯ２ガスの流量比は、４／１とする。例えば、誘電体層１０３の厚さは、７０ｎｍとなるように成膜を行う。
【００６３】
また、必要に応じて、上記の成膜の後に、誘電体層１０３を、１００℃乃至９００℃の酸素雰囲気中でアニールする工程を設けてもよい。誘電体層１０３をアニールすることで、誘電体層１０３の電気特性がさらに良好となる効果を奏する。
【００６４】
次に、図９Ｃに示す工程において、ＲＦマグネトロンスパッタリング法により、誘電体層１０３上に、例えばＩｒＯ２よりなる上部電極１０４を、膜厚が１００ｎｍとなるように成膜する。
【００６５】
このようにして、図７に示したキャパシタ素子１００を形成することができる。また、誘電体層１０３は、スパッタリング法に限定されず、他の方法によって成膜してもよい。例えば、ゾル・ゲル法、ＣＶＤ法などの方法を用いてもよい。
【実施例４】
【００６６】
次に、上記のキャパシタ素子を備えた半導体装置の一例について説明する。図１０は、上記のキャパシタ素子１００に相当する構成を備えた半導体装置１０を模式的に示した断面図である。図１０を参照するに、本図に示す半導体装置１０は、例えばシリコンなどの半導体材料により構成される基板１１上に形成される。基板１１には、例えばＳＴＩ（シャロー・トレンチ・アイソレーション）などによって素子分離絶縁膜１２が形成され、素子分離絶縁膜１２によって画成される素子形成領域には、例えばＭＯＳトランジスタよりなる半導体素子２０が形成されている。
【００６７】
半導体素子（ＭＯＳトランジスタ）２０は、素子形成領域に形成されたチャネル２１と、チャネル２１上に形成されたゲート絶縁膜２２上と、ゲート絶縁膜２２上に形成されたゲート電極２３とを有している。また、ゲート電極２３の側壁には、側壁絶縁膜２４が形成されている。また、ゲート電極２３の両側の基板１１には、基板１１（チャネル２１）と異なる導電型となる不純物領域２５，２６（ソース領域またはドレイン領域）が形成され、ＭＯＳトランジスタが構成されている。
【００６８】
また、ＭＯＳトランジスタ２０を覆うように絶縁層（層間絶縁層）ｄ１が形成され、さらに絶縁層ｄ１上に、絶縁層（層間絶縁層）ｄ２，ｄ３，ｄ４が順に積層されている。また、不純物領域２６（不純物領域２５）に接続される、プラグｐ１が、絶縁層ｄ１を貫通するように形成されている。さらに、プラグｐ１の不純物領域２６に接続される側の反対側には、パターン配線ｍ１が接続されている。絶縁層ｄ２は、パターン配線ｍ１を覆うように形成されており、パターン配線ｍ１に接続されるプラグｐ２が、絶縁層ｄ２を貫通するように形成されている。
【００６９】
さらに、絶縁層ｄ２上には、下部電極３１と上部電極３３の間に誘電体層３２が形成されてなるキャパシタ素子（メモリ素子）３０が形成されている。下部電極３１は、プラグｐ２に接続され、上部電極３３は、キャパシタ素子３０を覆うように形成された絶縁層ｄ３を貫通するプラグｐ３に接続されている。
【００７０】
また、絶縁層ｄ３上には、パターン配線ｍ２が形成され、絶縁層ｄ４がパターン配線ｍ２上に形成されている。また、絶縁層ｄ４上には、電極パッドＰｄが形成され、半導体装置１０が構成されている。上記の半導体装置１０においては、ＭＯＳトランジスタ２０によって、キャパシタ素子３０のスイッチングが行われる構成になっている。
【００７１】
また、上記の構成において、プラグｐ１，ｐ２，ｐ３は、例えばＷよりなるが、Ｃｕを用いて構成してもよい。また、パターン配線ｍ１，ｍ２は、例えばＡｌよりなるが、Ｃｕを用いて構成してもよい。また、キャパシタ素子に接続される多層配線の層数は、様々に変更することが可能である。
【００７２】
上記の構成において、下部電極３１は、実施例１の下部電極１０２に相当し、同様に、誘電体層３２は誘電体層１０３に、上部電極３３は上部電極１０４に相当する。すなわち、誘電体層３２は、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるように構成されている。このため、上記の半導体装置１０が備えるキャパシタ素子３０は、信頼性が良好であって容量密度が大きな特徴を有する。
【００７３】
また、本発明によるキャパシタ素子は、半導体装置に限定されず、他の様々な電子部品・電子機器などに用いることが可能であることは明らかである。
【００７４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、
前記誘電体層を上下に挟持する上部電極および下部電極と、
前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
（付記２）
前記上部電極は複数の層よりなり、該複数の層は前記誘電体層に接する金属酸化物層を含むことを特徴とする付記１記載のキャパシタ素子。
（付記３）
前記金属酸化物層を構成する金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むことを特徴とする付記２記載のキャパシタ素子。
（付記４）
前記基板と前記下部電極の間に形成された密着層をさらに有し、前記密着層が、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、および金属窒化物の少なくともいずれか１つを含むことを特徴とする付記１乃至３のいずれか１項記載のキャパシタ素子。
（付記５）
前記密着層が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むことを特徴とする付記４記載のキャパシタ素子。
（付記６）
前記下部電極が、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，およびＲｕＯｘの少なくともいずれか１つを含むことを特徴とする付記１乃至５のいずれか１項記載のキャパシタ素子。
（付記７）
上部電極が、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘ，およびＬａＮｉＯｘの少なくともいずれか１つを含むことを特徴とする付記１乃至６のいずれか１項記載のキャパシタ素子。
（付記８）
前記誘電体層が、Ａｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｇ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，Ｇｄ，およびＴｍのうちの少なくともいずれか１つを、１０００ｐｐｍ以上含むことを特徴とする付記１乃至７のいずれか１項記載のキャパシタ素子。
（付記９）
半導体材料よりなる基板に形成された半導体素子と、
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置。
（付記１０）
基板上に下部電極を形成する工程と、
前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層を形成する工程と、
前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法。
【産業上の利用可能性】
【００７５】
本発明によれば、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００７６】
【図１】Ｓｃの添加の有無による結晶の面内歪みの違いを示す図である。
【図２】強誘電体層のＸＲＦによる分析結果を示す図である。
【図３】Ｓｃの添加による強誘電体層の比誘電率の変化を示す図である。
【図４】Ｓｃの添加の有無による比誘電率の挙動の違いを示す図である。
【図５】Ｓｃの添加の有無によるｔａｎδの挙動の違いを示す図である。
【図６】Ｓｃの添加の有無によるリーク電流の挙動の違いを示す図である。
【図７】実施例１によるキャパシタ素子を模式的に示した図である。
【図８】実施例２によるキャパシタ素子を模式的に示した図である。
【図９Ａ】実施例３によるキャパシタ素子の製造方法を示した図（その１）である。
【図９Ｂ】実施例３によるキャパシタ素子の製造方法を示した図（その２）である。
【図９Ｃ】実施例３によるキャパシタ素子の製造方法を示した図（その３）である。
【図１０】実施例４による半導体装置を模式的に示す図である。
【符号の説明】
【００７７】
１０ 半導体装置
１１ 基板
１２ 素子分離絶縁膜
２０ 半導体素子
１００，１００Ａ，３０ キャパシタ素子
１０１ 基板
１０２ 下部電極
１０３ 誘電体層
１０４，１０４Ａ，１０４ａ，１０４ｂ 上部電極
【技術分野】
【０００１】
本発明は、強誘電体層を有するキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法に関する。
【背景技術】
【０００２】
自発分極性を有する強誘電体層は、例えば、デカップリングキャパシタを構成するキャパシタ素子や、または、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの半導体装置を構成するキャパシタ素子において広く用いられている。
【０００３】
しかし、上記のキャパシタ素子を微細化する場合には、強誘電体層が占める面積を小さくする必要がある。例えば、メモリに蓄積できる電荷の量はキャパシタ素子の面積に比例するため、メモリの微細化や、または大容量化を考えた場合には、誘電体層の比誘電率を大きくして誘電体層の容量密度を大きくすることが必要となる。
【０００４】
例えば、キャパシタ素子の強誘電体層を構成する金属酸化物としては、バリウムストロンチウムチタネート（ＢａＳｒＴｉＯ３）のようなペロブスカイト構造を有する誘電材料が知られている（例えば特許文献１参照）。
【０００５】
上記の強誘電体層の比誘電率を大きくするためには、強誘電体層の結晶性と、薄膜状に形成された強誘電体層の応力（ストレス）を制御することが重要な要素となる。強誘電体層の結晶性を改善するためには、例えば強誘電体層を形成する場合の処理温度を高くすればよい。
【特許文献１】特公平８−１８８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、強誘電体層の処理温度を高くすると、以下に示すように様々な問題が生じてしまう場合があった。例えば、処理温度を高くした場合には、強誘電体層の誘電損失が大きくなる場合があった。また、強誘電体層のリーク電流が増大する場合があり、キャパシタ素子の信頼性が低下してしまう問題が生じる場合があった。
【０００７】
また、処理温度が高い場合には、例えばＳｉよりなる基板と強誘電体層の熱膨張の違いによって、強誘電体層に大きな引っ張り応力がかかり、結晶に大きな面内歪みが生じてしまう場合があった。このように強誘電体層を構成する結晶の面内歪みが大きくなると、比誘電率の低下やリーク電流の増大など、強誘電体層の電気的な特性の劣化が生じてしまう。
【０００８】
例えば、上記の強誘電体層に発生するストレスは、強誘電体層を構成する結晶と格子整合のとれた結晶を有する基板を選択することにより、緩和することが可能である。しかし、基板を選択することによって強誘電体層のストレスを緩和しようとする場合には、強誘電体層の形成に用いることが可能となる基板が制限されてしまい、この方法をとることは現実的には困難である。
【０００９】
そこで、本発明では、上記の問題を解決した、新規で有用なキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することを統括的課題としている。
【００１０】
本発明の具体的な課題は、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の観点では、上記の課題を、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子により、解決する。
【００１２】
また、本発明の第２の観点では、上記の課題を、半導体材料よりなる基板に形成された半導体素子と、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置により、解決する。
【００１３】
また、本発明の第３の観点では、上記の課題を、基板上に下部電極を形成する工程と、前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層を形成する工程と、前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法により、解決する。
【発明の効果】
【００１４】
本発明によれば、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明によるキャパシタ素子は、誘電体層（強誘電体層）と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有している。
【００１６】
上記の誘電体層（強誘電体層）を構成する結晶は、ペロブスカイト構造を有している。ペロブスカイト構造は、例えば、一般式ＡＢＯ３で表現される。ペロブスカイト構造は、理想的には立方晶系の単位格子を有し、立方晶の各頂点に金属Ａが、体心に金属Ｂが、金属Ｂを中心として酸素Ｏが立方晶の各面心に配置される。また、上記の構造は容易に転移することが知られている。
【００１７】
本発明の発明者は、ペロブスカイト構造を有するバリウムストロンチウムチタネートにＳｃを添加して特定のＳｃ変性組成で誘電体層を構成した場合、当該誘電体層の比誘電率が大きくなって、容量密度を大きくすることが可能となることを見出した。また、この場合に誘電体層のリーク電流が小さくなるとともにｔａｎδ（誘電正接）が小さくなり、構成されるキャパシタの信頼性が良好をなることを見出した。
【００１８】
本発明によるキャパシタ素子の誘電体層は、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるように構成されることが特徴である。
【００１９】
Ｓｃは、一般式ＡＢＯ３で示されるペロブスカイト構造の格子に含まれるドーパントである。例えば、ＳｃはＡＢＯ３で示されるペロブスカイト構造のＡサイト、またはＢサイト、もしくはＡサイトとＢサイトの双方を置換する可能性があると考えられる。
【００２０】
例えば、Ａ／Ｂ<１（（Ｂａ＋Ｓｒ）／Ｔｉ<１）である場合、Ｓｃは、おもにＡサイトを置換し、一方、Ａ／Ｂ>１（（Ｂａ＋Ｓｒ）／Ｔｉ>１）である場合、ＳｃはおもにＢサイトを置換する。また、Ａ／Ｂ＝１の場合には、ＳｃはＡサイト、Ｂサイトの双方を同程度に置換する。
【００２１】
なお、Ａ／Ｂ<１の場合であっても、必ずしもＳｃはＢサイトを全く置換しないとは限らない。同様に、Ａ／Ｂ>１の場合であっても、必ずしもＳｃはＡサイトを全く置換しないとは限らない。
ペロブスカイト格子に含まれるＳｃの原子価はＳｃ＋３であり、そのため、Ａ／Ｂ<１である場合、Ｓｃはドナー型のドーパントとなり、Ａ／Ｂ>１である場合、Ｓｃはアクセプタ型のドーパントとなる。
【００２２】
本発明の発明者は、上記のＳｃのドープにおいて、Ａ／Ｂ>１の場合であって、Ｓｃがおもにアクセプタ型のドーパタントとなり、ＳｃがおもにＴｉを置換する場合に誘電体層の電気特性の改善（比誘電率の増大、リーク電流の減少、ｔａｎδの減少）が生じることを初めて見出した。また、Ａ／Ｂ>１の場合、すなわち、ＳｃがおもにＴｉを置換する場合には、上記の誘電体層の組成を示す一般式において、ｚ≦ｙとなる。
【００２３】
バリウムストロンチウムチタネートにＳｃを添加する場合であって、かつ、ＳｃがおもにＴｉを置換する場合（（（Ｂａ＋Ｓｒ）／Ｔｉ>１）である場合）に、上記の電気特性が改善される理由としては、以下のことが考えられる。
【００２４】
例えば、Ｓｃが上記の条件で添加されることで、結晶のセルボリュームが大きくなる（単位格子体積が大きくなる）と考えられる。結晶の単位格子体積が大きくなると、キューリーポイントが大きくなり、比誘電率が大きくなる効果を奏する。
【００２５】
また、単位格子体積が大きくなることで、誘電体層には圧縮応力が生じることになる。例えば、Ｓｉよりなる基板上にバリウムストロンチウムチタネートよりなる誘電体層を形成する場合、誘電体層には基板からみて引っ張り応力が生じることが一般的である。特に処理温度が高い場合には、誘電体層の引っ張り応力が大きくなり、このことが誘電体層を構成する結晶の面内歪みを誘起して、誘電体層の電気特性の劣化を生じさせる場合があった。
【００２６】
本発明の発明者は、誘電体層にＳｃを添加することによって上記の問題を解決可能であることを見出した。誘電体層にＳｃが添加されると、誘電体層を構成する結晶の単位格子体積が大きくなり、誘電体層が本来有している基板に対する引っ張り応力が緩和される。このため、結晶の面内歪みを小さくすることができる。したがって、Ｓｃの添加によって、例えば誘電体層の比誘電率を増大させるなど、誘電体層の電気的な特性を良好とすることが可能となる。
【００２７】
また、例えば上記のＳｃと同様にして、バリウムストロンチウムチタネートにＹを添加してもよい。Ｙの原子価はＹ＋３であり、バリウムストロンチウムチタネートにＹを添加した場合においても、誘電体層を構成する結晶の単位格子体積を大きくし、比誘電率を大きくする効果を奏する。
【００２８】
しかし、ＳｃとＹはイオン半径が異なるため、上記の単位格子体積を大きくする程度が異なる。Ｓｃのイオン半径はＹのイオン半径に比べて小さいため、単位格子体積を大きくする効果はＹに比べて小さくなる。例えば、誘電体層に発生する引っ張り応力は、成膜条件（処理温度）によって大きく異なる。また、形成される基板によっても誘電体層の応力は大きく異なることになる。このため、上記の成膜条件や用いられる基板によっては、Ｙを用いた場合には単位格子体積を大きくする効果が強すぎて、比誘電率を大きくする所望の効果が得られない場合がある。このような場合には、添加する元素としてＹよりもＳｃを選択した場合に、比誘電率を大きくする効果が大きくなる。
【００２９】
図１は、バリウムストロンチウムチタネート（Ｓｃ添加無し）と、バリウムストロンチウムチタネートにＳｃを添加したもの（Ｓｃ添加有り）の、それぞれの格子パラメータを、ＸＲＤ（Ｘ線回折）による測定によって求めた結果を示す図である。上記のＸＲＤの測定においては、Ｘ線の入射角が所定の角度（例えば測定面に対して垂直方向）における測定結果から求められる格子パラメータと、当該所定の角度（垂直方向）からχだけ傾けた角度におけるＸＲＤによる測定を行う。上記の測定によって、実質的に応力を受けている場合の格子パラメータ（ストレスド格子パラメータ）と、実質的に応力を受けない場合の格子パラメータ（アンストレスド格子パラメータ）が求められる。このような分析方法をｓｉｎ２χ分析と呼ぶ場合がある。これらの格子パラメータから、それぞれの場合の面内歪みが算出される。
【００３０】
上記の場合において、Ｓｃ添加無しの場合には、強誘電体の組成は、（Ｂａ０．６３，Ｓｒ０．３７）Ｔｉ１．０３Ｏ３であった。この場合、Ｔｉの構成比率は５０．７原子％であり、僅かにＴｉリッチとなっている。また、Ｓｃ添加ありの場合は、強誘電体の組成は、（Ｂａ０．６３，Ｓｒ０．３７）Ｔｉ０．７７Ｓｃ０．０１Ｏ３であった。この場合、Ｔｉの構成比率は４３．４原子％であり、Ｓｃの構成比率は１原子％であった。
【００３１】
図１を参照するに、Ｓｃ添加無しの場合の面内歪みが０．００５３５（５．３５％）であるのに対して、Ｓｃを添加した場合（Ｓｃが１原子％）、面内歪みは、０．００１６（１．６％）となっている。すなわち、Ｓｃを添加したことで、結晶の面内歪みが小さくなっていることが確認された。上記のＳｃの添加によって、誘電体層を構成する結晶の面内歪みεは、−０．４<ε<０．４とすることができる。
【００３２】
また、図２は、バリウムストロンチウムチタネートにＳｃを添加する場合に、Ｓｃを添加する割合を、０原子％（添加無し）、０．４原子％、１．７原子％とした場合のＢａ，Ｓｒ，Ｔｉの構成比（原子％）をＸＲＦ（蛍光Ｘ線分析）によって測定した結果を示したものである。
【００３３】
図２を参照するに、Ｓｃの添加量が多くなるに従い、Ｔｉの構成比率が小さくなっていることがわかる。すなわち、添加されるＳｃはおもにＴｉを置換していることがわかる。
【００３４】
また、図３は、バリウムストロンチウムチタネートにＳｃを添加する場合に、Ｓｃを添加する割合を、０原子％（添加無し）〜３原子％に変化させた場合の誘電体層の比誘電率を測定した結果を示したものである。
【００３５】
図３を参照するに、Ｓｃの添加無しの場合には比誘電率が２３０程度であったものが、Ｓｃの構成比が０．５原子％の場合には比誘電率が２５０に増大していることがわかる。また、Ｓｃの構成比率が２％程度までは、Ｓｃの添加量（Ｓｃの構成比率）が増大するにしたがって誘電体層の比誘電率が増大していることがわかる。すなわち、Ｓｃの添加によって誘電体層の比誘電率を大きくし、容量密度の大きなキャパシタ素子を形成することが可能となることが確認された。
【００３６】
また、図４は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対する比誘電率の挙動を示した図である。
【００３７】
また、図５は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対する誘電正接（ｔａｎδ）の挙動を示した図である。
【００３８】
図４、図５を参照するに、Ｓｃを添加しない場合には、印加電圧が正の場合と印加電圧が負の場合において、印加電圧に対する比誘電率の挙動が大きく異なっていることがわかる。また、印加電圧が正の場合と印加電圧が負の場合において、誘電正接の値が大きく異なっていることがわかる。すなわち、Ｓｃを添加しない場合には、印加電圧に対する電気特性の挙動が不安定であり、また、誘電損失の値の変動が大きいことがわかる。
【００３９】
一方で、Ｓｃを添加した場合には、印加電圧が正の場合と印加電圧が負の場合において、印加電圧に対する比誘電率の挙動が対象となっている。また、印加電圧を変化させた場合の誘電正接の値が安定していることがわかる。
【００４０】
また、図６は、バリウムストロンチウムチタネートにＳｃを添加しない場合（Ｓｃ０％と表記）と、バリウムストロンチウムチタネートに、構成比率が１．７原子％となるようにＳｃを添加した場合（Ｓｃ１．７％と表記）の、それぞれの場合の印加電圧に対するリーク電流の挙動を示した図である。
【００４１】
図６を参照するに、Ｓｃを添加しない場合に比べて、Ｓｃを添加した場合には、リーク電流の値が減少していることがわかる。このように、バリウムストロンチウムチタネートにＳｃを添加すると、印加電圧に対する電気特性の挙動が安定するとともに、リーク電流が減少し、信頼性の高いキャパシタ素子を構成することが可能となることが確認された。
【００４２】
次に、上記の誘電体層を用いたキャパシタ素子のさらに具体的な構成例について、図面に基づき、以下に説明する。
【実施例１】
【００４３】
図７は、本発明の実施例１によるキャパシタ素子１００を模式的に示した断面図である。図７を参照するに、キャパシタ素子１００は、誘電体層（強誘電体層）１０３と、誘電体層１０３を上下に挟持する上部電極１０４および下部電極１０２と、上部電極１０４、下部電極１０２、および誘電体層１０３が設置される基板１０１と、を有している。
【００４４】
本実施例によるキャパシタ素子１００においては、上記の誘電体層１０３が、組成が一般式（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる材料により構成されていることが特徴である。上記の誘電体層１０３を用いたことで、キャパシタ素子１００は、先に説明したように、信頼性が良好であって容量密度が大きくなっている。
【００４５】
また、誘電体層１０３は、特に厚さが限定されるものではないが、薄膜状に形成されるものであり、例えば厚さが１ｎｍ乃至１００００ｎｍとなるように構成される。また、キャパシタ素子１００を、例えば半導体装置のデバイスに用いる場合、誘電体層１０３の厚さは、例えば、１０ｎｍ乃至３００ｎｍの厚さとなるように形成される。
【００４６】
また、誘電体層１０３は、上記の一般式に記載された元素を成分として含む他に、他の元素を含んでいてもよい。例えば、誘電体層１０３は、Ａｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｇ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，Ｇｄ，およびＴｍのうちの少なくともいずれか１つを、１０００ｐｐｍ以上含むように構成されてもよい。
【００４７】
基板１０１は、例えばＳｉなどの半導体材料により構成されるが、これに限定されるものではない。例えば、基板１０１は、Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰよりなる群より選択される材料により構成されてもよい。また、基板１０１は、上記の元素または化合物以外であって、周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導された化合物により構成されていてもよい。
【００４８】
また、下部電極１０２は、例えば、Ｐｔを主成分として構成されるが、下部電極１０２を構成する材料はこれに限定されない。例えば、下部電極１０２は、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，およびＲｕＯｘの少なくともいずれか１つを含むように構成してもよい。
【００４９】
また、上部電極１０４は、例えば、ＩｒＯ２を主成分として構成されるが、上部電極１０４を構成する材料はこれに限定されない。例えば、上部電極１０４は、Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘ，およびＬａＮｉＯｘの少なくともいずれか１つを含むように構成してもよい。
【００５０】
また、下部電極１０２と基板１０１の間には、例えば、ＳｉＯ２よりなる絶縁層１０５が形成されていてもよい。また、絶縁層１０５はＳｉＯ２に限定されず、例えば、金属の酸化物、金属の窒化物、金属の酸窒化物、高誘電率の金属酸化物、キセロゲル、有機樹脂、又はこれらの組み合わせ、もしくは混合物により形成してもよい。また、絶縁層１０５は、実質的に単層で形成してもよく、また、２層以上の多層構造で形成してもよい。
【００５１】
また、下部電極１０２と絶縁層１０５の間には、例えば、ＴｉＯ２よりなる密着層１０６が形成されていてもよい。上記の密着層１０６を形成することで、絶縁層１０５と下部電極１０２の結合強度を増加させることが可能となる。例えば、密着層１０５は、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、金属窒化物の少なくともいずれか１つを含むように構成してもよい。また、具体的には、密着層１０５が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むように構成してもよい。また、密着層１０６は、実質的に単層で形成してもよく、また、２層以上の多層構造で形成してもよい。
【００５２】
また、上部電極１０４上には、例えばＳｉＮ，ＳｉＯ２などよりなる保護層（パッシベーション層）が形成されていてもよい。
【００５３】
上記のキャパシタ素子１００は、例えば、直列に複数接続したり、または並列に複数接続するなど、様々に接続、配置して用いることが可能である。また、上記のキャパシタ素子１００を用いて、例えば、フィルタ回路を構成したり、または、半導体装置のデバイス（例えばＤＲＡＭなど）を構成することも可能である。キャパシタ素子１００を半導体装置に用いた例については図１０で後述する。
【実施例２】
【００５４】
図８は、本発明の実施例２によるキャパシタ素子１００を模式的に示す断面図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する（以下の図、実施例についても同様）。
【００５５】
図８を参照するに、本実施例によるキャパシタ素子１００Ａでは、実施例１のキャパシタ素子１００の上部電極１０４に相当する上部電極１０４Ａが、複数の層より形成されていることが特徴である。上記の上部電極１０４Ａは、例えば、誘電体層１０４に接する金属酸化物層を含む第１の上部電極１０４ａと、第１の上部電極１０４ａ上に積層される第２の上部電極１０４ｂを含むように構成されている。
【００５６】
上記の第１の上部電極１０４ａは、例えば、ＩｒＯ２を主成分として構成されるが、第１の上部電極１０４を構成する材料はこれに限定されない。例えば、第１の上部電極１０４ａの主成分である金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むように構成してもよい。
【００５７】
また、第２の上部電極１０４ｂは、例えば、Ｐｔにより形成されるが、これに限定されるものではない。第２の上部電極１０４ｂは、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，およびＣｕよりなる群より選択される金属を主成分として構成してもよい。上記のように上部電極を複数の層よりなる積層構造とすることで、キャパシタ素子の信頼性を良好とすると共に、上部電極の抵抗値を低くすることが可能となる。
【００５８】
すなわち、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，およびＣｕなどの抵抗値の低い金属材料を上部電極として用いる場合には、当該金属材料と誘電体層１０３の間に、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘなどの金属酸化物層を挟むことで、キャパシタ素子の信頼性を良好とすることができる。
【実施例３】
【００５９】
次に、キャパシタ素子の製造方法について、図７に示したキャパシタ素子１００の場合を例にとり、以下に説明する。
【００６０】
図９Ａ〜図９Ｃは、先に説明したキャパシタ素子１００の製造方法を手順を追って示す図である。
【００６１】
まず、図９Ａに示す工程において、シリコンよりなる基板（例えばシリコンウェハ）１０１上に熱酸化により、ＳｉＯ２よりなる絶縁層１０５を形成する。次に、絶縁層１０５上に、ＲＦマグネトロンスパッタリング法より、酸化チタンＴｉＯ２よりなる密着層１０６と、Ｐｔよりなる下部電極１０２を順次成膜する。例えば、密着層１０６は、厚さが２０ｎｍとなるように、下部電極１０２は、厚さが１００ｎｍとなるように成膜する。
【００６２】
次に、図９Ｂに示す工程において、ＲＦマグネトロンスパッタリング法により、下部電極１０２上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となる誘電体層１０３を成膜する。上記の誘電体層１０３の成膜においては、所望の薄膜組成と同じ組成のターゲットを用いる。また、成膜条件は、例えば、基板温度５００℃、ＲＦパワー１００Ｗ、圧力０．１Ｐａとし、ＡｒガスとＯ２ガスの流量比は、４／１とする。例えば、誘電体層１０３の厚さは、７０ｎｍとなるように成膜を行う。
【００６３】
また、必要に応じて、上記の成膜の後に、誘電体層１０３を、１００℃乃至９００℃の酸素雰囲気中でアニールする工程を設けてもよい。誘電体層１０３をアニールすることで、誘電体層１０３の電気特性がさらに良好となる効果を奏する。
【００６４】
次に、図９Ｃに示す工程において、ＲＦマグネトロンスパッタリング法により、誘電体層１０３上に、例えばＩｒＯ２よりなる上部電極１０４を、膜厚が１００ｎｍとなるように成膜する。
【００６５】
このようにして、図７に示したキャパシタ素子１００を形成することができる。また、誘電体層１０３は、スパッタリング法に限定されず、他の方法によって成膜してもよい。例えば、ゾル・ゲル法、ＣＶＤ法などの方法を用いてもよい。
【実施例４】
【００６６】
次に、上記のキャパシタ素子を備えた半導体装置の一例について説明する。図１０は、上記のキャパシタ素子１００に相当する構成を備えた半導体装置１０を模式的に示した断面図である。図１０を参照するに、本図に示す半導体装置１０は、例えばシリコンなどの半導体材料により構成される基板１１上に形成される。基板１１には、例えばＳＴＩ（シャロー・トレンチ・アイソレーション）などによって素子分離絶縁膜１２が形成され、素子分離絶縁膜１２によって画成される素子形成領域には、例えばＭＯＳトランジスタよりなる半導体素子２０が形成されている。
【００６７】
半導体素子（ＭＯＳトランジスタ）２０は、素子形成領域に形成されたチャネル２１と、チャネル２１上に形成されたゲート絶縁膜２２上と、ゲート絶縁膜２２上に形成されたゲート電極２３とを有している。また、ゲート電極２３の側壁には、側壁絶縁膜２４が形成されている。また、ゲート電極２３の両側の基板１１には、基板１１（チャネル２１）と異なる導電型となる不純物領域２５，２６（ソース領域またはドレイン領域）が形成され、ＭＯＳトランジスタが構成されている。
【００６８】
また、ＭＯＳトランジスタ２０を覆うように絶縁層（層間絶縁層）ｄ１が形成され、さらに絶縁層ｄ１上に、絶縁層（層間絶縁層）ｄ２，ｄ３，ｄ４が順に積層されている。また、不純物領域２６（不純物領域２５）に接続される、プラグｐ１が、絶縁層ｄ１を貫通するように形成されている。さらに、プラグｐ１の不純物領域２６に接続される側の反対側には、パターン配線ｍ１が接続されている。絶縁層ｄ２は、パターン配線ｍ１を覆うように形成されており、パターン配線ｍ１に接続されるプラグｐ２が、絶縁層ｄ２を貫通するように形成されている。
【００６９】
さらに、絶縁層ｄ２上には、下部電極３１と上部電極３３の間に誘電体層３２が形成されてなるキャパシタ素子（メモリ素子）３０が形成されている。下部電極３１は、プラグｐ２に接続され、上部電極３３は、キャパシタ素子３０を覆うように形成された絶縁層ｄ３を貫通するプラグｐ３に接続されている。
【００７０】
また、絶縁層ｄ３上には、パターン配線ｍ２が形成され、絶縁層ｄ４がパターン配線ｍ２上に形成されている。また、絶縁層ｄ４上には、電極パッドＰｄが形成され、半導体装置１０が構成されている。上記の半導体装置１０においては、ＭＯＳトランジスタ２０によって、キャパシタ素子３０のスイッチングが行われる構成になっている。
【００７１】
また、上記の構成において、プラグｐ１，ｐ２，ｐ３は、例えばＷよりなるが、Ｃｕを用いて構成してもよい。また、パターン配線ｍ１，ｍ２は、例えばＡｌよりなるが、Ｃｕを用いて構成してもよい。また、キャパシタ素子に接続される多層配線の層数は、様々に変更することが可能である。
【００７２】
上記の構成において、下部電極３１は、実施例１の下部電極１０２に相当し、同様に、誘電体層３２は誘電体層１０３に、上部電極３３は上部電極１０４に相当する。すなわち、誘電体層３２は、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるように構成されている。このため、上記の半導体装置１０が備えるキャパシタ素子３０は、信頼性が良好であって容量密度が大きな特徴を有する。
【００７３】
また、本発明によるキャパシタ素子は、半導体装置に限定されず、他の様々な電子部品・電子機器などに用いることが可能であることは明らかである。
【００７４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、
前記誘電体層を上下に挟持する上部電極および下部電極と、
前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
（付記２）
前記上部電極は複数の層よりなり、該複数の層は前記誘電体層に接する金属酸化物層を含むことを特徴とする付記１記載のキャパシタ素子。
（付記３）
前記金属酸化物層を構成する金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むことを特徴とする付記２記載のキャパシタ素子。
（付記４）
前記基板と前記下部電極の間に形成された密着層をさらに有し、前記密着層が、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、および金属窒化物の少なくともいずれか１つを含むことを特徴とする付記１乃至３のいずれか１項記載のキャパシタ素子。
（付記５）
前記密着層が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むことを特徴とする付記４記載のキャパシタ素子。
（付記６）
前記下部電極が、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，およびＲｕＯｘの少なくともいずれか１つを含むことを特徴とする付記１乃至５のいずれか１項記載のキャパシタ素子。
（付記７）
上部電極が、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘ，およびＬａＮｉＯｘの少なくともいずれか１つを含むことを特徴とする付記１乃至６のいずれか１項記載のキャパシタ素子。
（付記８）
前記誘電体層が、Ａｌ，Ｆｅ，Ｍｎ，Ｎｉ，Ｃｏ，Ｍｇ，Ｌｕ，Ｅｒ，Ｙ，Ｈｏ，Ｄｙ，Ｇｄ，およびＴｍのうちの少なくともいずれか１つを、１０００ｐｐｍ以上含むことを特徴とする付記１乃至７のいずれか１項記載のキャパシタ素子。
（付記９）
半導体材料よりなる基板に形成された半導体素子と、
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置。
（付記１０）
基板上に下部電極を形成する工程と、
前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層を形成する工程と、
前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法。
【産業上の利用可能性】
【００７５】
本発明によれば、信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００７６】
【図１】Ｓｃの添加の有無による結晶の面内歪みの違いを示す図である。
【図２】強誘電体層のＸＲＦによる分析結果を示す図である。
【図３】Ｓｃの添加による強誘電体層の比誘電率の変化を示す図である。
【図４】Ｓｃの添加の有無による比誘電率の挙動の違いを示す図である。
【図５】Ｓｃの添加の有無によるｔａｎδの挙動の違いを示す図である。
【図６】Ｓｃの添加の有無によるリーク電流の挙動の違いを示す図である。
【図７】実施例１によるキャパシタ素子を模式的に示した図である。
【図８】実施例２によるキャパシタ素子を模式的に示した図である。
【図９Ａ】実施例３によるキャパシタ素子の製造方法を示した図（その１）である。
【図９Ｂ】実施例３によるキャパシタ素子の製造方法を示した図（その２）である。
【図９Ｃ】実施例３によるキャパシタ素子の製造方法を示した図（その３）である。
【図１０】実施例４による半導体装置を模式的に示す図である。
【符号の説明】
【００７７】
１０ 半導体装置
１１ 基板
１２ 素子分離絶縁膜
２０ 半導体素子
１００，１００Ａ，３０ キャパシタ素子
１０１ 基板
１０２ 下部電極
１０３ 誘電体層
１０４，１０４Ａ，１０４ａ，１０４ｂ 上部電極
【特許請求の範囲】
【請求項１】
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、
前記誘電体層を上下に挟持する上部電極および下部電極と、
前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
【請求項２】
前記上部電極は複数の層よりなり、該複数の層は前記誘電体層に接する金属酸化物層を含むことを特徴とする請求項１記載のキャパシタ素子。
【請求項３】
前記金属酸化物層を構成する金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むことを特徴とする請求項２記載のキャパシタ素子。
【請求項４】
前記基板と前記下部電極の間に形成された密着層をさらに有し、前記密着層が、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、および金属窒化物の少なくともいずれか１つを含むことを特徴とする請求項１乃至３のいずれか１項記載のキャパシタ素子。
【請求項５】
前記密着層が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むことを特徴とする請求項４記載のキャパシタ素子。
【請求項６】
半導体材料よりなる基板に形成された半導体素子と、
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置。
【請求項７】
基板上に下部電極を形成する工程と、
前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層を形成する工程と、
前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法。
【請求項１】
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、
前記誘電体層を上下に挟持する上部電極および下部電極と、
前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。
【請求項２】
前記上部電極は複数の層よりなり、該複数の層は前記誘電体層に接する金属酸化物層を含むことを特徴とする請求項１記載のキャパシタ素子。
【請求項３】
前記金属酸化物層を構成する金属酸化物は、ＩｒＯｘ，ＳｒＲｕＯｘ，ＰｔＯｘ，およびＡｕＯｘの少なくともいずれか１つを含むことを特徴とする請求項２記載のキャパシタ素子。
【請求項４】
前記基板と前記下部電極の間に形成された密着層をさらに有し、前記密着層が、貴金属、貴金属を含む合金、貴金属の導電性酸化物、金属酸化物、および金属窒化物の少なくともいずれか１つを含むことを特徴とする請求項１乃至３のいずれか１項記載のキャパシタ素子。
【請求項５】
前記密着層が、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，ＴｉＯｘ，ＩｒＯｘ，ＰｔＯｘ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，およびＴａＳｉＮの少なくともいずれか１つを含むことを特徴とする請求項４記載のキャパシタ素子。
【請求項６】
半導体材料よりなる基板に形成された半導体素子と、
組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層が、上部電極および下部電極に上下に挟持されてなる、前記半導体素子と接続されるキャパシタ素子と、を有することを特徴とする半導体装置。
【請求項７】
基板上に下部電極を形成する工程と、
前記下部電極上に、組成が（Ｂａ１−ｘ，Ｓｒｘ）Ｔｉ１−ｚＳｃｙＯ３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層を形成する工程と、
前記誘電体層上に上部電極を形成する工程と、を有することを特徴とするキャパシタ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【公開番号】特開２００８−２１０９５５（Ｐ２００８−２１０９５５Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００７−４５５５０（Ｐ２００７−４５５５０）
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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