半導体装置とその製造方法
【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート8a、中間絶縁膜12、及びコントロールゲート16aを備えたフラッシュメモリセルFLを形成する工程と、第1、第2不純物拡散領域24a、24bを形成する工程と、シリコン基板1とフローティングゲート8aの表面を熱酸化する工程と、レジストパターン39の窓39bを通じて一部領域PRにおけるトンネル絶縁膜5をエッチングする工程と、一部領域PRにおける第1不純物拡散領域24a上に金属シリサイド層40を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜43を形成する工程と、層間絶縁膜43の第1ホール43a内に、金属シリサイド層40に接続された導電性プラグ44を形成する工程とを有する半導体装置の製造方法による。
【解決手段】フローティングゲート8a、中間絶縁膜12、及びコントロールゲート16aを備えたフラッシュメモリセルFLを形成する工程と、第1、第2不純物拡散領域24a、24bを形成する工程と、シリコン基板1とフローティングゲート8aの表面を熱酸化する工程と、レジストパターン39の窓39bを通じて一部領域PRにおけるトンネル絶縁膜5をエッチングする工程と、一部領域PRにおける第1不純物拡散領域24a上に金属シリサイド層40を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜43を形成する工程と、層間絶縁膜43の第1ホール43a内に、金属シリサイド層40に接続された導電性プラグ44を形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
LSI等の半導体装置では、半導体基板の表層にソース/ドレイン領域等の不純物拡散領域を形成し、該不純物拡散領域の上にゲート絶縁膜等として熱酸化膜を形成する。このとき、熱酸化膜の成長レートは、不純物拡散領域における不純物濃度が高いほど速くなる傾向がある。このような現象は増速酸化と呼ばれる。
【0003】
半導体基板に形成される不純物拡散領域の濃度は、その不純物拡散領域が担う役割に応じて最適化される。そのため、一つのチップ内の複数の不純物拡散領域の全てが同じ濃度ということは稀で、通常は各不純物拡散領域の濃度は異なる。
【0004】
但し、このようにそれぞれの不純物拡散領域の濃度が異なると、濃度の高い不純物拡散領域の上では、上記の増速酸化によって他の部分よりも熱酸化膜が厚く成長してしまう。その熱酸化膜は、不純物拡散領域の表層に金属シリサイド層を形成する前にエッチングして除去する必要があるが、このように厚い熱酸化膜にエッチング時間を合わせると、エッチングが他の部分の薄い熱酸化膜よりも下に進行し、素子分離絶縁膜等にもエッチングが及んでしまう。
【0005】
これにより、例えば特許文献1に開示されるように、トランジスタの活性領域の端部においてリーク電流が増大するという問題が発生する。
【0006】
特許文献1では、このような問題を回避するため、熱酸化膜をシリコン窒化膜で覆い、シリコン窒化膜の下の熱酸化膜が増速酸化されるのを防止している(段落番号0040)。
【0007】
また、特許文献2では、増速酸化を防止する機能を有する窒素等の物質を半導体基板にイオン注入している(段落番号0060)。
【特許文献1】特開2003−282740号公報
【特許文献2】特開2002−280464号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、前記第1ホール内に形成された第1導電性プラグとを有し、前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続された半導体装置が提供される。
【0010】
また、本発明の別の観点によれば、半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、前記中間絶縁膜の上に第2導電膜を形成する工程と、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、前記レジストパターンを除去する工程と、前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
【0011】
次に、本発明の作用について説明する。
【0012】
本発明によれば、半導体基板とフローティングゲートのそれぞれの表面を熱酸化することにより、フラッシュメモリセルのリテンション特性を向上させる。そして、この熱酸化の際、第1不純物拡散領域の一部領域において増速酸化によって厚く成長した熱酸化膜を、レジストパターンの窓を通じてエッチングして除去する。
【0013】
これにより、上記の一部領域において、半導体基板と高融点金属膜との反応が熱酸化膜によって阻害されるのを防ぐことができ、該一部領域に金属シリサイド層を形成することができる。その結果、導電性プラグと第1不純物拡散領域とが金属シリサイド層を介して電気的に接続されるようになり、導電性プラグが第1不純物拡散領域と直接接続される場合と比較して、導電性プラグのコンタクト抵抗を低減することが可能となる。
【発明の効果】
【0014】
本発明によれば、増速酸化によって厚く成長した熱酸化膜を除去するので、その熱酸化膜を除去した部分の不純物拡散領域に金属シリサイド層を形成することができ、導電性プラグと不純物拡散領域との間の抵抗を低減することが可能となる。
【発明を実施するための最良の形態】
【0015】
(1)予備的事項についての説明
本発明の実施の形態の説明に先立ち、本発明の予備的事項について説明する。
【0016】
図1〜図22は予備的事項に係る半導体装置の製造途中の断面図であり、図23〜図29はその平面図である。
【0017】
この半導体装置は、フラッシュメモリセルと周辺トランジスタとを備えたロジック混載不揮発性メモリであり、図1のようにセル領域Aと周辺回路領域Bとを有する。
【0018】
製造に際しては、まず、図1に示すように、シリコン(半導体)基板1に素子分離溝1aを形成し、その素子分離溝1a内に酸化シリコン膜等の素子分離絶縁膜2を埋め込む。
【0019】
その後、セル領域Aと周辺回路領域Bのそれぞれに第1、第2pウェル3、4を形成する。
【0020】
なお、図1における各断面図は、図23の平面図におけるI−I線、II−II線、III−III線、及びIV−IV線に沿う断面図に相当する。
【0021】
次に、図2に示すように、酸素含有雰囲気中で基板温度を約800℃に加熱することで、シリコン基板1の全面を熱酸化し、約9.3nmの厚さの熱酸化膜よりなるトンネル絶縁膜5を形成する。
【0022】
次いで、図3に示すように、不純物としてリンがドープされたドープトアモルファスシリコン膜をトンネル絶縁膜5の上にCVD(Chemical Vapor Deposition)法により厚さ約90nmに形成し、そのアモルファスシリコン膜を第1導電膜8とする。
【0023】
続いて、図4に示すように、第1導電膜8の上に第1レジストパターン10を形成する。そして、この第1レジストパターン10をマスクにして第1導電膜8をエッチングすることにより、セル領域Aにおける第1導電膜8にスリット状の複数の開口8xを形成する。
【0024】
この後に、第1レジストパターン10は除去される。
【0025】
図24は、第1レジストパターン10を除去した後における平面図である。
【0026】
次に、図5に示すように、第1導電膜8と素子分離絶縁膜2のそれぞれの上に、中間絶縁膜12としてONO膜を形成する。
【0027】
図5の点線円内に示されるように、その中間絶縁膜12は、第1酸化シリコン膜12a、窒化シリコン膜12b、及び第2酸化シリコン膜12cをこの順に形成してなる。
【0028】
このうち、第1酸化シリコン膜12aは、約750℃の基板温度でCVD法により第1導電膜8の上に約10nmの厚さに形成される。また、窒化シリコン膜12bはCVD法で約12nmの厚さに形成される。
【0029】
そして、最上層の第2酸化シリコン膜12cは、酸素含有雰囲気中で基板温度を約950℃に加熱することにより窒化シリコン膜12bの表層を熱酸化して形成され、その目標の厚さはテスト用のシリコン基板の表面上で180nmに設定される。但し、シリコンに比べて窒化シリコンは酸化され難いので、第2熱酸化膜12cの実際の厚さは約5nm程度となる。
【0030】
ここで、周辺回路領域Bには後で周辺回路用のMOS(Metal Oxide Semiconductor)トランジスタが形成されるが、そのMOSトランジスタを形成するに当たって中間絶縁膜12や第1導電膜8は不要となる。
【0031】
そこで、次の工程では、図6に示すように、周辺回路領域Bを除く領域における中間絶縁膜12の上に第2レジストパターン14を形成し、この第2レジストパターン14をマスクにして周辺回路領域Bにおける中間絶縁膜12、第1導電膜8、及びトンネル絶縁膜5をドライエッチングして除去する。
【0032】
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
【0033】
この後に、第2レジストパターン14は除去される。
【0034】
次に、図7に示す断面構造を得るまでの工程について説明する。
【0035】
まず、周辺回路領域Bにおけるシリコン基板1の表面を熱酸化することで、厚さが約7.0nmの熱酸化膜よりなる周辺回路用のゲート絶縁膜15を形成する。
【0036】
続いて、中間絶縁膜12とゲート絶縁膜15のそれぞれの上に、CVD法によりアモルファスシリコン膜を厚さ約120nmに形成する。更に、このアモルファスシリコン膜の上に、CVD法でタングステンシリコン膜を140nmの厚さに形成し、これらアモルファスシリコン膜とタングステンシリコン膜との積層膜を第2導電膜16とする。なお、第2導電膜16を成膜する際、低抵抗化の目的で、第2導電膜16を構成するアモルファスシリコンに不純物としてリンをドープしてもよい。
【0037】
図25は、このように第2導電膜16を形成した後における平面図である。
【0038】
続いて、図8に示すように、第2導電膜16の上に、セル領域Aにおける平面形状がストライプ状の第3レジストパターン18を形成する。その後、この第3レジストパターン18をマスクにしてセル領域Aにおける第1導電膜8、中間絶縁膜12、及び第2導電膜16をエッチングする。
【0039】
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
【0040】
これにより、セル領域Aには、フローティングゲート8a、中間絶縁膜12、及びコントロールゲート16aをこの順に積層してなるフラッシュメモリセルFLが形成される。このうち、コントロールゲート16aはワード線(WL)の一部を構成する。
【0041】
また、このようなフラッシュメモリセルFLの形成と同時に、該フラッシュメモリセルFLから間隔をおいて、後述の選択線として機能するゲート電極8bを備えた選択トランジスタTRSELが形成される。
【0042】
その選択トランジスタTRSELを構成するゲート電極8bは、フローティングゲート8aと同様に第1導電膜8から構成され、その上には中間絶縁膜12と第2導電膜16が残存する。また、選択トランジスタTRSELのゲート絶縁膜はトンネル絶縁膜5が兼ねる。
【0043】
この後に、第3レジストパターン18は除去される。
【0044】
図26は、このように第3レジストパターン18を除去した後における平面図である。
【0045】
これに示されるように、コントロールゲート16aとゲート電極8bは、それぞれ互いに平行なストライプ状に形成される。
【0046】
次に、図9に示すように、ゲート電極8bの上に窓20aを備えた第4レジストパターン20を第2導電膜16の上に形成する。
【0047】
その後、この第4レジストパターン20をマスクにしてセル領域Aの第2導電膜16をエッチングすることにより、ゲート電極8bのコンタクト領域CRの上方の第2導電膜16を除去し、開口16cを形成する。また、これと同時に、周辺回路領域Bでは第2導電膜16がパターニングされて周辺回路用のゲート電極16dが形成される。
【0048】
このエッチングが終了後、第4レジストパターン20は除去される。
【0049】
図27は、第4レジストパターン20を除去した後の平面図である。
【0050】
次いで、図10に示すように、フラッシュメモリセルFLのコントロールゲート16aの両側面が露出し、且つゲート電極8bの両側面が覆われるように、シリコン基板1の上側全面に第5レジストパターン22を形成する。
【0051】
そして、この第5レジストパターン22をマスクにし、フローティングゲート8aの横のシリコン基板1にn型不純物をイオン注入することで、フラッシュメモリセルFLのソース/ドレイン領域となる第1、第2不純物拡散領域24a、24bを間隔をおいて形成する。
【0052】
そのイオン注入は2ステップで行われ、最初のステップでは加速エネルギを30KeV、ドーズ量を1.0×1014cm-2とする条件でリンをイオン注入する。そして、次のステップでは、加速エネルギを25KeV、ドーズ量を6.0×1015cm-2とする条件で砒素をイオン注入する。
【0053】
ここで、第5レジストパターン22によりゲート電極8bの側面を覆ったことで、第2不純物拡散領域24bは、ゲート電極8bから離れて形成されることになる。
【0054】
この後に、第5レジストパターン22は除去される。
【0055】
次に、図11に示すように、シリコン基板1にn型不純物としてリンをイオン注入することにより、第1、第2不純物拡散領域24a、24bよりも薄い濃度の第1〜第3ソース/ドレインエクステンション26a〜26cをセル領域Aに形成する。そのイオン注入の条件は、例えば、加速エネルギが20KeVでドーズ量が5.0×1013cm-2である。
【0056】
次に、図12に示すように、酸素含有雰囲気中において基板温度を800℃に加熱することで、シリコン基板1とフローティングゲート8aのそれぞれの表面を熱酸化し、シリコン基板1上での厚さが5nmとなる犠牲熱酸化膜28を形成する。
【0057】
このような犠牲熱酸化膜28を形成すると、点線円内に示すように、シリコン基板1に対向するフローティングゲート8aの角が酸化され、該角の近傍でのトンネル絶縁膜5の厚さが増大する。その結果、フローティングゲート8aに蓄積された電子Eが同図の点線矢印の経路Pに沿って基板1に逃げ難くなるため、フローティングゲート8a内に電子Eを長期間保持することが可能となり、フラッシュメモリセルFLのリテンション特性が向上する。
【0058】
その後、周辺領域回路領域Bのシリコン基板1に加速エネルギを20KeV、ドーズ量を5.0×1013cm-2とする条件で、n型不純物としてリンをイオン注入し、周辺回路用のゲート電極16dの横に第4ソース/ドレインエクステンション26dを形成する。
【0059】
ここで、シリコン基板1の表層において、第1、第2不純物拡散領域24a、24bが形成された部分では、他の部分よりも不純物濃度が高いため、熱酸化の際の増速酸化の作用が強い。そのため、これらの不純物拡散領域24a、24bの上では、この熱酸化によってトンネル絶縁膜5の厚さが増大することになる。
【0060】
続いて、図13に示すように、シリコン基板1の上側全面にCVD法によりサイドウォール用絶縁膜30として酸化シリコン膜を厚さ約120nmに形成する。
【0061】
そして、図14に示すように、このサイドウォール用絶縁膜30をエッチバックすることにより、フローティングゲート8aやゲート電極8bの横にサイドウォール用絶縁膜30を絶縁性サイドウォール30aとして残す。
【0062】
そのエッチバック量は、第3ソース/ドレインエクステンション26cの上のトンネル絶縁膜5とサイドウォール用絶縁膜30が除去されるような値に設定される。従って、第1、第2不純物拡散領域24a、24bの上で増速酸化により厚く形成されたトンネル絶縁膜5はこのエッチバックでは除去されない。
【0063】
次に、図15に示すように、酸素含有雰囲気中で基板温度を850℃とすることにより、シリコン基板1の全面を再び熱酸化し、厚さが約5nmの熱酸化膜よりなるスルー絶縁膜32を形成する。
【0064】
続いて、図16に示すように、選択トランジスタTRSELのゲート電極8bと周辺回路用のゲート電極16dが露出するようにシリコン基板1の上側全面に第6レジストパターン36を形成する。そして、この第6レジストパターン36をマスクにしながら、スルー絶縁膜32を通してシリコン基板1にn型不純物をイオン注入する。
【0065】
これにより、ゲート電極8bの横のシリコン基板1に、n型の選択トランジスタTRSELのソース/ドレイン領域として機能する第3、第4不純物拡散領域24c、24dが第1、第2不純物拡散領域24a、24bよりも低い不純物濃度で形成される。このうち、第3不純物拡散領域24cは、図示のように第2不純物拡散領域24bに隣接して形成される。
【0066】
また、これと共に、周辺回路用のゲート電極16dの横のシリコン基板1に、周辺回路のトランジスタのソース/ドレイン領域となる第5、第6不純物拡散領域24e、24fが形成される。この結果、周辺回路領域Bには、これらの不純物拡散領域24e、24fやゲート電極16d等で構成されるn型の周辺トランジスタTRPERIが形成されたことになる。
【0067】
なお、このイオン注入の条件は特に限定されないが、例えば、加速エネルギが30KeVでドーズ量が1.0×1015cm-2である。
【0068】
この後に、第6レジストパターン36は除去される。
【0069】
次に、図17に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像して第7レジストパターン39を形成する。
【0070】
その第7レジストパターン39は、選択トランジスタTRSELのゲート電極8bのコンタクト領域CRに窓39aを有する。
【0071】
そして、フロン系ガスをエッチングガスとする異方性エッチングにより、窓39aを通じて中間絶縁膜12をエッチングして除去し、ゲート電極8bのコンタクト領域CRを露出させる。
【0072】
この後に、第7レジストパターン39は除去される。
【0073】
その後に、図18に示すように、ウエットエッチングによりスルー絶縁膜32を除去する。
【0074】
次に、図19に示す断面構造を得るまでの工程について説明する。
【0075】
まず、シリコン基板1の上側全面にスパッタ法により高融点金属膜としてチタン膜を厚さ約31.5nmに形成する。
【0076】
続いて、窒素雰囲気中で基板温度を700℃とする条件で高融点金属膜に対してアニールを約90秒間行う。これにより、コントロールゲート16aやシリコン基板1のシリコンと高融点金属とが反応し、チタンシリサイドよりなる金属シリサイド層40が形成される。
【0077】
次に、素子分離絶縁膜2や絶縁性サイドウォール30aの上で未反応となっている高融点金属膜をウエットエッチングして除去する。
【0078】
その後に、アルゴン雰囲気中で金属シリサイド層40を再びアニールすることにより、金属シリサイド層40を低抵抗化する。そのアニールは、例えば800℃の基板温度で約30秒間行われる。
【0079】
ここで、既述のように、第1、第2不純物拡散領域24a、24bの上では、増速酸化に伴う厚膜化によって残存しているトンネル絶縁膜5によってシリコンと高融点金属膜との反応が阻害されるため、金属シリサイド層40は形成されない。
【0080】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0081】
まず、シリコン基板1の上側全面に、カバー絶縁膜42としてプラズマCVD法により酸化シリコン膜を厚さ約100nmに形成する。
【0082】
次いで、このカバー絶縁膜42の上に、CVD法でBPSG(Boro-Phospho-Silicate-Glass)膜を1700nmの厚さに形成し、このBPSG膜を第1層間絶縁膜43とする。
【0083】
そして、CMP法により第1層間絶縁膜43の上面を平坦化した後、第1層間絶縁膜43とカバー絶縁膜42とをパターニングする。これにより、第1、第4不純物拡散領域24a、24dの上のこれらの絶縁膜に第1ホール43aが形成される。また、ゲート電極8bのコンタクト領域CR上の絶縁膜42、43には第2ホール43bが形成され、周辺回路領域Bの第5、第6不純物拡散領域24e、24f上には第3ホール43cが形成される。
【0084】
そして、これら第1〜第3ホール43a〜43cの内面と第1層間絶縁膜43の上面に、スパッタ法によりグルー膜としてチタン膜と窒化チタン膜をこの順に形成する。更に、このグルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で各ホール43a〜43cを完全に埋め込む。
【0085】
その後に、第1層間絶縁膜43上の余分なグルー膜とタングステン膜とを除去し、これらの膜を第1〜第3ホール43a〜43c内にのみ第1〜第3導電性プラグ44a〜44cとして残す。
【0086】
このうち、第1導電性プラグ44aは第1、第4不純物拡散領域24a、24dと電気的に接続される。また、第2導電性プラグ44bは、ゲート電極8bのコンタクト領域CRにおける金属シリサイド層40に接続され、この金属シリサイド層40を介してゲート電極8bと電気的に接続される。そして、第3導電性プラグは第5、第6不純物拡散領域24e、24fと電気的に接続される。
【0087】
図28は、このようにして導電性プラグ44a〜44cを形成した後の平面図である。
【0088】
次に、図21に示すように、第1層間絶縁膜43の上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてソース線(SL)46a、選択線裏打ち層46b、ビット線コンタクトパッド46c、及び周辺回路用の配線46dを形成する。その金属積層膜として、例えば、窒化チタン膜、チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に形成する。
【0089】
その後に、図22に示すように、シリコン基板1の上側全面に第2層間絶縁膜48として酸化シリコン膜を形成し、CMP法によりその第2層間絶縁膜48の上面を研磨して平坦化する。
【0090】
更に、第2層間絶縁膜48をパターニングして、ビット線コンタクトパッド46cの上に第4ホール48aを形成する。その第4ホール48aには、第1〜第3導電性プラグ44a〜44cと同様の方法により、ビット線コンタクトパッド46cと電気的に接続された第5導電性プラグ50が埋め込まれる。
【0091】
そして、その第5導電性プラグ50と第2層間絶縁膜48のそれぞれの上面にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてビット線(BL)52を形成する。
【0092】
図29は、この工程を終了した後の平面図である。
【0093】
以上により、この半導体装置の基本構造が完成したことになる。
【0094】
図30は、この半導体装置の等価回路図に、上記のフラッシュメモリセルFLの読み出しを行う際に印加する電圧を書き加えた図である。
【0095】
同図に示されるように、読み出しに際しては、選択線(ゲート電極)8bに+3Vの電圧を印加することにより選択トランジスタTRSELをオン状態にする。また、ワード線(コントロールゲート)16aに+1.4Vの電圧を印加しながら、フラッシュメモリセルFLのソース領域(第2不純物拡散領域)24bにビット線52のバイアス電圧(0.8V)を印加する。なお、ソース線46aは接地電位にされる。
【0096】
そして、フラッシュメモリセルFLのドレイン領域(第1不純物拡散領域)24aとソース領域(第2不純物拡散領域)24bの間に電流が流れるかどうかを不図示のセンス回路で判定することにより、フラッシュメモリセルFLのフローティングゲート8aに情報(正孔)が書き込まれているかどうかが読み出される。
【0097】
一方、図31は、フラッシュメモリセルFLに書き込みを行う際の各電圧を上記の等価回路図に書き加えた図である。
【0098】
同図に示されるように、書き込みに際しては、選択線8bを接地電位にして選択トランジスタTRSELをオフ状態にすると共に、ビット線52を浮遊電位にする。更に、ソース線46aに+6.25Vの正電位を与え、コントロールゲート16aに−6.25Vの負電位を与えることで、フローティングゲート8aに正孔(情報)を蓄積する。
【0099】
ところで、このような等価回路となる半導体装置では、フラッシュメモリセルFLと選択トランジスタTRSELのそれぞれのソース/ドレイン領域の不純物濃度を同じにすると、次のような不都合が発生する。
【0100】
まず、フラッシュメモリセルFLについては、ソース/ドレイン領域(第1、第2不純物拡散領域)24a、24bの不純物濃度が書き込み動作をし易くするのに必要な濃度よりも薄くなり、フラッシュメモリセルFLへの書き込みが困難となる。
【0101】
一方、選択トランジスタTRSELについては、ソース/ドレイン領域(第3、第4不純物拡散領域)24c、24dの不純物濃度が必要以上に濃くなるので、p型の第1ウェル3とこれらの領域24c、24dとの界面におけるpn接合の勾配が急峻となり、基板−ソース/ドレイン領域間でジャンクションリークが増大してしまう。
【0102】
このような不都合を回避するため、この種の半導体装置では、フラッシュメモリセルFLのソース/ドレイン領域となる第1、第2不純物拡散領域24a、24bの不純物濃度を、選択トランジスタTRSELのソース/ドレイン領域となる第3、第4不純物拡散領域24c、24dのそれよりも高くする。
【0103】
ところが、このように不純物濃度の異なる領域24a〜24dがシリコン基板1の表層に存在すると、リテンション特性を高めるための熱酸化工程(図12参照)において、不純物濃度が高い第1不純物拡散領域24a上で増速酸化によってトンネル絶縁膜5が厚く成長する。
【0104】
その犠牲熱酸化膜28は、図14と図18のエッチング工程を行っても第1不純物拡散領域24aの上に残存するため、既述のように、金属シリサイド層40(図19参照)の形成を阻害してしまう。
【0105】
その結果、第1不純物拡散領域24a上の第1導電性プラグ44(図20参照)は、金属シリサイド層40を介さずに第1不純物拡散領域24aと直接接触するため、そのコンタクト抵抗が増大するという問題が発生する。
【0106】
このような問題を回避すべく、図14と図18のエッチング工程において、第1不純物拡散領域24a上のトンネル絶縁膜5が除去されるまでエッチバックを続けることも考えられる。
【0107】
図32は、このようにエッチングをした場合の選択トランジスタTRSELの近傍の要部拡大断面図であって、図28のV−V線に沿う断面図に相当する。これに示されるように、第1不純物拡散領域24a上の厚い犠牲酸化膜28が除去されるようにエッチバックをすると、選択トランジスタTRSELの横の素子分離絶縁膜2にまでエッチングが及び、その素子分離絶縁膜2の上面が第4不純物拡散領域24dよりも低くなってしまう。
【0108】
こうなると、金属シリサイド層40が素子分離溝1aにも形成されるので、この金属シリサイド層40によって第4不純物拡散流域24d上の第1導電性プラグ44と第1pウェル3とが電気的に短絡してしまうという新たな問題が発生してしまう。
【0109】
本願発明者は、これらの点に鑑み、以下のような本発明の実施の形態に想到した。
【0110】
(2)本実施形態についての説明
図33〜図35は、本実施形態に係る半導体装置の製造途中の断面図である。
【0111】
この半導体装置を製造するには、まず、既述の図1〜図16の工程を行う。
【0112】
次いで、図33に示すように、トンネル絶縁膜5とフラッシュメモリセルFLのそれぞれの上に、図17で説明した第7レジストパターン39を形成する。
【0113】
その第7レジストパターン39は、ゲート電極8bのコンタクト領域CRの上方に窓39aを有すると共に、第1不純物拡散領域24aの一部領域PRの上方にも窓39bを有する。
【0114】
その後、第1不純物拡散領域24aの一部領域PRでは、既述のように増速酸化によって厚く形成されたトンネル絶縁膜5を上記の窓39bを通じてエッチングして除去する。また、これと共に、ゲート電極8bのコンタクト領域CRの上方では、窓39aを通じて中間絶縁膜12をエッチングして除去する。
【0115】
このエッチングは、図17を参照して説明したように、フロン系ガスをエッチングガスとして使用する異方性エッチングである。
【0116】
なお、本実施形態では、第7レジストパターン39の窓39bが前記フローティングゲート8aの横の絶縁性サイドウォール30aから外れて形成されるため、該絶縁性サイドウォール30aと一部領域PRとの間のトンネル絶縁膜5は、第7レジストパターン39で覆われ、エッチングされずに残存する。
【0117】
このエッチングを終了後、第7レジストパターン39は除去される。
【0118】
続いて、図34に示すように、図18及び図19で説明したのと同じ工程を行うことにより、第1〜第6不純物拡散領域24a〜24f上に、チタンシリサイドよりなる金属シリサイド層40を形成する。
【0119】
ここで、前の工程において、第1不純物拡散領域24aの一部領域PRにおけるトンネル絶縁膜5を除去したので、上記の金属シリサイド層40はその一部領域PRにも形成されることになる。
【0120】
この後は、既述の図20〜図22の工程を行うことにより、図35に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0121】
この半導体装置が備えるフラッシュメモリセルFLに対する情報の読み出しや書き込みの方法については、図30及び図31説明したのと同様なので、ここでは省略する。
【0122】
以上説明した本実施形態によれば、図33の工程において、第1不純物拡散領域24aの一部領域PRにおいて増速酸化によって厚く形成されたトンネル絶縁膜5を除去するようにしたので、その一部領域PRにも金属シリサイド層40を形成することができる。
【0123】
そのため、第1不純物拡散領域24aの上方の第1導電性プラグ44(図35参照)が金属シリサイド層40に接続されるようになり、第1導電性プラグ44のコンタクト抵抗を低減することが可能となる。
【0124】
このような利点は、本実施形態のように、第1〜第4不純物拡散領域24a〜24dを異なる不純物濃度で形成し、且つリテンション特性の向上のための熱酸化工程(図12)を行うことで、トンネル絶縁膜5の膜厚が各領域24a〜24d上で異なる厚さになる場合に特に得られ易い。
【0125】
しかも、上記のように一部領域PRのトンネル絶縁膜5を除去する工程(図33)は、ゲート電極8bのコンタクト領域CRにおける不要な中間絶縁膜12を除去する工程が兼ねるので、工程数の増加も避けることができる。
【0126】
以下に、本発明の特徴を付記する。
【0127】
(付記1) 半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、
少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、
前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、
前記第1ホール内に形成された第1導電性プラグとを有し、
前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
【0128】
(付記2) 前記半導体基板の表層に間隔をおいて形成され、前記第1、第2不純物拡散領域よりも不純物濃度が低い第3、第4不純物拡散領域と、
前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第3、第4不純物拡散領域をソース/ドレイン領域とするMOSトランジスタとを更に有し、
前記第2不純物拡散領域と前記第3不純物拡散領域とが隣接して形成されたことを特徴とする付記1に記載の半導体装置。
【0129】
(付記3) 前記ゲート絶縁膜が前記熱酸化膜で構成され、前記ゲート電極が前記1導電膜で構成されたことを特徴とする付記2に記載の半導体装置。
【0130】
(付記4) 前記第1〜前記第4不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする付記2に記載の半導体装置。
【0131】
(付記5) 前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第2導電膜とがこの順に形成されたと共に、
前記コンタクト領域上の前記層間絶縁膜に第2ホールが形成され、
前記第2ホール内に、前記ゲート電極と電気的に接続された第2導電性プラグが形成されたことを特徴とする付記2に記載の半導体装置。
【0132】
(付記6) 前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層が形成され、該金属シリサイド層と前記第2導電性プラグとが接続されたことを特徴とする付記5に記載の半導体装置。
【0133】
(付記7) 前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする付記1に記載の半導体装置。
【0134】
(付記8) 前記第1、第2導電膜はポリシリコン膜よりなり、前記中間絶縁膜はONO膜よりなることを特徴とする付記1に記載の半導体装置。
【0135】
(付記9) 前記熱酸化膜は、前記フラッシュメモリセルのトンネル絶縁膜であることを特徴とする付記1に記載の半導体装置。
【0136】
(付記10) 半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、
前記中間絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、
前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
前記レジストパターンを除去する工程と、
前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、
前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0137】
(付記11) 前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜を残し、該残された第1導電膜をMOSトランジスタのゲート電極とする共に、
前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース/ドレイン領域として、前記第1、第2不純物拡散領域よりも低い不純物濃度の第3、第4不純物拡散領域を形成する工程を更に有し、
前記第3不純物拡散領域を前記第2不純物拡散領域に隣接して形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0138】
(付記12) 前記第1〜前記第4不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする付記11に記載の半導体装置の製造方法。
【0139】
(付記13) 前記ゲート電極のコンタクト領域の上方の前記第2導電膜を除去する工程を更に有し、
前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
前記層間絶縁膜に前記第1ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第2ホールを形成して、
前記第1導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第2導電性プラグを前記第2ホール内に形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0140】
(付記14) 前記第2導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第1導電膜、及び前記中間絶縁膜を除去する工程と、
前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
前記第2導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第2導電膜を形成し、
前記コンタクト領域の上方の前記第2導電膜を除去する工程において、前記周辺回路領域における前記第2導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする付記13に記載の半導体装置の製造方法。
【0141】
(付記15) 前記フローティングゲートの横に絶縁性サイドウォールを形成する工程を更に有し、
前記レジストパターンを形成する工程において前記窓を前記絶縁性サイドウォールから外して形成することにより、前記熱酸化膜をエッチングする工程において、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に前記熱酸化膜を残すことを特徴とする付記10に記載の半導体装置の製造方法。
【0142】
(付記16) 前記熱酸化膜として前記フラッシュメモリセルのトンネル絶縁膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0143】
(付記17) 前記中間絶縁膜としてONO膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0144】
(付記18) 前記第1、第2導電膜としてポリシリコン膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0145】
【図1】図1は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その7)である。
【図8】図8は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その8)である。
【図9】図9は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その9)である。
【図10】図10は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その10)である。
【図11】図11は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その11)である。
【図12】図12は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その12)である。
【図13】図13は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その13)である。
【図14】図14は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その14)である。
【図15】図15は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その15)である。
【図16】図16は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その16)である。
【図17】図17は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その17)である。
【図18】図18は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その18)である。
【図19】図19は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その19)である。
【図20】図20は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その20)である。
【図21】図21は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その21)である。
【図22】図22は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その22)である。
【図23】図23は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その1)である。
【図24】図24は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その2)である。
【図25】図25は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その3)である。
【図26】図26は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その4)である。
【図27】図27は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その5)である。
【図28】図28は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その6)である。
【図29】図29は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その7)である。
【図30】図30は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの読み出し時の電圧を書き加えた図である。
【図31】図31は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの書き込み時の電圧を書き加えた図である。
【図32】図32は、本発明の予備的事項において、素子分離絶縁膜がエッチングされることによって生じる不都合について説明するための断面図である。
【図33】図33は、本発明の実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図34】図34は、本発明の実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図35】図35は、本発明の実施形態に係る半導体装置の製造途中の断面図(その3)である。
【符号の説明】
【0146】
1…シリコン基板、1a…素子分離溝、2…素子分離絶縁膜、3、4…第1、第2pウェル、5…トンネル絶縁膜、8…第1導電膜、8a…フローティングゲート、8b…ゲート電極、8x…開口、10…第1レジストパターン、12…中間絶縁膜、12a…第1熱酸化膜、12b…窒化シリコン膜、12c…第2熱酸化膜、14…第2レジストパターン、15…ゲート絶縁膜、16…第2導電膜、16a…コントロールゲート、16c…開口、16d…ゲート電極、18…第3レジストパターン、20…第4レジストパターン、20a…窓、22…第5レジストパターン、24a〜24f…第1〜第6不純物拡散領域、26a〜26d…第1〜第4ソース/ドレインエクステンション、28…犠牲熱酸化膜、30…サイドウォール用絶縁膜、30a…絶縁性サイドウォール、32…スルー絶縁膜、36…第6レジストパターン、39…第7レジストパターン、39a、39b…窓、40…金属シリサイド層、42…カバー絶縁膜、43…第1層間絶縁膜、43a〜43c…第1〜第3ホール、44a〜44c…第1〜第3導電性プラグ、46a…ソース線、46b…選択線裏打ち層、46c…ビット線コンタクトパッド、46d…配線、48…第2層間絶縁膜、48a…第4ホール、50…第5導電性プラグ、52…ビット線、FL…フラッシュメモリセル、TRSEL…選択トランジスタ、TRPERI…周辺トランジスタ。
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
LSI等の半導体装置では、半導体基板の表層にソース/ドレイン領域等の不純物拡散領域を形成し、該不純物拡散領域の上にゲート絶縁膜等として熱酸化膜を形成する。このとき、熱酸化膜の成長レートは、不純物拡散領域における不純物濃度が高いほど速くなる傾向がある。このような現象は増速酸化と呼ばれる。
【0003】
半導体基板に形成される不純物拡散領域の濃度は、その不純物拡散領域が担う役割に応じて最適化される。そのため、一つのチップ内の複数の不純物拡散領域の全てが同じ濃度ということは稀で、通常は各不純物拡散領域の濃度は異なる。
【0004】
但し、このようにそれぞれの不純物拡散領域の濃度が異なると、濃度の高い不純物拡散領域の上では、上記の増速酸化によって他の部分よりも熱酸化膜が厚く成長してしまう。その熱酸化膜は、不純物拡散領域の表層に金属シリサイド層を形成する前にエッチングして除去する必要があるが、このように厚い熱酸化膜にエッチング時間を合わせると、エッチングが他の部分の薄い熱酸化膜よりも下に進行し、素子分離絶縁膜等にもエッチングが及んでしまう。
【0005】
これにより、例えば特許文献1に開示されるように、トランジスタの活性領域の端部においてリーク電流が増大するという問題が発生する。
【0006】
特許文献1では、このような問題を回避するため、熱酸化膜をシリコン窒化膜で覆い、シリコン窒化膜の下の熱酸化膜が増速酸化されるのを防止している(段落番号0040)。
【0007】
また、特許文献2では、増速酸化を防止する機能を有する窒素等の物質を半導体基板にイオン注入している(段落番号0060)。
【特許文献1】特開2003−282740号公報
【特許文献2】特開2002−280464号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、前記第1ホール内に形成された第1導電性プラグとを有し、前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続された半導体装置が提供される。
【0010】
また、本発明の別の観点によれば、半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、前記中間絶縁膜の上に第2導電膜を形成する工程と、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、前記レジストパターンを除去する工程と、前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
【0011】
次に、本発明の作用について説明する。
【0012】
本発明によれば、半導体基板とフローティングゲートのそれぞれの表面を熱酸化することにより、フラッシュメモリセルのリテンション特性を向上させる。そして、この熱酸化の際、第1不純物拡散領域の一部領域において増速酸化によって厚く成長した熱酸化膜を、レジストパターンの窓を通じてエッチングして除去する。
【0013】
これにより、上記の一部領域において、半導体基板と高融点金属膜との反応が熱酸化膜によって阻害されるのを防ぐことができ、該一部領域に金属シリサイド層を形成することができる。その結果、導電性プラグと第1不純物拡散領域とが金属シリサイド層を介して電気的に接続されるようになり、導電性プラグが第1不純物拡散領域と直接接続される場合と比較して、導電性プラグのコンタクト抵抗を低減することが可能となる。
【発明の効果】
【0014】
本発明によれば、増速酸化によって厚く成長した熱酸化膜を除去するので、その熱酸化膜を除去した部分の不純物拡散領域に金属シリサイド層を形成することができ、導電性プラグと不純物拡散領域との間の抵抗を低減することが可能となる。
【発明を実施するための最良の形態】
【0015】
(1)予備的事項についての説明
本発明の実施の形態の説明に先立ち、本発明の予備的事項について説明する。
【0016】
図1〜図22は予備的事項に係る半導体装置の製造途中の断面図であり、図23〜図29はその平面図である。
【0017】
この半導体装置は、フラッシュメモリセルと周辺トランジスタとを備えたロジック混載不揮発性メモリであり、図1のようにセル領域Aと周辺回路領域Bとを有する。
【0018】
製造に際しては、まず、図1に示すように、シリコン(半導体)基板1に素子分離溝1aを形成し、その素子分離溝1a内に酸化シリコン膜等の素子分離絶縁膜2を埋め込む。
【0019】
その後、セル領域Aと周辺回路領域Bのそれぞれに第1、第2pウェル3、4を形成する。
【0020】
なお、図1における各断面図は、図23の平面図におけるI−I線、II−II線、III−III線、及びIV−IV線に沿う断面図に相当する。
【0021】
次に、図2に示すように、酸素含有雰囲気中で基板温度を約800℃に加熱することで、シリコン基板1の全面を熱酸化し、約9.3nmの厚さの熱酸化膜よりなるトンネル絶縁膜5を形成する。
【0022】
次いで、図3に示すように、不純物としてリンがドープされたドープトアモルファスシリコン膜をトンネル絶縁膜5の上にCVD(Chemical Vapor Deposition)法により厚さ約90nmに形成し、そのアモルファスシリコン膜を第1導電膜8とする。
【0023】
続いて、図4に示すように、第1導電膜8の上に第1レジストパターン10を形成する。そして、この第1レジストパターン10をマスクにして第1導電膜8をエッチングすることにより、セル領域Aにおける第1導電膜8にスリット状の複数の開口8xを形成する。
【0024】
この後に、第1レジストパターン10は除去される。
【0025】
図24は、第1レジストパターン10を除去した後における平面図である。
【0026】
次に、図5に示すように、第1導電膜8と素子分離絶縁膜2のそれぞれの上に、中間絶縁膜12としてONO膜を形成する。
【0027】
図5の点線円内に示されるように、その中間絶縁膜12は、第1酸化シリコン膜12a、窒化シリコン膜12b、及び第2酸化シリコン膜12cをこの順に形成してなる。
【0028】
このうち、第1酸化シリコン膜12aは、約750℃の基板温度でCVD法により第1導電膜8の上に約10nmの厚さに形成される。また、窒化シリコン膜12bはCVD法で約12nmの厚さに形成される。
【0029】
そして、最上層の第2酸化シリコン膜12cは、酸素含有雰囲気中で基板温度を約950℃に加熱することにより窒化シリコン膜12bの表層を熱酸化して形成され、その目標の厚さはテスト用のシリコン基板の表面上で180nmに設定される。但し、シリコンに比べて窒化シリコンは酸化され難いので、第2熱酸化膜12cの実際の厚さは約5nm程度となる。
【0030】
ここで、周辺回路領域Bには後で周辺回路用のMOS(Metal Oxide Semiconductor)トランジスタが形成されるが、そのMOSトランジスタを形成するに当たって中間絶縁膜12や第1導電膜8は不要となる。
【0031】
そこで、次の工程では、図6に示すように、周辺回路領域Bを除く領域における中間絶縁膜12の上に第2レジストパターン14を形成し、この第2レジストパターン14をマスクにして周辺回路領域Bにおける中間絶縁膜12、第1導電膜8、及びトンネル絶縁膜5をドライエッチングして除去する。
【0032】
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
【0033】
この後に、第2レジストパターン14は除去される。
【0034】
次に、図7に示す断面構造を得るまでの工程について説明する。
【0035】
まず、周辺回路領域Bにおけるシリコン基板1の表面を熱酸化することで、厚さが約7.0nmの熱酸化膜よりなる周辺回路用のゲート絶縁膜15を形成する。
【0036】
続いて、中間絶縁膜12とゲート絶縁膜15のそれぞれの上に、CVD法によりアモルファスシリコン膜を厚さ約120nmに形成する。更に、このアモルファスシリコン膜の上に、CVD法でタングステンシリコン膜を140nmの厚さに形成し、これらアモルファスシリコン膜とタングステンシリコン膜との積層膜を第2導電膜16とする。なお、第2導電膜16を成膜する際、低抵抗化の目的で、第2導電膜16を構成するアモルファスシリコンに不純物としてリンをドープしてもよい。
【0037】
図25は、このように第2導電膜16を形成した後における平面図である。
【0038】
続いて、図8に示すように、第2導電膜16の上に、セル領域Aにおける平面形状がストライプ状の第3レジストパターン18を形成する。その後、この第3レジストパターン18をマスクにしてセル領域Aにおける第1導電膜8、中間絶縁膜12、及び第2導電膜16をエッチングする。
【0039】
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
【0040】
これにより、セル領域Aには、フローティングゲート8a、中間絶縁膜12、及びコントロールゲート16aをこの順に積層してなるフラッシュメモリセルFLが形成される。このうち、コントロールゲート16aはワード線(WL)の一部を構成する。
【0041】
また、このようなフラッシュメモリセルFLの形成と同時に、該フラッシュメモリセルFLから間隔をおいて、後述の選択線として機能するゲート電極8bを備えた選択トランジスタTRSELが形成される。
【0042】
その選択トランジスタTRSELを構成するゲート電極8bは、フローティングゲート8aと同様に第1導電膜8から構成され、その上には中間絶縁膜12と第2導電膜16が残存する。また、選択トランジスタTRSELのゲート絶縁膜はトンネル絶縁膜5が兼ねる。
【0043】
この後に、第3レジストパターン18は除去される。
【0044】
図26は、このように第3レジストパターン18を除去した後における平面図である。
【0045】
これに示されるように、コントロールゲート16aとゲート電極8bは、それぞれ互いに平行なストライプ状に形成される。
【0046】
次に、図9に示すように、ゲート電極8bの上に窓20aを備えた第4レジストパターン20を第2導電膜16の上に形成する。
【0047】
その後、この第4レジストパターン20をマスクにしてセル領域Aの第2導電膜16をエッチングすることにより、ゲート電極8bのコンタクト領域CRの上方の第2導電膜16を除去し、開口16cを形成する。また、これと同時に、周辺回路領域Bでは第2導電膜16がパターニングされて周辺回路用のゲート電極16dが形成される。
【0048】
このエッチングが終了後、第4レジストパターン20は除去される。
【0049】
図27は、第4レジストパターン20を除去した後の平面図である。
【0050】
次いで、図10に示すように、フラッシュメモリセルFLのコントロールゲート16aの両側面が露出し、且つゲート電極8bの両側面が覆われるように、シリコン基板1の上側全面に第5レジストパターン22を形成する。
【0051】
そして、この第5レジストパターン22をマスクにし、フローティングゲート8aの横のシリコン基板1にn型不純物をイオン注入することで、フラッシュメモリセルFLのソース/ドレイン領域となる第1、第2不純物拡散領域24a、24bを間隔をおいて形成する。
【0052】
そのイオン注入は2ステップで行われ、最初のステップでは加速エネルギを30KeV、ドーズ量を1.0×1014cm-2とする条件でリンをイオン注入する。そして、次のステップでは、加速エネルギを25KeV、ドーズ量を6.0×1015cm-2とする条件で砒素をイオン注入する。
【0053】
ここで、第5レジストパターン22によりゲート電極8bの側面を覆ったことで、第2不純物拡散領域24bは、ゲート電極8bから離れて形成されることになる。
【0054】
この後に、第5レジストパターン22は除去される。
【0055】
次に、図11に示すように、シリコン基板1にn型不純物としてリンをイオン注入することにより、第1、第2不純物拡散領域24a、24bよりも薄い濃度の第1〜第3ソース/ドレインエクステンション26a〜26cをセル領域Aに形成する。そのイオン注入の条件は、例えば、加速エネルギが20KeVでドーズ量が5.0×1013cm-2である。
【0056】
次に、図12に示すように、酸素含有雰囲気中において基板温度を800℃に加熱することで、シリコン基板1とフローティングゲート8aのそれぞれの表面を熱酸化し、シリコン基板1上での厚さが5nmとなる犠牲熱酸化膜28を形成する。
【0057】
このような犠牲熱酸化膜28を形成すると、点線円内に示すように、シリコン基板1に対向するフローティングゲート8aの角が酸化され、該角の近傍でのトンネル絶縁膜5の厚さが増大する。その結果、フローティングゲート8aに蓄積された電子Eが同図の点線矢印の経路Pに沿って基板1に逃げ難くなるため、フローティングゲート8a内に電子Eを長期間保持することが可能となり、フラッシュメモリセルFLのリテンション特性が向上する。
【0058】
その後、周辺領域回路領域Bのシリコン基板1に加速エネルギを20KeV、ドーズ量を5.0×1013cm-2とする条件で、n型不純物としてリンをイオン注入し、周辺回路用のゲート電極16dの横に第4ソース/ドレインエクステンション26dを形成する。
【0059】
ここで、シリコン基板1の表層において、第1、第2不純物拡散領域24a、24bが形成された部分では、他の部分よりも不純物濃度が高いため、熱酸化の際の増速酸化の作用が強い。そのため、これらの不純物拡散領域24a、24bの上では、この熱酸化によってトンネル絶縁膜5の厚さが増大することになる。
【0060】
続いて、図13に示すように、シリコン基板1の上側全面にCVD法によりサイドウォール用絶縁膜30として酸化シリコン膜を厚さ約120nmに形成する。
【0061】
そして、図14に示すように、このサイドウォール用絶縁膜30をエッチバックすることにより、フローティングゲート8aやゲート電極8bの横にサイドウォール用絶縁膜30を絶縁性サイドウォール30aとして残す。
【0062】
そのエッチバック量は、第3ソース/ドレインエクステンション26cの上のトンネル絶縁膜5とサイドウォール用絶縁膜30が除去されるような値に設定される。従って、第1、第2不純物拡散領域24a、24bの上で増速酸化により厚く形成されたトンネル絶縁膜5はこのエッチバックでは除去されない。
【0063】
次に、図15に示すように、酸素含有雰囲気中で基板温度を850℃とすることにより、シリコン基板1の全面を再び熱酸化し、厚さが約5nmの熱酸化膜よりなるスルー絶縁膜32を形成する。
【0064】
続いて、図16に示すように、選択トランジスタTRSELのゲート電極8bと周辺回路用のゲート電極16dが露出するようにシリコン基板1の上側全面に第6レジストパターン36を形成する。そして、この第6レジストパターン36をマスクにしながら、スルー絶縁膜32を通してシリコン基板1にn型不純物をイオン注入する。
【0065】
これにより、ゲート電極8bの横のシリコン基板1に、n型の選択トランジスタTRSELのソース/ドレイン領域として機能する第3、第4不純物拡散領域24c、24dが第1、第2不純物拡散領域24a、24bよりも低い不純物濃度で形成される。このうち、第3不純物拡散領域24cは、図示のように第2不純物拡散領域24bに隣接して形成される。
【0066】
また、これと共に、周辺回路用のゲート電極16dの横のシリコン基板1に、周辺回路のトランジスタのソース/ドレイン領域となる第5、第6不純物拡散領域24e、24fが形成される。この結果、周辺回路領域Bには、これらの不純物拡散領域24e、24fやゲート電極16d等で構成されるn型の周辺トランジスタTRPERIが形成されたことになる。
【0067】
なお、このイオン注入の条件は特に限定されないが、例えば、加速エネルギが30KeVでドーズ量が1.0×1015cm-2である。
【0068】
この後に、第6レジストパターン36は除去される。
【0069】
次に、図17に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像して第7レジストパターン39を形成する。
【0070】
その第7レジストパターン39は、選択トランジスタTRSELのゲート電極8bのコンタクト領域CRに窓39aを有する。
【0071】
そして、フロン系ガスをエッチングガスとする異方性エッチングにより、窓39aを通じて中間絶縁膜12をエッチングして除去し、ゲート電極8bのコンタクト領域CRを露出させる。
【0072】
この後に、第7レジストパターン39は除去される。
【0073】
その後に、図18に示すように、ウエットエッチングによりスルー絶縁膜32を除去する。
【0074】
次に、図19に示す断面構造を得るまでの工程について説明する。
【0075】
まず、シリコン基板1の上側全面にスパッタ法により高融点金属膜としてチタン膜を厚さ約31.5nmに形成する。
【0076】
続いて、窒素雰囲気中で基板温度を700℃とする条件で高融点金属膜に対してアニールを約90秒間行う。これにより、コントロールゲート16aやシリコン基板1のシリコンと高融点金属とが反応し、チタンシリサイドよりなる金属シリサイド層40が形成される。
【0077】
次に、素子分離絶縁膜2や絶縁性サイドウォール30aの上で未反応となっている高融点金属膜をウエットエッチングして除去する。
【0078】
その後に、アルゴン雰囲気中で金属シリサイド層40を再びアニールすることにより、金属シリサイド層40を低抵抗化する。そのアニールは、例えば800℃の基板温度で約30秒間行われる。
【0079】
ここで、既述のように、第1、第2不純物拡散領域24a、24bの上では、増速酸化に伴う厚膜化によって残存しているトンネル絶縁膜5によってシリコンと高融点金属膜との反応が阻害されるため、金属シリサイド層40は形成されない。
【0080】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0081】
まず、シリコン基板1の上側全面に、カバー絶縁膜42としてプラズマCVD法により酸化シリコン膜を厚さ約100nmに形成する。
【0082】
次いで、このカバー絶縁膜42の上に、CVD法でBPSG(Boro-Phospho-Silicate-Glass)膜を1700nmの厚さに形成し、このBPSG膜を第1層間絶縁膜43とする。
【0083】
そして、CMP法により第1層間絶縁膜43の上面を平坦化した後、第1層間絶縁膜43とカバー絶縁膜42とをパターニングする。これにより、第1、第4不純物拡散領域24a、24dの上のこれらの絶縁膜に第1ホール43aが形成される。また、ゲート電極8bのコンタクト領域CR上の絶縁膜42、43には第2ホール43bが形成され、周辺回路領域Bの第5、第6不純物拡散領域24e、24f上には第3ホール43cが形成される。
【0084】
そして、これら第1〜第3ホール43a〜43cの内面と第1層間絶縁膜43の上面に、スパッタ法によりグルー膜としてチタン膜と窒化チタン膜をこの順に形成する。更に、このグルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で各ホール43a〜43cを完全に埋め込む。
【0085】
その後に、第1層間絶縁膜43上の余分なグルー膜とタングステン膜とを除去し、これらの膜を第1〜第3ホール43a〜43c内にのみ第1〜第3導電性プラグ44a〜44cとして残す。
【0086】
このうち、第1導電性プラグ44aは第1、第4不純物拡散領域24a、24dと電気的に接続される。また、第2導電性プラグ44bは、ゲート電極8bのコンタクト領域CRにおける金属シリサイド層40に接続され、この金属シリサイド層40を介してゲート電極8bと電気的に接続される。そして、第3導電性プラグは第5、第6不純物拡散領域24e、24fと電気的に接続される。
【0087】
図28は、このようにして導電性プラグ44a〜44cを形成した後の平面図である。
【0088】
次に、図21に示すように、第1層間絶縁膜43の上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてソース線(SL)46a、選択線裏打ち層46b、ビット線コンタクトパッド46c、及び周辺回路用の配線46dを形成する。その金属積層膜として、例えば、窒化チタン膜、チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に形成する。
【0089】
その後に、図22に示すように、シリコン基板1の上側全面に第2層間絶縁膜48として酸化シリコン膜を形成し、CMP法によりその第2層間絶縁膜48の上面を研磨して平坦化する。
【0090】
更に、第2層間絶縁膜48をパターニングして、ビット線コンタクトパッド46cの上に第4ホール48aを形成する。その第4ホール48aには、第1〜第3導電性プラグ44a〜44cと同様の方法により、ビット線コンタクトパッド46cと電気的に接続された第5導電性プラグ50が埋め込まれる。
【0091】
そして、その第5導電性プラグ50と第2層間絶縁膜48のそれぞれの上面にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてビット線(BL)52を形成する。
【0092】
図29は、この工程を終了した後の平面図である。
【0093】
以上により、この半導体装置の基本構造が完成したことになる。
【0094】
図30は、この半導体装置の等価回路図に、上記のフラッシュメモリセルFLの読み出しを行う際に印加する電圧を書き加えた図である。
【0095】
同図に示されるように、読み出しに際しては、選択線(ゲート電極)8bに+3Vの電圧を印加することにより選択トランジスタTRSELをオン状態にする。また、ワード線(コントロールゲート)16aに+1.4Vの電圧を印加しながら、フラッシュメモリセルFLのソース領域(第2不純物拡散領域)24bにビット線52のバイアス電圧(0.8V)を印加する。なお、ソース線46aは接地電位にされる。
【0096】
そして、フラッシュメモリセルFLのドレイン領域(第1不純物拡散領域)24aとソース領域(第2不純物拡散領域)24bの間に電流が流れるかどうかを不図示のセンス回路で判定することにより、フラッシュメモリセルFLのフローティングゲート8aに情報(正孔)が書き込まれているかどうかが読み出される。
【0097】
一方、図31は、フラッシュメモリセルFLに書き込みを行う際の各電圧を上記の等価回路図に書き加えた図である。
【0098】
同図に示されるように、書き込みに際しては、選択線8bを接地電位にして選択トランジスタTRSELをオフ状態にすると共に、ビット線52を浮遊電位にする。更に、ソース線46aに+6.25Vの正電位を与え、コントロールゲート16aに−6.25Vの負電位を与えることで、フローティングゲート8aに正孔(情報)を蓄積する。
【0099】
ところで、このような等価回路となる半導体装置では、フラッシュメモリセルFLと選択トランジスタTRSELのそれぞれのソース/ドレイン領域の不純物濃度を同じにすると、次のような不都合が発生する。
【0100】
まず、フラッシュメモリセルFLについては、ソース/ドレイン領域(第1、第2不純物拡散領域)24a、24bの不純物濃度が書き込み動作をし易くするのに必要な濃度よりも薄くなり、フラッシュメモリセルFLへの書き込みが困難となる。
【0101】
一方、選択トランジスタTRSELについては、ソース/ドレイン領域(第3、第4不純物拡散領域)24c、24dの不純物濃度が必要以上に濃くなるので、p型の第1ウェル3とこれらの領域24c、24dとの界面におけるpn接合の勾配が急峻となり、基板−ソース/ドレイン領域間でジャンクションリークが増大してしまう。
【0102】
このような不都合を回避するため、この種の半導体装置では、フラッシュメモリセルFLのソース/ドレイン領域となる第1、第2不純物拡散領域24a、24bの不純物濃度を、選択トランジスタTRSELのソース/ドレイン領域となる第3、第4不純物拡散領域24c、24dのそれよりも高くする。
【0103】
ところが、このように不純物濃度の異なる領域24a〜24dがシリコン基板1の表層に存在すると、リテンション特性を高めるための熱酸化工程(図12参照)において、不純物濃度が高い第1不純物拡散領域24a上で増速酸化によってトンネル絶縁膜5が厚く成長する。
【0104】
その犠牲熱酸化膜28は、図14と図18のエッチング工程を行っても第1不純物拡散領域24aの上に残存するため、既述のように、金属シリサイド層40(図19参照)の形成を阻害してしまう。
【0105】
その結果、第1不純物拡散領域24a上の第1導電性プラグ44(図20参照)は、金属シリサイド層40を介さずに第1不純物拡散領域24aと直接接触するため、そのコンタクト抵抗が増大するという問題が発生する。
【0106】
このような問題を回避すべく、図14と図18のエッチング工程において、第1不純物拡散領域24a上のトンネル絶縁膜5が除去されるまでエッチバックを続けることも考えられる。
【0107】
図32は、このようにエッチングをした場合の選択トランジスタTRSELの近傍の要部拡大断面図であって、図28のV−V線に沿う断面図に相当する。これに示されるように、第1不純物拡散領域24a上の厚い犠牲酸化膜28が除去されるようにエッチバックをすると、選択トランジスタTRSELの横の素子分離絶縁膜2にまでエッチングが及び、その素子分離絶縁膜2の上面が第4不純物拡散領域24dよりも低くなってしまう。
【0108】
こうなると、金属シリサイド層40が素子分離溝1aにも形成されるので、この金属シリサイド層40によって第4不純物拡散流域24d上の第1導電性プラグ44と第1pウェル3とが電気的に短絡してしまうという新たな問題が発生してしまう。
【0109】
本願発明者は、これらの点に鑑み、以下のような本発明の実施の形態に想到した。
【0110】
(2)本実施形態についての説明
図33〜図35は、本実施形態に係る半導体装置の製造途中の断面図である。
【0111】
この半導体装置を製造するには、まず、既述の図1〜図16の工程を行う。
【0112】
次いで、図33に示すように、トンネル絶縁膜5とフラッシュメモリセルFLのそれぞれの上に、図17で説明した第7レジストパターン39を形成する。
【0113】
その第7レジストパターン39は、ゲート電極8bのコンタクト領域CRの上方に窓39aを有すると共に、第1不純物拡散領域24aの一部領域PRの上方にも窓39bを有する。
【0114】
その後、第1不純物拡散領域24aの一部領域PRでは、既述のように増速酸化によって厚く形成されたトンネル絶縁膜5を上記の窓39bを通じてエッチングして除去する。また、これと共に、ゲート電極8bのコンタクト領域CRの上方では、窓39aを通じて中間絶縁膜12をエッチングして除去する。
【0115】
このエッチングは、図17を参照して説明したように、フロン系ガスをエッチングガスとして使用する異方性エッチングである。
【0116】
なお、本実施形態では、第7レジストパターン39の窓39bが前記フローティングゲート8aの横の絶縁性サイドウォール30aから外れて形成されるため、該絶縁性サイドウォール30aと一部領域PRとの間のトンネル絶縁膜5は、第7レジストパターン39で覆われ、エッチングされずに残存する。
【0117】
このエッチングを終了後、第7レジストパターン39は除去される。
【0118】
続いて、図34に示すように、図18及び図19で説明したのと同じ工程を行うことにより、第1〜第6不純物拡散領域24a〜24f上に、チタンシリサイドよりなる金属シリサイド層40を形成する。
【0119】
ここで、前の工程において、第1不純物拡散領域24aの一部領域PRにおけるトンネル絶縁膜5を除去したので、上記の金属シリサイド層40はその一部領域PRにも形成されることになる。
【0120】
この後は、既述の図20〜図22の工程を行うことにより、図35に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0121】
この半導体装置が備えるフラッシュメモリセルFLに対する情報の読み出しや書き込みの方法については、図30及び図31説明したのと同様なので、ここでは省略する。
【0122】
以上説明した本実施形態によれば、図33の工程において、第1不純物拡散領域24aの一部領域PRにおいて増速酸化によって厚く形成されたトンネル絶縁膜5を除去するようにしたので、その一部領域PRにも金属シリサイド層40を形成することができる。
【0123】
そのため、第1不純物拡散領域24aの上方の第1導電性プラグ44(図35参照)が金属シリサイド層40に接続されるようになり、第1導電性プラグ44のコンタクト抵抗を低減することが可能となる。
【0124】
このような利点は、本実施形態のように、第1〜第4不純物拡散領域24a〜24dを異なる不純物濃度で形成し、且つリテンション特性の向上のための熱酸化工程(図12)を行うことで、トンネル絶縁膜5の膜厚が各領域24a〜24d上で異なる厚さになる場合に特に得られ易い。
【0125】
しかも、上記のように一部領域PRのトンネル絶縁膜5を除去する工程(図33)は、ゲート電極8bのコンタクト領域CRにおける不要な中間絶縁膜12を除去する工程が兼ねるので、工程数の増加も避けることができる。
【0126】
以下に、本発明の特徴を付記する。
【0127】
(付記1) 半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、
少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、
前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、
前記第1ホール内に形成された第1導電性プラグとを有し、
前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
【0128】
(付記2) 前記半導体基板の表層に間隔をおいて形成され、前記第1、第2不純物拡散領域よりも不純物濃度が低い第3、第4不純物拡散領域と、
前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第3、第4不純物拡散領域をソース/ドレイン領域とするMOSトランジスタとを更に有し、
前記第2不純物拡散領域と前記第3不純物拡散領域とが隣接して形成されたことを特徴とする付記1に記載の半導体装置。
【0129】
(付記3) 前記ゲート絶縁膜が前記熱酸化膜で構成され、前記ゲート電極が前記1導電膜で構成されたことを特徴とする付記2に記載の半導体装置。
【0130】
(付記4) 前記第1〜前記第4不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする付記2に記載の半導体装置。
【0131】
(付記5) 前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第2導電膜とがこの順に形成されたと共に、
前記コンタクト領域上の前記層間絶縁膜に第2ホールが形成され、
前記第2ホール内に、前記ゲート電極と電気的に接続された第2導電性プラグが形成されたことを特徴とする付記2に記載の半導体装置。
【0132】
(付記6) 前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層が形成され、該金属シリサイド層と前記第2導電性プラグとが接続されたことを特徴とする付記5に記載の半導体装置。
【0133】
(付記7) 前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする付記1に記載の半導体装置。
【0134】
(付記8) 前記第1、第2導電膜はポリシリコン膜よりなり、前記中間絶縁膜はONO膜よりなることを特徴とする付記1に記載の半導体装置。
【0135】
(付記9) 前記熱酸化膜は、前記フラッシュメモリセルのトンネル絶縁膜であることを特徴とする付記1に記載の半導体装置。
【0136】
(付記10) 半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、
前記中間絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、
前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
前記レジストパターンを除去する工程と、
前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、
前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0137】
(付記11) 前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜を残し、該残された第1導電膜をMOSトランジスタのゲート電極とする共に、
前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース/ドレイン領域として、前記第1、第2不純物拡散領域よりも低い不純物濃度の第3、第4不純物拡散領域を形成する工程を更に有し、
前記第3不純物拡散領域を前記第2不純物拡散領域に隣接して形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0138】
(付記12) 前記第1〜前記第4不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする付記11に記載の半導体装置の製造方法。
【0139】
(付記13) 前記ゲート電極のコンタクト領域の上方の前記第2導電膜を除去する工程を更に有し、
前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
前記層間絶縁膜に前記第1ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第2ホールを形成して、
前記第1導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第2導電性プラグを前記第2ホール内に形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0140】
(付記14) 前記第2導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第1導電膜、及び前記中間絶縁膜を除去する工程と、
前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
前記第2導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第2導電膜を形成し、
前記コンタクト領域の上方の前記第2導電膜を除去する工程において、前記周辺回路領域における前記第2導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする付記13に記載の半導体装置の製造方法。
【0141】
(付記15) 前記フローティングゲートの横に絶縁性サイドウォールを形成する工程を更に有し、
前記レジストパターンを形成する工程において前記窓を前記絶縁性サイドウォールから外して形成することにより、前記熱酸化膜をエッチングする工程において、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に前記熱酸化膜を残すことを特徴とする付記10に記載の半導体装置の製造方法。
【0142】
(付記16) 前記熱酸化膜として前記フラッシュメモリセルのトンネル絶縁膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0143】
(付記17) 前記中間絶縁膜としてONO膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【0144】
(付記18) 前記第1、第2導電膜としてポリシリコン膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0145】
【図1】図1は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その7)である。
【図8】図8は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その8)である。
【図9】図9は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その9)である。
【図10】図10は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その10)である。
【図11】図11は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その11)である。
【図12】図12は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その12)である。
【図13】図13は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その13)である。
【図14】図14は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その14)である。
【図15】図15は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その15)である。
【図16】図16は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その16)である。
【図17】図17は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その17)である。
【図18】図18は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その18)である。
【図19】図19は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その19)である。
【図20】図20は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その20)である。
【図21】図21は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その21)である。
【図22】図22は、本発明の予備的事項に係る半導体装置の製造途中の断面図(その22)である。
【図23】図23は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その1)である。
【図24】図24は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その2)である。
【図25】図25は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その3)である。
【図26】図26は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その4)である。
【図27】図27は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その5)である。
【図28】図28は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その6)である。
【図29】図29は、本発明の予備的事項に係る半導体装置の製造途中の平面図(その7)である。
【図30】図30は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの読み出し時の電圧を書き加えた図である。
【図31】図31は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの書き込み時の電圧を書き加えた図である。
【図32】図32は、本発明の予備的事項において、素子分離絶縁膜がエッチングされることによって生じる不都合について説明するための断面図である。
【図33】図33は、本発明の実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図34】図34は、本発明の実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図35】図35は、本発明の実施形態に係る半導体装置の製造途中の断面図(その3)である。
【符号の説明】
【0146】
1…シリコン基板、1a…素子分離溝、2…素子分離絶縁膜、3、4…第1、第2pウェル、5…トンネル絶縁膜、8…第1導電膜、8a…フローティングゲート、8b…ゲート電極、8x…開口、10…第1レジストパターン、12…中間絶縁膜、12a…第1熱酸化膜、12b…窒化シリコン膜、12c…第2熱酸化膜、14…第2レジストパターン、15…ゲート絶縁膜、16…第2導電膜、16a…コントロールゲート、16c…開口、16d…ゲート電極、18…第3レジストパターン、20…第4レジストパターン、20a…窓、22…第5レジストパターン、24a〜24f…第1〜第6不純物拡散領域、26a〜26d…第1〜第4ソース/ドレインエクステンション、28…犠牲熱酸化膜、30…サイドウォール用絶縁膜、30a…絶縁性サイドウォール、32…スルー絶縁膜、36…第6レジストパターン、39…第7レジストパターン、39a、39b…窓、40…金属シリサイド層、42…カバー絶縁膜、43…第1層間絶縁膜、43a〜43c…第1〜第3ホール、44a〜44c…第1〜第3導電性プラグ、46a…ソース線、46b…選択線裏打ち層、46c…ビット線コンタクトパッド、46d…配線、48…第2層間絶縁膜、48a…第4ホール、50…第5導電性プラグ、52…ビット線、FL…フラッシュメモリセル、TRSEL…選択トランジスタ、TRPERI…周辺トランジスタ。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、
少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、
前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、
前記第1ホール内に形成された第1導電性プラグとを有し、
前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
【請求項2】
前記半導体基板の表層に間隔をおいて形成され、前記第1、第2不純物拡散領域よりも不純物濃度が低い第3、第4不純物拡散領域と、
前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第3、第4不純物拡散領域をソース/ドレイン領域とするMOSトランジスタとを更に有し、
前記第2不純物拡散領域と前記第3不純物拡散領域とが隣接して形成されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1〜前記第4不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第2導電膜とがこの順に形成されたと共に、
前記コンタクト領域上の前記層間絶縁膜に第2ホールが形成され、
前記第2ホール内に、前記ゲート電極と電気的に接続された第2導電性プラグが形成されたことを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする請求項1に記載の半導体装置。
【請求項6】
半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、
前記中間絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、
前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
前記レジストパターンを除去する工程と、
前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、
前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜を残し、該残された第1導電膜をMOSトランジスタのゲート電極とする共に、
前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース/ドレイン領域として、前記第1、第2不純物拡散領域よりも低い不純物濃度の第3、第4不純物拡散領域を形成する工程を更に有し、
前記第3不純物拡散領域を前記第2不純物拡散領域に隣接して形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1〜前記第4不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記ゲート電極のコンタクト領域の上方の前記第2導電膜を除去する工程を更に有し、
前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
前記層間絶縁膜に前記第1ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第2ホールを形成して、
前記第1導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第2導電性プラグを前記第2ホール内に形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】
前記第2導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第1導電膜、及び前記中間絶縁膜を除去する工程と、
前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
前記第2導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第2導電膜を形成し、
前記コンタクト領域の上方の前記第2導電膜を除去する工程において、前記周辺回路領域における前記第2導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第1、第2不純物拡散領域と、
少なくとも前記第1、第2不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
前記熱酸化膜の上に第1導電膜よりなるフローティングゲート、中間絶縁膜、及び第2導電膜よりなるコントロールゲートを順に積層してなり、前記第1、第2不純物拡散領域をソース/ドレイン領域とするフラッシュメモリセルと、
前記フラッシュメモリセルを覆い、前記第1不純物拡散領域の上方に第1ホールを備えた層間絶縁膜と、
前記第1ホール内に形成された第1導電性プラグとを有し、
前記熱酸化膜が前記第1不純物拡散領域の一部領域上で除去されたと共に、該第1部領域の前記第1不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
【請求項2】
前記半導体基板の表層に間隔をおいて形成され、前記第1、第2不純物拡散領域よりも不純物濃度が低い第3、第4不純物拡散領域と、
前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第3、第4不純物拡散領域をソース/ドレイン領域とするMOSトランジスタとを更に有し、
前記第2不純物拡散領域と前記第3不純物拡散領域とが隣接して形成されたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1〜前記第4不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第2導電膜とがこの順に形成されたと共に、
前記コンタクト領域上の前記層間絶縁膜に第2ホールが形成され、
前記第2ホール内に、前記ゲート電極と電気的に接続された第2導電性プラグが形成されたことを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第1不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする請求項1に記載の半導体装置。
【請求項6】
半導体基板の上に、熱酸化膜、第1導電膜、及び中間絶縁膜を順に形成する工程と、
前記中間絶縁膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース/ドレイン領域となる第1、第2不純物拡散領域を形成する工程と、
前記第1、第2不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第1不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
前記レジストパターンを除去する工程と、
前記一部領域における前記第1不純物拡散領域上に金属シリサイド層を形成する工程と、
前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
前記一部領域の上の前記層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第1導電膜、前記中間絶縁膜、及び前記第2導電膜を残し、該残された第1導電膜をMOSトランジスタのゲート電極とする共に、
前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース/ドレイン領域として、前記第1、第2不純物拡散領域よりも低い不純物濃度の第3、第4不純物拡散領域を形成する工程を更に有し、
前記第3不純物拡散領域を前記第2不純物拡散領域に隣接して形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第1〜前記第4不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記ゲート電極のコンタクト領域の上方の前記第2導電膜を除去する工程を更に有し、
前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
前記層間絶縁膜に前記第1ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第2ホールを形成して、
前記第1導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第2導電性プラグを前記第2ホール内に形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項10】
前記第2導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第1導電膜、及び前記中間絶縁膜を除去する工程と、
前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
前記第2導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第2導電膜を形成し、
前記コンタクト領域の上方の前記第2導電膜を除去する工程において、前記周辺回路領域における前記第2導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする請求項9に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【公開番号】特開2008−205404(P2008−205404A)
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願番号】特願2007−42924(P2007−42924)
【出願日】平成19年2月22日(2007.2.22)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願日】平成19年2月22日(2007.2.22)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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