半導体装置の製造方法
【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置の製造方法を提供すること。
【解決手段】第１導電膜の上に、ゾル・ゲル法により強誘電体膜２４を形成する工程と、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを形成する工程と、第１導電性金属酸化膜２５ｄに対して第１のアニールを行う工程と、第１導電性酸化金属膜２５ｄ上に第２導電性酸化金属膜２５ｅを形成する工程と、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５をパターニングしてキャパシタを形成する工程とを有し、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することにより強誘電体膜２４の強誘電体特性が向上することを利用し、強誘電体特性を酸素流量比で調節する半導体装置の製造方法による。
【解決手段】第１導電膜の上に、ゾル・ゲル法により強誘電体膜２４を形成する工程と、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを形成する工程と、第１導電性金属酸化膜２５ｄに対して第１のアニールを行う工程と、第１導電性酸化金属膜２５ｄ上に第２導電性酸化金属膜２５ｅを形成する工程と、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５をパターニングしてキャパシタを形成する工程とを有し、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することにより強誘電体膜２４の強誘電体特性が向上することを利用し、強誘電体特性を酸素流量比で調節する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００５】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ（SOC: System On Chip）がICカード等への用途として検討されている。
【０００６】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。
【０００７】
例えば、特許文献１では、ブタノール等の有機溶媒に有機金属化合物を溶解してなる溶液を用い、ゾル・ゲル法によりPZT膜を形成している。ゾル・ゲル法は、スパッタやMOCVD法等に比べて成膜コストが安いという利点があるので、広く研究開発されている。
【０００８】
一方、強誘電体キャパシタの上部電極や下部電極としては、非特許文献１のように酸化イリジウム膜を形成することが多い。非特許文献１によれば、キャパシタ誘電体膜としてPZTを用いる場合に、上部電極と下部電極とを酸化イリジウムで形成することで、強誘電体キャパシタの疲労が抑えられ、良好な容量特性が確保されるとある。
【０００９】
ところが、酸化イリジウム膜の表面には、異常成長した酸化イリジウムよりなる巨大結晶が生じ易いことが知られている。その巨大結晶は強誘電体キャパシタの電気的特性を劣化させ、ひいては半導体装置の歩留まりを低下させる恐れがある。
【００１０】
このような問題を解決するために、特許文献２では、低スパッタパワーによる成膜と高スパッタパワーによる成長とを順に行う２ステップのスパッタ法を採用することにより、上記のような巨大結晶の発生を抑制している（段落番号００２５）。
【００１１】
また、特許文献３では、酸化イリジウム膜とイリジウム膜とをこの順に形成してなる積層膜を上部電極としている。特許文献３によれば、下層の酸化イリジウム膜によって容量特性の劣化が防止され、上層のイリジウム膜によって上部電極の抵抗が低減されるとある（段落番号００２７）。
【００１２】
また、特許文献４では、スパッタ法により形成されたPZT膜に対して１回目のアニールを行い、PZT膜を結晶化している（段落番号００３５）。そして、PZT膜の上に酸化イリジウムよりなる上部電極を形成した後、その上部電極に対して２回目のアニールを行っている（段落番号００３８）。
【００１３】
そして、特許文献５では、共に酸化イリジウムよりなる第１の導電性酸化金属膜と第２の導電性酸化金属膜との積層膜を上部電極としている（段落番号００３５〜００３７）。
【００１４】
同様に、特許文献６でも、上部電極として二層の酸化イリジウム膜を形成している（段落番号００３３）。
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１２７２６２号公報
【特許文献３】特開２０００−９１２７０号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００５−１８３８４２号公報
【特許文献６】特開２００６−７３６４８号公報
【非特許文献１】APPL. Phys. Lett. 65, P.1522 (1994)
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記酸素流量比で調節する半導体装置の製造方法が提供される。
【００１７】
本発明によれば、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する。これらの成膜方法で形成された強誘電体膜は、膜中に酸素欠損が発生し易く、その強誘電体特性を向上させる余地がある。
【００１８】
本願発明者が行った調査では、第１導電性酸化金属膜を形成する際におけるスパッタ雰囲気中の酸素流量比を増やすことで、強誘電体膜のスイッチング電荷量等の強誘電体特性が高められることが確認された。この事実を利用して、本発明では、スイッチング電荷量を上記の酸素流量比で調節することが可能となる。
【００１９】
更に、ゾル・ゲル法は他の成膜方法と比較して成膜コストが安いので、半導体装置の製造コストが安価になるという利点も本発明にはある。
【００２０】
また、本発明では、第１導電性酸化金属膜に対して第１のアニールを行うことによっても、強誘電体膜の酸素欠損が補われる。
【００２１】
このように第１のアニールを行っても、第１導電性酸化金属膜が成膜の時点で既に結晶化しているので、第１導電性酸化金属膜と強誘電体膜との相互拡散に伴う界面層が発生し難い。よって、上部電極と下部電極との間に電圧を印加しても、界面層に印加される電圧が低減され、強誘電体膜にその電圧の大部分を印加することが可能となる。
【００２２】
また、MOCVD法により形成された第１強誘電体膜と、ゾル・ゲル法により該第１強誘電体膜の上に形成された第２強誘電体膜とでキャパシタ誘電体膜を構成するようにしてもよい。このようにすると、強誘電体の結晶粒を反映して第１強誘電体膜の上面に形成された凹凸が第２強誘電体膜により埋め込まれる。そのため、キャパシタ誘電体膜と上部電極との界面がフラットになり、上部電極からキャパシタ誘電体膜に対して均一に電圧を印加することが可能になる。
【発明の効果】
【００２３】
本発明によれば、ゾル・ゲル法により強誘電体膜を形成する場合において、上部電極の下層を構成する第１導電性酸化金属膜をスパッタ法で形成する際の酸素流量比を高めることにより、強誘電体膜のスイッチング電荷量を調節することができる。
【発明を実施するための最良の形態】
【００２４】
（１）第１実施形態
図１〜図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００２５】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２６】
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００２７】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００２８】
続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。
【００２９】
そのゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００３０】
更に、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３１】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００３２】
続いて、この絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１に第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
【００３３】
更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域８ａ、８ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層９を形成し、各ソース／ドレイン領域８ａ、８ｂを低抵抗化する。
【００３４】
その後に、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３５】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３６】
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。
【００３７】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜１０の上に第１層間絶縁膜１１として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。この第１層間絶縁膜１１を形成する際、ゲート絶縁膜４の水素劣化はカバー絶縁膜１０によって防止される。
【００３８】
その後、CMP(Chemical Mechanical Polishing)法で第１層間絶縁膜１１を約２００nm程度研磨し、第１層間絶縁膜１１の上面を平坦化する。
【００３９】
次いで、基板温度を６５０℃とするアニールを第１層間絶縁膜１１に対して３０分間行うことにより第１層間絶縁膜１１の脱ガスを行う。
【００４０】
更に、第１層間絶縁膜１１の上に、下部電極密着膜１２としてスパッタ法によりアルミナ（Al2O3）膜を２０nm程度の厚さに形成する。なお、アルミナ膜に代えて、チタン膜又は酸化チタン膜を下部電極密着膜１２として形成してもよい。このうち、チタン膜は、基板温度を１５０℃として形成することができる。
【００４１】
続いて、図１（ｃ）に示すように、下部電極密着膜１２の上に、スパッタ法により第１導電膜２３としてプラチナ膜を形成する。この第１導電膜２３は、後でパターニングされてキャパシタ下部電極になり、１００℃又は３５０℃の成膜温度で約１５０nmの厚さに形成される。
【００４２】
なお、下部電極密着膜１２として厚さが約２０nmのチタン膜を形成する場合は、プラチナよりなる第１導電膜２３の厚さは約１８０nmとされる。
【００４３】
また、第１導電膜２３を形成する前に下部電極密着膜１２を形成したので、第１導電膜２３と第１層間絶縁膜１１との密着力が高められる。
【００４４】
次に、図２（ａ）に示すように、ゾル・ゲル法を用いて、PZT膜にLaをドープしてなるPLZT膜を第１導電膜２３上に強誘電体膜２４として形成する。
【００４５】
そのゾル・ゲル法は次のようにして行われる。
【００４６】
まず、湿度が４０％の大気中において、回転数を５０００rpmとするスピンコート法により第１強誘電体膜２４ｂ上にPLZT溶液（強誘電体溶液）を３０秒間塗布し、PLZT塗膜を形成する。
【００４７】
そのPLZT溶液は特に限定されないが、本実施形態ではPb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液を使用する。そのような溶液は材料メーカから購入することができ、例えば、成膜後の組成比がPb:La:Zr:Ti=110:2:40:60になるように調節された三菱マテリアル製のものを使用すればよい。
【００４８】
次いで、そのPLZT塗膜に対し、常圧（大気圧）の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするアニールを約５分間行う。
【００４９】
これにより、PLZT塗膜中のブタノール溶媒が蒸発し、PLZT塗膜の堆積が収縮して強誘電体を構成する分子も含めたゲルの密度が上がり、PLZT塗膜が後で結晶化しやすくなる。このように溶媒を蒸発させるために行われるアニールはベークとも呼ばれる。
【００５０】
そして、このようなPLZT塗膜の形成とベークとを所定回数、例えば４回繰り返すことにより、PLZTよりなる強誘電体膜２４が１２０nmの厚さに形成される。
【００５１】
なお、ゾル・ゲル法により形成される強誘電体膜２４はPLZT膜に限定されない。
【００５２】
ABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で強誘電体膜２４を構成してもよい。
【００５３】
強誘電体膜２４としてPZT膜を形成する場合は、その膜中にランタン、カルシウム、ストロンチウム、及びニオブのいずれかを０．１〜５mol%の濃度でPZTに添加するのが好ましい。これらの元素がドープされた強誘電体膜２４を後述のキャパシタに適用することで、キャパシタの耐疲労特性やインプリント特性の向上、リーク電流の低減、及び動作電圧の低電圧化等の効果を得ることができる。
【００５４】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も、結晶の一単位としてみればABO3型ペロブスカイト構造となるため、強誘電体膜２４の構成材料として適用し得る。
【００５５】
なお、この強誘電体膜２４の結晶性を向上させるには、強誘電体膜２４を構成するPLZTと格子定数が近い材料で第１導電膜２３を構成するのが好ましい。そのような材料としては、上記のプラチナの他に、パラジウムや、PLZTと同じペロプスカイト構造を持つSrRuO3及びLaSrCoO3がある。一方、ルテニウムやイリジウム、及びこれらの酸化物はPLZTと格子定数が離れているため、これらの材料で第１導電膜２３を構成すると、格子不整合によって強誘電体膜２４の結晶性が悪くなる恐れがある。
【００５６】
ここで、ゾル・ゲル法はスパッタ法に比べて成膜コストが安いので、本実施形態ではスパッタ法を採用せず、上記のようにゾル・ゲル法で強誘電体膜２４を形成し、半導体装置の製造コストをなるべく安価にする。
【００５７】
但し、ゾル・ゲル法により形成された強誘電体膜２４は、成膜の時点では結晶化しておらず、強誘電体特性に乏しい。
【００５８】
そこで、次の工程では、図２（ｂ）に示すように、酸化性ガス含有雰囲気中で強誘電体膜２４に対して常圧RTA(Rapid Thermal Anneal)を行い、分極電荷量が最も大きくなる（１１１）方向に強誘電体膜２４を結晶化させる。このようなアニールは結晶化アニールと呼ばれる。
【００５９】
結晶化アニールの雰囲気は酸化性ガス含有雰囲気であれば特に限定されない。本実施形態では１００％の酸素雰囲気中で結晶化アニールを行う。なお、酸素ガスに代えて、オゾンガスや二酸化窒素ガスを酸化性ガスとして用いてもよい。また、これらのガスをアルゴンガス等の不活性ガスで希釈してもよい。
【００６０】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。強誘電体膜２４の結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【００６１】
また、この結晶化アニールにおける最高基板温度が高すぎると、強誘電体膜２４の上面から結晶化が進み、その上面付近にPZT結晶粒が不連続となる界面が形成される恐れがある。この界面よりも上側の層はSurface Layerと呼ばれる。Surface Layerの上面には結晶粒を反映した凹凸が形成され、その凹凸は強誘電体膜２４に対して電圧を均一に印加することができない一因となる。
【００６２】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を強誘電体膜２４の結晶化温度とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５００〜５６０℃、例えば５５０℃とする。
【００６３】
このように最高基板温度の上限を比較的低温にすることで、強誘電体膜２４の下面から結晶化が進むようになるので、強誘電体膜２４の結晶粒が第１導電膜２３の結晶性を引継ぐようになり、上記したsurface layerが発生し難くなると共に、強誘電体膜２４の凹凸も抑えられるようになる。
【００６４】
なお、この結晶化アニールにより、第１導電膜２３を構成するプラチナ膜が緻密化し、第１導電膜２３と強誘電体膜２４との界面近傍におけるプラチナと酸素との相互拡散が抑制されるという利点も得られる。
【００６５】
また、常圧RTAに代えて減圧RTAによりこの結晶化アニールを行ってもよい。減圧RTAでは、常圧RTAよりも強誘電体膜２４を結晶化させ易いので、常圧RTAにおけるよりも最高基板温度の上限と下限をそれぞれ１０℃程度低く抑えることができる。その結果、結晶化アニールの最高基板温度の下限を強誘電体膜２４の結晶化温度よりも１０℃低い温度とし、且つその上限を結晶化温度よりも５０℃高い温度としても、強誘電体膜２４におけるSurface Layerの発生を抑制することができる。
【００６６】
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
【００６７】
まず、酸素とアルゴンとの混合ガスをスパッタガスとし、且つイリジウムターゲットを使用するスパッタ法により、上記の強誘電体膜２４の上に成膜の時点で既に結晶化している酸化イリジウム膜を厚さ約２５nmに形成し、この酸化イリジウム膜を第１導電性酸化金属膜２５ｄとする。
【００６８】
このように成膜の時点で確実に結晶化している酸化イリジウム膜を形成するには、基板温度を３００℃以上とすればよい。これより低い温度で酸化イリジウム膜を成膜すると、成膜時に結晶化が十分に進行せず、アモルファス状態の酸化イリジウム膜となる恐れがある。
【００６９】
一方、基板温度が４００℃よりも高くなると、酸化イリジウム膜中の酸素が不足するようになる。酸素不足の酸化イリジウム膜は外部の水分を還元して水素を発生してしまい、その水素によって強誘電体膜２４が劣化してしまう。従って、強誘電体膜２４の劣化を確実に防止するという点からすると、酸化イリジウムよりなる第１導電性酸化金属膜２５ｄは４００℃以下の基板温度で形成するのが好ましい。
【００７０】
本実施形態では、この酸化イリジウム膜を形成する際、アルゴン流量を１４０sccmにすると共に、酸素流量を６０sccmとする。また、スパッタパワーは１kW〜２kWとする。
【００７１】
この後に、酸素ガスとアルゴンガスとの混合雰囲気中において、基板温度を７２５℃、処理時間を６０秒とする条件で、第１導電性酸化金属膜２５ｄに対してRTAを行う。このRTAにおけるガス流量は特に限定されないが、本実施形態では酸素流量を２０sccmにし、アルゴン流量を２０００sccmにする。但し、酸素の流量比が２０％を超えると、酸化イリジウムよりなる第１導電性酸化金属膜２５ｄが酸素によって還元されて表面荒れが発生するので、２０％以下の酸素流量比でこのアニールを行うのが好ましい。
【００７２】
このようなRTAにより、強誘電体膜２４が完全に結晶化すると共に、スパッタ法により第１導電性酸化金属膜２５ｄを形成する際に強誘電体膜２４が受けたダメージが回復する。また、強誘電体膜２４の酸素欠損もこのRTAによって補われ、強誘電体膜２４の強誘電体特性が高められる。
【００７３】
特に、このように強誘電体膜２４の全面を第１導電性酸化金属膜２５ｄで覆った状態でアニールすることにより、強誘電体膜２４の強誘電体特性の維持に必須の鉛原子が強誘電体膜２４からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【００７４】
また、第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面がフラットになり、後述の上部電極から強誘電体膜２４に均一に電圧を印加できるという利点もこのアニールによって得られる。
【００７５】
なお、このときのアニール雰囲気は、酸化性ガス含有雰囲気であれば特に限定されない。その酸化性ガスとしては、上記の酸素ガスの他に、オゾンガスや二酸化窒素ガスもある。
【００７６】
その後に、第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとしてスパッタ法で酸化イリジウム膜を約２００nmの厚さに形成する。そのスパッタ法では、イリジウムターゲットが使用されると共に、スパッタガスとして酸素とアルゴンとの混合ガスが使用される。
【００７７】
第１導電性酸化金属膜２５ｄと異なり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウム膜は成膜の時点で結晶化している必要はない。本実施形態では、第２導電性酸化金属膜２５ｅを形成する際の基板温度を室温（２０℃）にし、アモルファス状態の酸化イリジウム膜を形成するようにする。
【００７８】
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
【００７９】
ところが、第２導電性酸化金属膜２５ｅにおいて酸素が不足すると、第２導電性酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２導電性酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
【００８０】
従って、水素の発生を防止するという観点からすると、第２導電性酸化金属膜２５ｅの酸化数は、第１導電性酸化金属膜２５ｄの酸化数よりも大きいのが好ましい。
【００８１】
そこで、本実施形態では、第２導電性酸化金属膜２５ｅの成膜時に、第１導電性酸化金属膜２５ｄの成膜時よりも酸素の流量比を多くすることで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２導電性酸化金属膜２４ｅの触媒作用を抑えるようにする。
【００８２】
以上により、第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅとで構成される第２導電膜２５が強誘電体膜２４上に形成されたことになる。
【００８３】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して第２導電膜２５としてもよい。
【００８４】
次いで、図３（ａ）に示すように、シリコン基板１の裏面を洗浄した後、フォトリソグラフィとエッチングにより上部電極用導電膜２５をパターニングして上部電極２５ａを形成する。そして、このパターニングにより強誘電体膜２４が受けたダメージを回復させるために、強誘電体膜２４に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【００８５】
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２４をパターニングし、PLZT等の強誘電体材料で構成されるキャパシタ誘電体膜２４ａを形成する。このパターニングでキャパシタ誘電体膜２４ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
【００８６】
次に、図３（ｃ）に示すように、シリコン基板１の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２４ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。
【００８７】
ここで、図３（ｂ）で説明した回復アニールを予め行ったことにより、第１アルミナ膜３１に膜剥がれが発生し難くなる。
【００８８】
そして、第１アルミナ膜３１の形成時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【００８９】
次いで、図４（ａ）に示すように、フォトリソグラフィとエッチングにより、第１導電膜２３と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２４ａの下の下部第１導電膜２３を下部電極２３ａにすると共に、この下部電極２３ａを覆うように第１アルミナ膜３１を残す。
【００９０】
また、下部電極２３ａは、キャパシタ誘電体膜２４ａからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極２３ａとが電気的に接続されることになる。
【００９１】
その後に、プロセス中にキャパシタ誘電体２４ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
【００９２】
ここまでの工程により、シリコン基板１のセル領域には、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａをこの順に積層してなるキャパシタQが形成されたことになる。
【００９３】
続いて、図４（ｂ）に示すように、シリコン基板１の上側全面に、キャパシタ誘電体膜２４ａを保護するための第２アルミナ膜３２をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３２は、その下の第１アルミナ膜３２と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２４ａに至るのを防止し、キャパシタ誘電体膜２４ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【００９４】
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。
【００９５】
この回復アニールにより、キャパシタQのリーク電流が低減するという利点も得られる。
【００９６】
更に、図４（ｃ）に示すように、シラン（SiH4）ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第２アルミナ膜３２上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜４１とする。この後に、第２層間絶縁膜４１の上面をCMP法で研磨して平坦化する。
【００９７】
その後に、第２層間絶縁膜４１に対してN2Oプラズマ処理を行うことにより、第２層間絶縁膜４１を脱水すると共に、第２層間絶縁膜４１の上面を僅かに窒化して水分の再吸着を防止する。
【００９８】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００９９】
まず、フォトリソグラフィとドライエッチングにより、各絶縁膜１０〜１２、３１、３２、４１をパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上のこれらの膜に第１、第２ホール４１ａ、４１ｂを形成する。
【０１００】
その後、第１、第２コンタクトホール４１ａ、４１ｂのそれぞれの内面と第２層間絶縁膜４１の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜（密着膜）とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール４１ａ、４１ｂを完全に埋め込む。
【０１０１】
その後に、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール４１ａ、４１ｂ内のみに第１、第２導電性プラグ６１ａ、６１ｂとして残す。各導電性プラグ６１ａ、６１ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１０２】
ここで、第１、第２導電性プラグ６１ａ、６１ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【０１０３】
そこで、次の工程では、図５（ｂ）に示すように、シリコン基板１の上側全面に酸化防止絶縁膜５５としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜５５により第１、第２導電性プラグ６１ａ、６１ｂの酸化を防止する。
【０１０４】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜５５から第１アルミナ膜３１までをパターニングする。これにより、下部電極２３ａのコンタクト領域CR上のこれらの絶縁膜に第３ホール４１ｃが形成されると共に、上部電極２５ａの上に第４ホール４１ｄが形成される。
【０１０５】
その後に、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２４ａに対して回復アニールを施す。
【０１０６】
次に、図６に示す断面構造を得るまでの工程について説明する。
【０１０７】
まず、第２層間絶縁膜４１と第１、第２導電性プラグ６１ａ、６１ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第３、第４ホール４１ｃ、４１ｄ内にも形成される。
【０１０８】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ６１ａ、６１ｂに電気的に接続された金属配線６２を形成する。
【０１０９】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２層間絶縁膜４１をアニールして脱水する。
【０１１０】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１１１】
上記した本実施形態では、図２（ｃ）に示したように、上部電極２５ａとなる第２導電膜２５が、いずれも酸化イリジウムよりなる第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅとを有する。
【０１１２】
そのうち、第１導電性酸化金属膜２５ｄは、既述のように、酸素を含むスパッタガスを使用するスパッタ法で形成する。そのスパッタガス中の酸素は、イリジウムターゲットから飛来したイリジウム粒を酸化する役割だけでなく、ゾル・ゲル法により形成された強誘電体膜２４中の酸素欠損を補う役割も担う。
【０１１３】
特に、ゾル・ゲル法で形成された強誘電体膜２４は、スパッタ法で形成された強誘電体膜と比較して膜中の酸素が欠損し易い。従って、本実施形態のようにゾル・ゲル法で強誘電体膜２４ｂを形成する場合は、第１導電性酸化金属膜２５ｄを成膜する際の酸素流量比を最適化することにより、強誘電体膜２４の酸素欠損を最大限補いその強誘電体特性を高める必要がある。
【０１１４】
なお、本明細書における酸素流量比とは、スパッタガスに占める酸素ガスの割合の百分率をいう。
【０１１５】
本願発明者は、どのような酸素流量比で第１導電性酸化金属膜２５ｄを形成する場合に、強誘電体膜２４の強誘電体特性が高められるかを調査した。
【０１１６】
その結果を図７に示す。
【０１１７】
この調査では、長辺の長さが１．６０μmで短辺の長さが１．１５μmの長方形の強誘電体キャパシタ（セルキャパシタ）をシリコン基板上に１４２８個形成し、その後、三層目の金属配線まで形成した。
【０１１８】
また、強誘電体膜２４の強誘電体特性としてスイッチング電荷量を調べた。図７の横軸の印加電圧は、キャパシタの上部電極２５ａと下部電極２３ａとの間に印加した電圧を示す。
【０１１９】
そして、各サンプルにおける強誘電体膜２４としては、４層のPLZT塗膜を結晶化して得られた厚さ１２０nmのPLZT膜を用いた。PLZT塗膜に対する結晶化アニール時の基板温度は本実施形態と同じ５５０℃である。また、PLZT膜におけるLaの濃度は２．０mol％である。
【０１２０】
図７における本実施形態１〜３では、第１導電性酸化金属膜２５ｄを形成する際のスパッタガスの流量を次のように設定した。
【０１２１】
・本実施形態１
アルゴン流量：１５０sccm
酸素流量：５０sccm（酸素流量比２５％）
・本実施形態２
アルゴン流量：１４０sccm
酸素流量：６０sccm（酸素流量比３０％）
・本実施形態３
アルゴン流量：１２０sccm
酸素流量：８０sccm（酸素流量比４０％）
なお、本実施形態１〜３のいずれにおいても、第１導電性酸化金属膜２５ｄを成膜する際の基板温度は３００℃である。そして、第１導電性酸化金属膜２５ｄに対し、アルゴンと酸素の混合雰囲気中で基板温度７２５℃、処理時間６０秒の条件でRTAを行った。
【０１２２】
これに対し、比較例１では、プラチナ膜と酸化イリジウム膜とをこの順に形成してなる膜を上部電極として形成した。
【０１２３】
また、比較例２では、いずれも室温で形成された二層の酸化イリジウム膜を積層してなる膜を上部電極として形成した。各酸化イリジウム膜は、室温で形成されるため成膜の時点ではアモルファス状態となるが、一層目の酸化イリジウム膜については成膜後にRTAを行って結晶化させた。
【０１２４】
図７に示されるように、プラチナ膜を有する上部電極を形成する比較例１では、キャパシタがかなり劣化し、各工程を終了した後のスイッチング電荷量Ｑｓｗがかなり低い。これは、金属配線４９ａを形成する際の熱により、第２層間絶縁膜４１に含まれる水がプラチナ膜によって還元されて水素となり、この水素によってキャパシタが劣化したためと考えられる。
【０１２５】
一方、上部電極として酸化イリジウム膜の積層膜を形成する比較例２では、プラチナによる触媒作用が無いため、比較例１に比べてスイッチング電荷量Ｑｓｗが大きくなる。
【０１２６】
但し、比較例２では、一層目の酸化イリジウム膜に対して結晶化のためのRTAを行う際に、酸化イリジウム膜とPLZT膜との間に相互拡散に伴う比較的厚い界面層が形成される。その界面層は、常誘電体層であるため、キャパシタ誘電体膜の強誘電体特性には寄与しない。よって、比較例２では、キャパシタに印加する電圧の一部が上記の界面層に印加されてしまい、PLZT膜に印加される電圧が少なくなって、本実施形態よりもスイッチング電荷量Ｑｓｗが小さくなってしまう。
【０１２７】
これに対し、本実施形態１〜３では、第１導電性酸化金属膜２５ｄを３００℃という高温で形成するため、成膜の時点で第１導電性酸化金属膜２５ｄは既に結晶化している。従って、第１導電性酸化金属膜２５ｄに対してRTAを行っても、PLZT膜と第１導電性酸化金属膜２５ｄとの間に比較例２のような界面層が形成され難くなるため、界面層による電圧の吸収が抑えられ、比較例２よりもスイッチング電荷量Ｑｓｗが大きくなる。
【０１２８】
更に、本実施形態１〜３では、第１導電性酸化金属膜２５ｄに対して酸素含有雰囲気中でRTAを行うため、第１導電性酸化金属膜２５ｄの形成時にPLZT膜が受けたダメージが回復すると共に、PLZT膜の酸素欠損が補われ、スイッチング電荷量Ｑｓｗを効果的に高めることができる。
【０１２９】
このような酸素欠損の補償を効果的に行うためには、第１導電性酸化金属膜２５ｄはなるべく薄く、例えば１０〜５０nmとし、RTAの雰囲気中の酸素が第１導電性酸化金属膜２５ｄを通り易くするのが好ましい。
【０１３０】
また、このRTAにおける基板温度が６５０℃よりも低いと、酸素が第１導電性酸化金属膜２５ｄを通り難くなり、PLZT膜の酸素欠損が補償され難くなるので、このRTAでの基板温度の下限は６５０℃とするのが好ましい。
【０１３１】
但し、基板温度が高すぎると、第１導電性酸化金属膜２５ｄを構成する酸化イリジウムが還元されて、酸化数が２よりも小さく不安定な酸化イリジウムが生成されるので、このRTAにおける基板温度の上限は８００℃とするのが好ましい。
【０１３２】
また、本実施形態１〜３のそれぞれを比較すると、第１導電性酸化金属膜２５ｄを形成する際のスパッタガスにおける酸素流量比が高いほどスイッチング電荷量Ｑｓｗが大きくなる。
【０１３３】
これは、酸素流量比が高いと、第１導電性酸化金属膜２５ｄを構成する酸化イリジウム（IrOx）のxが２に近づいて安定な状態の酸化イリジウム膜が形成されるため、第１導電性酸化金属膜２５ｄに対するアニールの際に、アニール雰囲気中の酸素が第１導電膜２５ｄに捕獲されずに効果的にPLZT膜に供給されるためと考えられる。
【０１３４】
このような傾向は、スパッタ法でPZT膜を形成する特許文献６では見られない。例えば、特許文献６の図１４、図１５、図１８Ａ、及び図１８Ｂには、上部電極の一層目の酸化イリジウム膜の成膜条件を様々に振った場合のPZT膜のスイッチング電荷量Ｑｓｗが調査されている。
【０１３５】
そのような成膜条件のうち、本実施形態のように成膜の時点で酸化イリジウムが確実に結晶化するのは、基板温度を３００℃とする条件である。上記した特許文献６の各図において、基板温度を３００℃とする条件では、スパッタ雰囲気中の酸素流量が３０％から６０％に上昇すると、PZT膜のスイッチング電荷量が減少している。この傾向は、図７に示した本実施形態１〜３とは全く逆の傾向である。
【０１３６】
本実施形態１〜３では、ゾル・ゲル法によりPLZT膜を形成したため、特許文献６とは逆の傾向が現れたものと考えられる。
【０１３７】
従って、キャパシタ誘電体膜２４ａをゾル・ゲル法により形成する本実施形態では、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することによりキャパシタ誘電体膜２４ａのスイッチング電荷量が増大することを利用し、スイッチング電荷量Ｑｓｗを上記の流量比で調節することができる。
【０１３８】
そして、スイッチング電荷量Ｑｓｗを十分に高めるには、第１導電性酸化金属膜２５ｄを形成する際の酸素流量比を２０％以上とするのが好ましい。
【０１３９】
なお、ゾル・ゲル法に代えて、有機金属分解法やCSD(Chemical Solution Deposition)法で強誘電体膜２４を形成する場合でも、強誘電体膜２４中の酸素が不足し易い。従って、これらの成膜方法により強誘電体膜２４を形成する場合にも、上記と同じように第１導電性酸化金属膜２５ｄの形成時の酸素流量を増やすことで、強誘電体膜２４のスイッチング電荷量を高めるのが好ましい。
【０１４０】
ところで、成膜の時点で結晶化させるべく高温で形成される第１導電性酸化金属膜２５ｄは、異常成長を起こし易く、結晶の乱れが発生し易い。
【０１４１】
図８は、成膜温度を３００℃にし、酸素流量とアルゴン流量をそれぞれ８０sccm、１２０sccmとして形成された厚さ５０nmの酸化イリジウム膜の顕微鏡写真である。このような流量によれば、酸素流量比は４０％となる。
【０１４２】
一方、図９は、図８と同じ条件で形成された厚さ１００nmの酸化イリジウム膜の顕微鏡写真である。
【０１４３】
なお、図８及び図９のいずれにおいても顕微鏡の倍率は２５倍である。
【０１４４】
図８と図９とを比較して分かるように、膜厚が５０nmの酸化イリジウムの表面（図８）は非常に綺麗であるのに対し、膜厚が１００nmの場合（図９）では表面に黒い斑点が多数発生している。その黒い斑点は、異常成長した酸化イリジウム粒を表している。
【０１４５】
これらの結果より、第１導電性酸化金属膜２５ｄの異常成長を防止するという点からすると、第１導電性酸化金属膜２５ｄの厚さを５０nm以下にするのが好ましい。
【０１４６】
但し、第１導電性酸化金属膜２５ｄの厚さが１０nm未満になると、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを均一に形成することができないので、第１導電性酸化金属膜２５ｄの膜厚の下限は１０nmとするのが好ましい。
【０１４７】
一方、酸素流量比を上記よりも更に高めて５０％とした調査では、４０nmの酸化イリジウム膜でも異常成長が見られた。なお、その調査では、酸素とアルゴンの流量を共に１００sccmとした。従って、酸素流量比を５０％未満とすることによっても、第１導電性酸化金属膜２５ｄの異常成長を防止することができる。
【０１４８】
以上説明したように、本実施形態では、図７に示したように、低電圧から飽和電圧にわたって高いスイッチング電荷量が得られると共に、図７のグラフの勾配が各比較例よりも急となるため、低電圧動作のキャパシタを提供することが可能となる。
【０１４９】
また、第１導電性酸化金属膜２５ｄに対するアニールにより、強誘電体膜２４の酸素欠損が補われるだけでなく、第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面がフラットになるため、上部電極２５ａからキャパシタ誘電体膜２４ａに均一に電圧を印加できると共に、キャパシタQの疲労特性やインプリント特性も向上させることができ、低電圧動作が可能な次世代のFeRAMを提供することができる。
【０１５０】
（２）第２実施形態
図１０〜図２１は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１５１】
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
【０１５２】
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５３】
まず、n型又はp型のシリコン基板１表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜２を形成してもよい。
【０１５４】
次に、第１実施形態の図１（ａ）と同じ工程を行うことにより、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2を形成する。
【０１５５】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
【０１５６】
次いで、第１層間絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
【０１５７】
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
【０１５８】
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１５９】
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
【０１６０】
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
【０１６１】
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
【０１６２】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
【０１６３】
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
【０１６４】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１６５】
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
【０１６６】
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
【０１６７】
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
【０１６８】
続いて、図１０（ｃ）に示すように、下地絶縁膜１５の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
【０１６９】
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地の下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０１７０】
次に、図１１（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０１７１】
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０１７２】
続いて、図１１（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を導電性密着膜１６とする。
【０１７３】
この導電性密着膜１６の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる導電性密着膜１６を形成する。
【０１７４】
ここで、アンモニアプラズマ処理（図１１（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる導電性密着膜１６を形成することが可能となる。
【０１７５】
その後に、導電性密着膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる導電性密着膜１６が窒化され、（１１１）方向に配向した窒化チタンで導電性密着膜１６が構成されることになる。
【０１７６】
なお、導電性密着膜１６の材料は窒化チタンに限定されない。導電性密着膜１６は、チタン、窒化チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、ロジウム及びオスミウムのいずれか、又はこれらの合金で構成され得る。また、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれかで導電性密着膜１６を構成してもよい。
【０１７７】
次に、図１２（ａ）に示すように、この導電性密着膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
【０１７８】
窒化チタンアルミニウムよりなる導電性酸素バリア膜１７は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
【０１７９】
この導電性酸素バリア膜１７の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜１７を形成する。
【０１８０】
更に、導電性酸素バリア膜１７の材料は窒化チタンアルミニウムに限定されない。導電性酸素バリア膜１７は、窒化チタンアルミニウム、酸窒化チタンアルミニウム（TiAlON）、窒化タンタルアルミニウム（TaAlN）、及び酸窒化タンタルアルミニウム（TaAlON）のいずれかで構成され得る。
【０１８１】
その導電性酸素バリア膜１７は、導電性密着膜１６によって下地との密着強度が高められる。なお、密着強度が問題にならないなら、導電性密着膜１６を省いてもよい。その場合は、第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面に導電性酸素バリア膜１７が直接形成されることになる。
【０１８２】
続いて、図１２（ｂ）に示すように、厚さが５０〜１００nmのイリジウム膜２３ｃ、厚さが約３０nmの酸化イリジウム膜２３ｄ、及び厚さが約５０nmのプラチナ膜２３ｅをこの順にスパッタ法に形成し、これらの積層膜を第１導電膜２３とする。
【０１８３】
その第１導電膜２３を構成するイリジウム膜２３ｃは、酸素のバリア性に優れているため第３導電性プラグ３６ａに対する酸素バリア膜として機能し、例えば基板温度が４００℃の下で形成される。
【０１８４】
また、酸化イリジウム膜２３ｄは、基板温度が５０℃と低温で形成されるため結晶化せず、アモルファス状態である。このため、自己配向性導電膜であるプラチナ膜２３ｅは、アモルファスな酸化イリジウム膜２３ｄによって配向が乱されることが無く、（１１１）方向に良好に配向する。
【０１８５】
なお、最上層のプラチナ膜２３ｅに代えて、プラチナを含む合金膜を形成するようにしてもよい。
【０１８６】
更に、イリジウム膜、ルテニウム膜、酸化イリジウム膜、酸化ルテニウム膜、SrRuO3膜、及びLaSrCoO3膜のいずれかの単層膜を第１導電膜２３として形成してもよい。
【０１８７】
その後に、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。このRTAにより、第１導電膜２３を構成する各膜２３ｂ〜２３ｄ同士の密着性や、第１導電膜２３と導電性酸素バリア膜１７との密着性が向上すると共に、第１導電膜２３の結晶性も改善される。なお、アルゴン雰囲気に代えて、窒素雰囲気でこのRTAを行ってもよい。
【０１８８】
次に、図１３（ａ）に示すように、第１導電膜２３の上にMOCVD（Metal Organic CVD）法によりPZT膜を厚さ約８０nmに形成し、このPZT膜を第１強誘電体膜２４ｂとする。
【０１８９】
そのMOCVD法は次のようにして行われる。
【０１９０】
まず、不図示の反応容器内のサセプタ上にシリコン基板１を載せる。
【０１９１】
次いで、反応容器内に酸素を導入すると共に、シリコン基板１を昇温し、基板温度を６２０℃程度に安定させる。
【０１９２】
そして、気化されたTHF溶媒を反応容器に導入する。これにより、第１導電膜２３は溶媒ガスの雰囲気に曝されることになる。
【０１９３】
このように、原料ガスの供給前に溶媒ガスを供給することで、気化器や配管等で原料ガスが固化するのを防止でき、配管詰まり等を回避することができる。なお、THFに代えて、気化した酢酸ブチルを溶媒ガスとして用いてもよい。
【０１９４】
更に、Pb、Zr、及びTiの各液体原料を気化器において気化して原料ガスを作製し、各原料ガスを反応容器内に導入することで、PZT膜の成膜を開始する。
【０１９５】
ここで、各液体原料は、例えば、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解することで作製され得る。また、気化された原料ガスの流量は特に限定されないが、本実施形態では、上記核液体原料を気化器にそれぞれ０．３２６ml／分、０．２００ml／分、及び０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。
【０１９６】
そして、圧力が６６５Pa（５Torr）の下で、このような状態を約６２０秒間維持することにより、上記したPZT膜が８０nmの厚さに形成される。
【０１９７】
このようにMOCVD法で形成された第１強誘電体膜２４ｂは、成膜の時点で既に結晶化しており、その配向の向きが（１１１）方向に揃っているため、第１強誘電体膜２４ｂを結晶化させるための結晶化アニールは不要である。
【０１９８】
また、MOCVD法を用いると、第１強誘電体膜２４ｂを薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。このような利点は、キャパシタの高集積化に有利な本実施形態のスタック型のFeRAMにおいて特に得られ易い。
【０１９９】
ところで、このように第１強誘電体膜２４ｂが結晶化していると、その結晶粒を反映した凹凸が第１強誘電体膜２４ｂの上面に形成される。そのような凹凸が形成されたままだと、後述の上部電極から第１強誘電体膜２４ｂに対して均一に電圧を印加できないという不都合がある。
【０２００】
そこで、本実施形態では、図１３（ｂ）に示すように、第１強誘電体膜２４ｂの上にゾル・ゲル法で第２強誘電体膜２４ｃを２０〜３０nmの厚さに形成し、第１強誘電体膜２４ｂの上面の凹凸を第２強誘電体膜２４ｃで埋め込むようにする。
【０２０１】
ゾル・ゲル法による第１強誘電体膜２４ｂの形成は第１実施形態と同じ条件で行われ、Pb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液が使用される。そして、スピンコート法によりこの溶液を第１強誘電体膜２４ｂ上に塗布してPLZT塗膜を一層だけ形成した後、常圧の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするベークを約５分間行い、上記の第２強誘電体膜２４ｃを得る。
【０２０２】
以上により、第１導電膜２３の上に第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとで構成される強誘電体膜２４が形成されたことになる。
【０２０３】
このうち、ゾル・ゲル法で形成された第２強誘電体膜２４ｃは、第１強誘電体膜２４ｂの上面の凹凸を埋め込む目的で形成されるため、その厚さを第１強誘電体膜２４ｂよりも薄くし、第１強誘電体膜２４ｂを主にして強誘電体膜２４を構成するのが好ましい。
【０２０４】
なお、ゾル・ゲル法により形成される第２強誘電体膜２４ｃはPLZT膜に限定されない。
【０２０５】
PLZTと同様のABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で第２強誘電体膜２４ｃを構成してもよい。
【０２０６】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も第２強誘電体膜２４ｃの構成材料として使用し得る。
【０２０７】
ここで、ゾル・ゲル法により形成された第２強誘電体膜２４ｃは、成膜の時点では結晶化していないので、このままでは強誘電体特性に乏しい。
【０２０８】
そこで、次の工程では、図１４（ａ）に示すように、酸素含有雰囲気中において第２強誘電体膜２４ｃに対して結晶化アニールを行い、第２強誘電体膜２４ｃを結晶化させる。
【０２０９】
その結晶化アニールは常圧RTAにより行われる。そして、流量が共に１０００sccmの酸素とアルゴンとをアニール雰囲気中に供給し、３０〜１２０秒、例えば９０秒の処理時間で結晶化アニールを行う。
【０２１０】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。第２強誘電体膜２４ｃの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【０２１１】
また、この結晶化アニールにおける最高基板温度が高すぎると、第１実施形態で説明したSurface Layerが第２強誘電体膜２４ｃに形成され、第２強誘電体膜２４ｃと第１強誘電体膜２４ｂのそれぞれの結晶粒が繋がらなくなる恐れがある。
【０２１２】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を第２強誘電体膜２４ｂの結晶化温度（５２０℃）とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５２０〜５６０℃、例えば５５０℃とする。
【０２１３】
このように最高基板温度の下限を比較的低温にすることで、第２強誘電体膜２４ｃの下面から結晶化が進むようになるので、第２強誘電体膜２４ｃの結晶粒が第１強誘電体膜２４ｂの結晶粒を引継ぐようになり、各強誘電体膜２４ｂ、２４ｃの間に界面が発生し難くなると共に、第２強誘電体膜２４ｃの凹凸も抑えられるようになる。
【０２１４】
続いて、図１４（ｂ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１導電性酸化金属膜２５ｄとしてスパッタ法で酸化イリジウム膜を厚さ約２５nmに形成する。第１実施形態で説明したように、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
【０２１５】
その第１導電性酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃に保持しながら、イリジウムターゲットを用いて、流量が１４０sccmの酸素と流量が６０sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
【０２１６】
ここで、強誘電体膜２４は、第１導電性酸化金属膜２５ｄをスパッタ法で形成した際に、スパッタガスによってダメージを受けていると共に膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
【０２１７】
そこで、上記の第１導電性酸化金属膜２５ｄを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた強誘電体膜２４のダメージを回復させると共に、第１強誘電体膜２４の酸素欠損を補償する。
【０２１８】
このRTAの条件は特に限定されない。本実施形態では、基板温度を７２５℃にし、処理時間を６０秒とする。また、アルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとする。第１実施形態と同様に、このRTAにおける酸化性ガスとしては、酸素ガスの他に、オゾンガス又は二酸化窒素ガスもある。
【０２１９】
ここで、第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているため、その結晶粒を反映して第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
【０２２０】
次に、基板温度を室温に維持しながら、スパッタ法により第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２導電性酸化金属膜２５ｅは、圧力が０．８Paのアルゴン雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
【０２２１】
ここで、高い成膜温度で結晶化された第１導電性酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２導電性酸化金属膜２５ｅはアモルファス状態になる。
【０２２２】
この第２導電性酸化金属膜２５ｅは強誘電体膜２４の劣化を防止するために形成されるものであり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウムの酸化数をなるべく大きくし、第２導電性酸化金属膜２５ｅの水分に対する還元作用を抑えるのが好ましい。このように酸化数を大きくするには、第１導電性酸化金属膜２５ｄの成膜時と比較して、スパッタガスにおける酸素の流量比を高めればよい。これにより、イリジウムターゲットから飛来したイリジウム粒がスパッタ雰囲気中において十分に酸化され、化学量論的組成（IrO2）に近い酸化数の酸化イリジウム膜を形成することができる。
【０２２３】
このような第２導電性酸化金属膜２５ｅと第１導電性酸化金属膜２５ｄにより、図示のように導電性酸化金属膜２５ｂが構成される。
【０２２４】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して導電性酸化金属膜２５ｂとしてもよい。
【０２２５】
続いて、図１５（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
【０２２６】
導電性向上膜２５ｃは、その下の導電性酸化金属膜２５ｂと共に第２導電膜２５を構成し、導電性酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。
【０２２７】
導電性向上膜２５ｃはイリジウム膜に限定されない。導電性向上膜２５ｃは、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成され得る。
【０２２８】
この後に、シリコン基板１の背面を洗浄する。
【０２２９】
次に、図１５（ｂ）に示すように、第２導電膜２５の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
【０２３０】
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
【０２３１】
次いで、図１６（ａ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
【０２３２】
次に、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２３３】
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０２３４】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の各膜２３〜２５をドライエッチングによりパターニングする。
【０２３５】
これにより、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５はそれぞれ下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａとなり、これらによって強誘電体キャパシタQが構成される。
【０２３６】
そのドライエッチングのガスは特に限定されないが、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。なお、これらのガスにC4F8ガスを添加してもよい。
【０２３７】
また、この第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜１７はエッチング耐性を有するので、キャパシタQを形成した後でも導電性密着膜１６の全面に導電性酸素バリア膜１７は残存する。
【０２３８】
このようにして形成されたキャパシタQは、導電性酸素バリア膜１７、導電性密着膜１６、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続される。
【０２３９】
続いて、図１７（ａ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０２４０】
次に、図１７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２４１】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性密着膜１６と導電性酸素バリア膜１７とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０２４２】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０２４３】
続いて、図１８（ａ）に示すように、キャパシタQを覆うアルミナ膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
【０２４４】
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図１６（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
【０２４５】
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図１８（ｂ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０２４６】
続いて、図１９（ａ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０２４７】
次に、図１９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２４８】
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
【０２４９】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０２５０】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０２５１】
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
【０２５２】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０２５３】
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜１００nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
【０２５４】
その後に、図２０（ａ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を３００nm〜５００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
【０２５５】
次に、図２０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２５６】
まず、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に第２ホール４１ａを形成する。
【０２５７】
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
【０２５８】
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
【０２５９】
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
【０２６０】
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
【０２６１】
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
【０２６２】
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３２ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【０２６３】
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
【０２６４】
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図１５（ａ）参照）が水素をブロックするので、水素によって導電性酸化金属膜２５ｂが還元されることは無い。
【０２６５】
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
【０２６６】
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
【０２６７】
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
【０２６８】
その後に、図２１に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
【０２６９】
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
【０２７０】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０２７１】
上記した本実施形態では、図１３（ｂ）に示したように、MOCVD法で形成された第１強誘電体膜２４ｂの上に、ゾル・ゲル法により第２強誘電体膜２４ｃを形成するようにした。
【０２７２】
これにより、PZTの結晶粒を反映して第１強誘電体膜２４ｂの上面に形成された凹凸が第２強誘電体膜２４ｃにより埋め込まれるので、キャパシタ強誘電体膜２４ａと上部電極２５ａとの界面がフラットになり、上部電極２５ａからキャパシタ誘電体膜２４ａに対して均一に電圧を印加することが可能になる。
【０２７３】
また、本実施形態でも、第１実施形態と同様に、ゾル・ゲル法により形成された第２強誘電体膜２４ｃの上に酸化イリジウムよりなる第１導電性酸化金属膜２５ｄを形成する。そのため、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することによりキャパシタ誘電体膜２４ａのスイッチング電荷量が増大することを利用し、スイッチング電荷量Ｑｓｗを上記の流量比で調節することができる。
【０２７４】
ところで、本実施形態では、図１４（ａ）に示したように、第２強誘電体膜２４ｃを結晶化させるための結晶化アニールを行う。
【０２７５】
本願発明者は、その結晶化アニールの際の基板温度がキャパシタ誘電体膜２４ａに与える影響を調査した。
【０２７６】
その調査結果を図２２及び図２３に示す。
【０２７７】
図２２の調査は、一辺の長さが５０μmの正方形の平面形状を有する孤立したキャパシタをシリコン基板上に形成して行われた。
【０２７８】
一方、図２３の調査は、一辺の長さが５０μmの正方形の平面形状を有するキャパシタをシリコン基板上に５１５２個集積形成して行われた。
【０２７９】
なお、図２２及び図２３において、本実施形態１で示されるグラフは、上記の結晶化アニールを５５０℃の基板温度で行って得られたものである。一方、本実施形態２で示されるグラフは、結晶化アニールを５００℃の基板温度で行って得られたものである。
【０２８０】
この調査結果によれば、キャパシタを孤立して形成した場合（図２２）、及びキャパシタを集積形成した場合（図２３）のいずれの場合でも、低い温度で結晶化アニールを行った本実施形態１の方がキャパシタのスイッチング電荷量Ｑｓｗが大きくなった。
【０２８１】
このように高い温度の結晶化アニールでスイッチング電荷量Ｑｓｗが低くなるのは、結晶化アニールの際の基板温度が高いと第２強誘電体膜２４ｃの結晶化が速く進み、第２強誘電体膜２４ｃの上面にPLZT結晶粒を反映した凹凸が形成され、上部電極２５ａからキャパシタ誘電体膜２４ａに効果的に電圧を印加できないためと考えられる。
【０２８２】
これに対し、結晶化アニールを低い温度で行うと、第２強誘電体膜２４ｃの結晶化が穏やかに進むため、第２強誘電体膜２４ｃの結晶粒が下地の第１強誘電体膜２４ｂの結晶粒を引き継ぐようになり、第２強誘電体膜２４ｃの上面に形成される凹凸の大きさが小さくなる。これにより、第２強誘電体膜２４ｃと上部電極２５ａとの界面が実質的にフラットになり、上部電極２５ａから印加される大部分の電圧がキャパシタ誘電体膜２４ａに加わるようになって、上記のようにスイッチング電荷量が大きくなるものと考えられる。
【０２８３】
この調査結果より、第２強誘電体膜２４ｃに対する結晶化アニールは、５５０℃未満の基板温度で行うのが好ましいことが明らかとなった。
【０２８４】
（３）第３実施形態
図２４〜図２９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２８５】
第２実施形態の図１０（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
【０２８６】
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地の下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
【０２８７】
そのため、実際には、図２４（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電性プラグ３６ａの上面の高さが下地絶縁膜１５のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
【０２８８】
ところが、このようなリセス１５ｂが存在すると、下部電極２３ａとキャパシタ誘電体膜２４ａの配向が乱れ、キャパシタ誘電体膜２４ａの強誘電体特性が劣化するという問題が発生する。
【０２８９】
この問題を解決するため、本実施形態では以下のような工程を行う。
【０２９０】
まず、図２４（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０２９１】
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０２９２】
次に、図２５（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
【０２９３】
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が室温（２０℃）の条件下において平坦化用導電膜５０を形成する。
【０２９４】
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図２４（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる平坦化用導電膜５０を形成することが可能となる。
【０２９５】
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
【０２９６】
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
【０２９７】
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【０２９８】
そこで、本実施形態では、図２５（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０２９９】
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【０３００】
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【０３０１】
このような不都合を回避するために、次の工程では、図２６（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
【０３０２】
次に、図２６（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
【０３０３】
続いて、第２実施形態で説明した図１１（ｂ）〜図１５（ａ）の工程を行うことにより、図２７（ａ）に示すように、各膜１６、１７、２３〜２５を積層する。
【０３０４】
なお、この工程では、第２実施形態と同じように、MOCVD法により第１強誘電体膜２４ｂを形成した後、その上にゾル・ゲル法により第２強誘電体膜２４ｃを形成し、第１強誘電体膜２４ｂの上面の凹凸を埋め込むようにする。
【０３０５】
そして、導電性酸化金属膜２５ｂとしては、スパッタ法により酸化イリジウムよりなる第１、第２導電性酸化金属膜２５ｄ、２５ｅ（図１４（ｂ）参照）の積層膜を形成する。このうち、第１導電性酸化金属膜２５ｄは成膜の時点で既に結晶化しており、その成膜後に、第２実施形態と同じ条件を用いて酸化性ガス含有雰囲気中でRTAを行うことにより、強誘電体膜２４ｃの酸素欠損を補う。
【０３０６】
続いて、図１５（ｂ）及び図１６（ａ）で説明した工程を行うことにより、図２７（ｂ）に示すように、第２導電膜２５の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
【０３０７】
次に、図２８（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３０８】
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａを備えたキャパシタQが形成される。
【０３０９】
そのエッチングでは、第１実施形態と同様に、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
【０３１０】
続いて、図２８（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０３１１】
次に、図２９（ａ）に示す断面構造を得るまでの工程について説明する。
【０３１２】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性酸素バリア膜１７、下地導電膜１６、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０３１３】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３１４】
この後は、第１実施形態で説明した図１８（ａ）〜図２１の工程を行うことにより、図２９（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０３１５】
以上説明した本実施形態によれば、図２５（ａ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
【０３１６】
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図２９（ｂ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
【０３１７】
（４）第４実施形態
図３０は、本実施形態に係る半導体装置の断面図である。
【０３１８】
本実施形態が第２実施形態と異なる点は、本実施形態では図２５（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内の第３導電性プラグ３６ａ上にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
【０３１９】
このようにCMPにより下地絶縁膜１５の上面から平坦化用導電膜５０を完全に除去しても、平坦化用導電膜５０の膜厚が薄いため、CMP時のオーバー研磨量は少なくて済み、リセス１５ｂ内に残された平坦化用導電膜５０の上面には凹部が殆ど形成されない。従って、平坦化用導電膜５０と下地絶縁膜１５のそれぞれの上面が平坦な連続面となるため、下部電極２３ａとキャパシタ誘電体膜２４ａの結晶性が良好になる。
【０３２０】
（５）第５実施形態
図３１〜図３８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３２１】
最初に、図３１（ａ）に示す断面構造を得るまでの工程について説明する。
【０３２２】
まず、第２実施形態の図１０（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
【０３２３】
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
【０３２４】
次に、図３１（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を下地導電膜１６とする。
【０３２５】
なお、この下地導電膜１６を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる下地導電膜１６を形成することが可能となる。
【０３２６】
その後に、下地絶縁膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる下地導電膜１６が窒化され、（１１１）方向に配向した窒化チタンで下地導電膜１６が構成されることになる。
【０３２７】
更に、この下地導電膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
【０３２８】
次に、図３１（ｃ）に示すように、導電性酸素バリア膜１７の上にスパッタ法により第１導電膜２３を形成する。その第１導電膜２３は、第２実施形態と同様に、厚さが５０〜１００nmのイリジウム膜２３ｃ、厚さが約３０nmの酸化イリジウム膜２３ｄ、及び厚さが約５０nmのプラチナ膜２３ｅをこの順に形成してなる。
【０３２９】
続いて、図３２（ａ）に示すように、第２実施形態と同じ成膜条件を採用して、MOCVD法によりPZT膜を厚さ約８０nmに形成し、このPZT膜を第１強誘電体膜２４ｂとする。
【０３３０】
次に、図３２（ｂ）に示すように、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてPLZT膜をゾル・ゲル法で２０〜３０nmの厚さに形成する。この第２強誘電体膜２４ｃの成膜条件は第２実施形態と同じなので省略する。
【０３３１】
以上により、第１導電膜２３の上には、第１強誘電体膜２４ｃと第２強誘電体膜２４ｄとで構成される強誘電体膜２４が形成されたことになる。
【０３３２】
続いて、図３３（ａ）に示すように、第２強誘電体膜２４ｄに対する結晶化アニールとして、昇温速度を１２５℃／分、最高基板温度を５５０℃とするRTAを９０秒行う。そのRTAでは、アニール雰囲気中に流量が共に１０００sccmの酸素とアルゴンとが供給される。
【０３３３】
次に、図３３（ｂ）に示すように、第２実施形態の図１４（ｂ）と同じ工程を行うことにより、強誘電体膜２４の上に導電性酸化金属膜２５ｂを形成する。第２実施形態で説明したように、その導電性酸化金属膜２５ｄは、成膜の時点で結晶化した第１導電性酸化金属膜２５ｄとアモルファスな第２導電性酸化金属膜２５ｅとで構成される。そして、第１導電性酸化金属膜２５ｄを形成した後には、酸化性ガス含有雰囲気中で該第１導電性酸化金属膜２５ｄに対してRTAを行うことにより、強誘電体膜２４の酸素欠損を補うと共に、第１導電性酸化金属膜２５ｄを完全に結晶化させる。このRTAの条件は第２実施形態で説明したので省略する。
【０３３４】
次に、図３４（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成し、この導電性向上膜２５ｃと導電性酸化金属膜２５ｄとを第２導電膜２５とする。
【０３３５】
次に、図３４（ｂ）に示すように、スパッタ法で第２導電膜２５の上に窒化チタンよりなる第１マスク材料層２６を形成する。
【０３３６】
また、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層３６の上に酸化シリコン膜を形成し、その酸化シリコン膜をパターニングして第２ハードマスク２７ａを形成する。
【０３３７】
続いて、図３５（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３３８】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQが形成される。
【０３３９】
なお、このドライエッチングの条件は、第２実施形態で図１６（ｂ）を参照して説明したので省略する。
【０３４０】
また、上記のドライエッチングを行っても、導電性酸素バリア膜１７はエッチングされずに下地導電膜１６の全面に残存する。
【０３４１】
次に、図３５（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
【０３４２】
続いて、図３６（ａ）に示す断面構造を得るまでの工程について説明する。
【０３４３】
まず、第１ハードマスク２６ａをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜１６と導電性酸素バリア膜１７とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
【０３４４】
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３４５】
次に、図３６（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
【０３４６】
そして、キャパシタQを形成する際のドライエッチング（図３５（ａ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０３４７】
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０３４８】
次いで、図３７（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
【０３４９】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０３５０】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０３５１】
次に、図３７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０３５２】
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
【０３５３】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０３５４】
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
【０３５５】
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
【０３５６】
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
【０３５７】
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
【０３５８】
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
【０３５９】
次に、図３８（ａ）に示すように、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの絶縁膜に第２ホール４１ｄを形成する。
【０３６０】
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
【０３６１】
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
【０３６２】
続いて、図３８（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
【０３６３】
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
【０３６４】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０３６５】
上記した本実施形態では、第２実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第２実施形態と比較して工程の簡略化が図られる。
【０３６６】
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第２実施形態よりも簡単な構造となる。
【０３６７】
以下に、本発明の特徴を付記する。
【０３６８】
（付記１） 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、
前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、
前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記酸素流量比で調節することを特徴とする半導体装置の製造方法。
【０３６９】
（付記２） 前記強誘電体特性としてスイッチング電荷量を採用することを特徴とする付記１に記載の半導体装置の製造方法。
【０３７０】
（付記３） 前記強誘電体膜を形成する工程は、MOCVD法により前記第１導電膜の上に第１強誘電体膜を形成する工程と、ゾル・ゲル法により前記第１強誘電体膜の上に第２強誘電体膜を形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３７１】
（付記４） 前記第２強誘電体膜を形成する工程において、該第２強誘電体膜を前記第１強誘電体膜よりも薄く形成することを特徴とする付記３に記載の半導体装置の製造方法。
【０３７２】
（付記５） 前記第２強誘電体膜を形成する工程は、前記第１強誘電体膜の上に強誘電体溶液の塗膜を一層のみ形成し、該塗膜をアニールして前記第２強誘電体膜とすることにより行われることを特徴とする付記４に記載の半導体装置の製造方法。
【０３７３】
（付記６） 前記第１強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第１導電膜を曝すことを特徴とする付記３に記載の半導体装置の製造方法。
【０３７４】
（付記７） 前記第１導電性酸化金属膜を形成する工程は、基板温度を３００℃以上にして行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【０３７５】
（付記８） 前記第１導電性酸化金属膜を形成する工程において、該第１導電性酸化金属膜を１０nm以上５０nm以下の厚さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【０３７６】
（付記９） 前記第１導電性酸化金属膜を形成する工程において、前記酸素の流量比を２０％以上５０％未満とすることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７７】
（付記１０） 前記第１導電性酸化金属膜に対して前記第１のアニールを行う工程は、６５０℃以上８００℃以下の基板温度で行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７８】
（付記１１） 前記第１のアニールを行う工程における前記酸化性ガスとして、酸素ガス、オゾンガス、及び二酸化窒素ガスのいずれかを用いることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７９】
（付記１２） 前記第１導電性酸化金属膜を形成する工程の前に前記強誘電体膜に対して第２のアニールを行うことにより前記強誘電体膜を結晶化する工程を更に有し、
前記第２のアニールを行う工程が常圧RTAで行われ、該常圧RTAにおける基板温度の下限が前記強誘電体膜の結晶化温度であり、且つ、前記基板温度の上限が前記結晶化温度よりも６０℃高い温度であることを特徴とする付記１に記載の半導体装置の製造方法。
【０３８０】
（付記１３） 前記第１導電性酸化金属膜と前記第２導電性酸化金属膜の少なくとも一方を、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８１】
（付記１４） 前記第２導電性酸化金属膜の上に導電性向上膜を形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８２】
（付記１５） 前記導電性向上膜として、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成することを特徴とする付記１４に記載の半導体装置の製造方法。
【０３８３】
（付記１６） 前記第１導電膜として、導電性酸素バリア膜、アモルファス導電膜、及び自己配向性導電膜をこの順に形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８４】
（付記１７） 前記半導体基板に第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域の上方の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記第１不純物拡散領域と電気的に接続された第１導電性プラグを形成する工程とを有し、
前記第１導電膜を形成する工程において、前記第１導電性プラグの上にも該第１導電膜を形成し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上に該キャパシタを形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８５】
（付記１８） 前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第１導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第１導電膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
【０３８６】
（付記１９） 前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第２導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする付記１８に記載の半導体装置の製造方法。
【０３８７】
（付記２０） 前記半導体基板に第２不純物拡散領域を形成する工程と、
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜及び前記第２層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に、前記第２不純物拡散領域と電気的に接続された第３導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０３８８】
【図１】図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、複数のキャパシタをシリコン基板上に集積形成した場合における、印加電圧と強誘電体膜のスイッチング電荷量との関係を調査して得られたグラフである。
【図８】図８は、スパッタ法により形成された厚さ５０nmの酸化イリジウム膜の顕微鏡写真である。
【図９】図９は、スパッタ法により形成された厚さ１００nmの酸化イリジウム膜の顕微鏡写真である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１８】図１８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１９】図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２０】図２０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図２２】図２２は、シリコン基板上にキャパシタを孤立して形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図２３】図２３は、シリコン基板上に複数のキャパシタを集積形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図２４】図２４（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２５】図２５（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２６】図２６（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２７】図２７（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２８】図２８（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２９】図２９（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３０】図３０は、本発明の第４実施形態に係る半導体装置の断面図である。
【図３１】図３１（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３２】図３２（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３３】図３３（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３４】図３４（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３５】図３５（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３６】図３６（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３７】図３７（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３８】図３８（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その８）である。
【符号の説明】
【０３８９】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１２…下部電極密着膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、１６…導電性密着膜、１７…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２３ｃ…イリジウム膜（導電性酸素バリア膜）、２３ｄ…酸化イリジウム膜（アモルファス導電膜）、２３ｅ…プラチナ膜（自己配向性導電膜）、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１導電性酸化金属膜、２５ｅ…第２導電性酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜、６１ａ、６１ｂ…第１、第２導電性プラグ、６２…導電性プラグ。
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００５】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ（SOC: System On Chip）がICカード等への用途として検討されている。
【０００６】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。
【０００７】
例えば、特許文献１では、ブタノール等の有機溶媒に有機金属化合物を溶解してなる溶液を用い、ゾル・ゲル法によりPZT膜を形成している。ゾル・ゲル法は、スパッタやMOCVD法等に比べて成膜コストが安いという利点があるので、広く研究開発されている。
【０００８】
一方、強誘電体キャパシタの上部電極や下部電極としては、非特許文献１のように酸化イリジウム膜を形成することが多い。非特許文献１によれば、キャパシタ誘電体膜としてPZTを用いる場合に、上部電極と下部電極とを酸化イリジウムで形成することで、強誘電体キャパシタの疲労が抑えられ、良好な容量特性が確保されるとある。
【０００９】
ところが、酸化イリジウム膜の表面には、異常成長した酸化イリジウムよりなる巨大結晶が生じ易いことが知られている。その巨大結晶は強誘電体キャパシタの電気的特性を劣化させ、ひいては半導体装置の歩留まりを低下させる恐れがある。
【００１０】
このような問題を解決するために、特許文献２では、低スパッタパワーによる成膜と高スパッタパワーによる成長とを順に行う２ステップのスパッタ法を採用することにより、上記のような巨大結晶の発生を抑制している（段落番号００２５）。
【００１１】
また、特許文献３では、酸化イリジウム膜とイリジウム膜とをこの順に形成してなる積層膜を上部電極としている。特許文献３によれば、下層の酸化イリジウム膜によって容量特性の劣化が防止され、上層のイリジウム膜によって上部電極の抵抗が低減されるとある（段落番号００２７）。
【００１２】
また、特許文献４では、スパッタ法により形成されたPZT膜に対して１回目のアニールを行い、PZT膜を結晶化している（段落番号００３５）。そして、PZT膜の上に酸化イリジウムよりなる上部電極を形成した後、その上部電極に対して２回目のアニールを行っている（段落番号００３８）。
【００１３】
そして、特許文献５では、共に酸化イリジウムよりなる第１の導電性酸化金属膜と第２の導電性酸化金属膜との積層膜を上部電極としている（段落番号００３５〜００３７）。
【００１４】
同様に、特許文献６でも、上部電極として二層の酸化イリジウム膜を形成している（段落番号００３３）。
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１２７２６２号公報
【特許文献３】特開２０００−９１２７０号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００５−１８３８４２号公報
【特許文献６】特開２００６−７３６４８号公報
【非特許文献１】APPL. Phys. Lett. 65, P.1522 (1994)
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記酸素流量比で調節する半導体装置の製造方法が提供される。
【００１７】
本発明によれば、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する。これらの成膜方法で形成された強誘電体膜は、膜中に酸素欠損が発生し易く、その強誘電体特性を向上させる余地がある。
【００１８】
本願発明者が行った調査では、第１導電性酸化金属膜を形成する際におけるスパッタ雰囲気中の酸素流量比を増やすことで、強誘電体膜のスイッチング電荷量等の強誘電体特性が高められることが確認された。この事実を利用して、本発明では、スイッチング電荷量を上記の酸素流量比で調節することが可能となる。
【００１９】
更に、ゾル・ゲル法は他の成膜方法と比較して成膜コストが安いので、半導体装置の製造コストが安価になるという利点も本発明にはある。
【００２０】
また、本発明では、第１導電性酸化金属膜に対して第１のアニールを行うことによっても、強誘電体膜の酸素欠損が補われる。
【００２１】
このように第１のアニールを行っても、第１導電性酸化金属膜が成膜の時点で既に結晶化しているので、第１導電性酸化金属膜と強誘電体膜との相互拡散に伴う界面層が発生し難い。よって、上部電極と下部電極との間に電圧を印加しても、界面層に印加される電圧が低減され、強誘電体膜にその電圧の大部分を印加することが可能となる。
【００２２】
また、MOCVD法により形成された第１強誘電体膜と、ゾル・ゲル法により該第１強誘電体膜の上に形成された第２強誘電体膜とでキャパシタ誘電体膜を構成するようにしてもよい。このようにすると、強誘電体の結晶粒を反映して第１強誘電体膜の上面に形成された凹凸が第２強誘電体膜により埋め込まれる。そのため、キャパシタ誘電体膜と上部電極との界面がフラットになり、上部電極からキャパシタ誘電体膜に対して均一に電圧を印加することが可能になる。
【発明の効果】
【００２３】
本発明によれば、ゾル・ゲル法により強誘電体膜を形成する場合において、上部電極の下層を構成する第１導電性酸化金属膜をスパッタ法で形成する際の酸素流量比を高めることにより、強誘電体膜のスイッチング電荷量を調節することができる。
【発明を実施するための最良の形態】
【００２４】
（１）第１実施形態
図１〜図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００２５】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２６】
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００２７】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００２８】
続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。
【００２９】
そのゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００３０】
更に、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３１】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００３２】
続いて、この絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１に第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
【００３３】
更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域８ａ、８ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層９を形成し、各ソース／ドレイン領域８ａ、８ｂを低抵抗化する。
【００３４】
その後に、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３５】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３６】
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。
【００３７】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜１０の上に第１層間絶縁膜１１として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。この第１層間絶縁膜１１を形成する際、ゲート絶縁膜４の水素劣化はカバー絶縁膜１０によって防止される。
【００３８】
その後、CMP(Chemical Mechanical Polishing)法で第１層間絶縁膜１１を約２００nm程度研磨し、第１層間絶縁膜１１の上面を平坦化する。
【００３９】
次いで、基板温度を６５０℃とするアニールを第１層間絶縁膜１１に対して３０分間行うことにより第１層間絶縁膜１１の脱ガスを行う。
【００４０】
更に、第１層間絶縁膜１１の上に、下部電極密着膜１２としてスパッタ法によりアルミナ（Al2O3）膜を２０nm程度の厚さに形成する。なお、アルミナ膜に代えて、チタン膜又は酸化チタン膜を下部電極密着膜１２として形成してもよい。このうち、チタン膜は、基板温度を１５０℃として形成することができる。
【００４１】
続いて、図１（ｃ）に示すように、下部電極密着膜１２の上に、スパッタ法により第１導電膜２３としてプラチナ膜を形成する。この第１導電膜２３は、後でパターニングされてキャパシタ下部電極になり、１００℃又は３５０℃の成膜温度で約１５０nmの厚さに形成される。
【００４２】
なお、下部電極密着膜１２として厚さが約２０nmのチタン膜を形成する場合は、プラチナよりなる第１導電膜２３の厚さは約１８０nmとされる。
【００４３】
また、第１導電膜２３を形成する前に下部電極密着膜１２を形成したので、第１導電膜２３と第１層間絶縁膜１１との密着力が高められる。
【００４４】
次に、図２（ａ）に示すように、ゾル・ゲル法を用いて、PZT膜にLaをドープしてなるPLZT膜を第１導電膜２３上に強誘電体膜２４として形成する。
【００４５】
そのゾル・ゲル法は次のようにして行われる。
【００４６】
まず、湿度が４０％の大気中において、回転数を５０００rpmとするスピンコート法により第１強誘電体膜２４ｂ上にPLZT溶液（強誘電体溶液）を３０秒間塗布し、PLZT塗膜を形成する。
【００４７】
そのPLZT溶液は特に限定されないが、本実施形態ではPb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液を使用する。そのような溶液は材料メーカから購入することができ、例えば、成膜後の組成比がPb:La:Zr:Ti=110:2:40:60になるように調節された三菱マテリアル製のものを使用すればよい。
【００４８】
次いで、そのPLZT塗膜に対し、常圧（大気圧）の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするアニールを約５分間行う。
【００４９】
これにより、PLZT塗膜中のブタノール溶媒が蒸発し、PLZT塗膜の堆積が収縮して強誘電体を構成する分子も含めたゲルの密度が上がり、PLZT塗膜が後で結晶化しやすくなる。このように溶媒を蒸発させるために行われるアニールはベークとも呼ばれる。
【００５０】
そして、このようなPLZT塗膜の形成とベークとを所定回数、例えば４回繰り返すことにより、PLZTよりなる強誘電体膜２４が１２０nmの厚さに形成される。
【００５１】
なお、ゾル・ゲル法により形成される強誘電体膜２４はPLZT膜に限定されない。
【００５２】
ABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で強誘電体膜２４を構成してもよい。
【００５３】
強誘電体膜２４としてPZT膜を形成する場合は、その膜中にランタン、カルシウム、ストロンチウム、及びニオブのいずれかを０．１〜５mol%の濃度でPZTに添加するのが好ましい。これらの元素がドープされた強誘電体膜２４を後述のキャパシタに適用することで、キャパシタの耐疲労特性やインプリント特性の向上、リーク電流の低減、及び動作電圧の低電圧化等の効果を得ることができる。
【００５４】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も、結晶の一単位としてみればABO3型ペロブスカイト構造となるため、強誘電体膜２４の構成材料として適用し得る。
【００５５】
なお、この強誘電体膜２４の結晶性を向上させるには、強誘電体膜２４を構成するPLZTと格子定数が近い材料で第１導電膜２３を構成するのが好ましい。そのような材料としては、上記のプラチナの他に、パラジウムや、PLZTと同じペロプスカイト構造を持つSrRuO3及びLaSrCoO3がある。一方、ルテニウムやイリジウム、及びこれらの酸化物はPLZTと格子定数が離れているため、これらの材料で第１導電膜２３を構成すると、格子不整合によって強誘電体膜２４の結晶性が悪くなる恐れがある。
【００５６】
ここで、ゾル・ゲル法はスパッタ法に比べて成膜コストが安いので、本実施形態ではスパッタ法を採用せず、上記のようにゾル・ゲル法で強誘電体膜２４を形成し、半導体装置の製造コストをなるべく安価にする。
【００５７】
但し、ゾル・ゲル法により形成された強誘電体膜２４は、成膜の時点では結晶化しておらず、強誘電体特性に乏しい。
【００５８】
そこで、次の工程では、図２（ｂ）に示すように、酸化性ガス含有雰囲気中で強誘電体膜２４に対して常圧RTA(Rapid Thermal Anneal)を行い、分極電荷量が最も大きくなる（１１１）方向に強誘電体膜２４を結晶化させる。このようなアニールは結晶化アニールと呼ばれる。
【００５９】
結晶化アニールの雰囲気は酸化性ガス含有雰囲気であれば特に限定されない。本実施形態では１００％の酸素雰囲気中で結晶化アニールを行う。なお、酸素ガスに代えて、オゾンガスや二酸化窒素ガスを酸化性ガスとして用いてもよい。また、これらのガスをアルゴンガス等の不活性ガスで希釈してもよい。
【００６０】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。強誘電体膜２４の結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【００６１】
また、この結晶化アニールにおける最高基板温度が高すぎると、強誘電体膜２４の上面から結晶化が進み、その上面付近にPZT結晶粒が不連続となる界面が形成される恐れがある。この界面よりも上側の層はSurface Layerと呼ばれる。Surface Layerの上面には結晶粒を反映した凹凸が形成され、その凹凸は強誘電体膜２４に対して電圧を均一に印加することができない一因となる。
【００６２】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を強誘電体膜２４の結晶化温度とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５００〜５６０℃、例えば５５０℃とする。
【００６３】
このように最高基板温度の上限を比較的低温にすることで、強誘電体膜２４の下面から結晶化が進むようになるので、強誘電体膜２４の結晶粒が第１導電膜２３の結晶性を引継ぐようになり、上記したsurface layerが発生し難くなると共に、強誘電体膜２４の凹凸も抑えられるようになる。
【００６４】
なお、この結晶化アニールにより、第１導電膜２３を構成するプラチナ膜が緻密化し、第１導電膜２３と強誘電体膜２４との界面近傍におけるプラチナと酸素との相互拡散が抑制されるという利点も得られる。
【００６５】
また、常圧RTAに代えて減圧RTAによりこの結晶化アニールを行ってもよい。減圧RTAでは、常圧RTAよりも強誘電体膜２４を結晶化させ易いので、常圧RTAにおけるよりも最高基板温度の上限と下限をそれぞれ１０℃程度低く抑えることができる。その結果、結晶化アニールの最高基板温度の下限を強誘電体膜２４の結晶化温度よりも１０℃低い温度とし、且つその上限を結晶化温度よりも５０℃高い温度としても、強誘電体膜２４におけるSurface Layerの発生を抑制することができる。
【００６６】
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
【００６７】
まず、酸素とアルゴンとの混合ガスをスパッタガスとし、且つイリジウムターゲットを使用するスパッタ法により、上記の強誘電体膜２４の上に成膜の時点で既に結晶化している酸化イリジウム膜を厚さ約２５nmに形成し、この酸化イリジウム膜を第１導電性酸化金属膜２５ｄとする。
【００６８】
このように成膜の時点で確実に結晶化している酸化イリジウム膜を形成するには、基板温度を３００℃以上とすればよい。これより低い温度で酸化イリジウム膜を成膜すると、成膜時に結晶化が十分に進行せず、アモルファス状態の酸化イリジウム膜となる恐れがある。
【００６９】
一方、基板温度が４００℃よりも高くなると、酸化イリジウム膜中の酸素が不足するようになる。酸素不足の酸化イリジウム膜は外部の水分を還元して水素を発生してしまい、その水素によって強誘電体膜２４が劣化してしまう。従って、強誘電体膜２４の劣化を確実に防止するという点からすると、酸化イリジウムよりなる第１導電性酸化金属膜２５ｄは４００℃以下の基板温度で形成するのが好ましい。
【００７０】
本実施形態では、この酸化イリジウム膜を形成する際、アルゴン流量を１４０sccmにすると共に、酸素流量を６０sccmとする。また、スパッタパワーは１kW〜２kWとする。
【００７１】
この後に、酸素ガスとアルゴンガスとの混合雰囲気中において、基板温度を７２５℃、処理時間を６０秒とする条件で、第１導電性酸化金属膜２５ｄに対してRTAを行う。このRTAにおけるガス流量は特に限定されないが、本実施形態では酸素流量を２０sccmにし、アルゴン流量を２０００sccmにする。但し、酸素の流量比が２０％を超えると、酸化イリジウムよりなる第１導電性酸化金属膜２５ｄが酸素によって還元されて表面荒れが発生するので、２０％以下の酸素流量比でこのアニールを行うのが好ましい。
【００７２】
このようなRTAにより、強誘電体膜２４が完全に結晶化すると共に、スパッタ法により第１導電性酸化金属膜２５ｄを形成する際に強誘電体膜２４が受けたダメージが回復する。また、強誘電体膜２４の酸素欠損もこのRTAによって補われ、強誘電体膜２４の強誘電体特性が高められる。
【００７３】
特に、このように強誘電体膜２４の全面を第１導電性酸化金属膜２５ｄで覆った状態でアニールすることにより、強誘電体膜２４の強誘電体特性の維持に必須の鉛原子が強誘電体膜２４からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【００７４】
また、第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面がフラットになり、後述の上部電極から強誘電体膜２４に均一に電圧を印加できるという利点もこのアニールによって得られる。
【００７５】
なお、このときのアニール雰囲気は、酸化性ガス含有雰囲気であれば特に限定されない。その酸化性ガスとしては、上記の酸素ガスの他に、オゾンガスや二酸化窒素ガスもある。
【００７６】
その後に、第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとしてスパッタ法で酸化イリジウム膜を約２００nmの厚さに形成する。そのスパッタ法では、イリジウムターゲットが使用されると共に、スパッタガスとして酸素とアルゴンとの混合ガスが使用される。
【００７７】
第１導電性酸化金属膜２５ｄと異なり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウム膜は成膜の時点で結晶化している必要はない。本実施形態では、第２導電性酸化金属膜２５ｅを形成する際の基板温度を室温（２０℃）にし、アモルファス状態の酸化イリジウム膜を形成するようにする。
【００７８】
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
【００７９】
ところが、第２導電性酸化金属膜２５ｅにおいて酸素が不足すると、第２導電性酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２導電性酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
【００８０】
従って、水素の発生を防止するという観点からすると、第２導電性酸化金属膜２５ｅの酸化数は、第１導電性酸化金属膜２５ｄの酸化数よりも大きいのが好ましい。
【００８１】
そこで、本実施形態では、第２導電性酸化金属膜２５ｅの成膜時に、第１導電性酸化金属膜２５ｄの成膜時よりも酸素の流量比を多くすることで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２導電性酸化金属膜２４ｅの触媒作用を抑えるようにする。
【００８２】
以上により、第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅとで構成される第２導電膜２５が強誘電体膜２４上に形成されたことになる。
【００８３】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して第２導電膜２５としてもよい。
【００８４】
次いで、図３（ａ）に示すように、シリコン基板１の裏面を洗浄した後、フォトリソグラフィとエッチングにより上部電極用導電膜２５をパターニングして上部電極２５ａを形成する。そして、このパターニングにより強誘電体膜２４が受けたダメージを回復させるために、強誘電体膜２４に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【００８５】
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２４をパターニングし、PLZT等の強誘電体材料で構成されるキャパシタ誘電体膜２４ａを形成する。このパターニングでキャパシタ誘電体膜２４ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
【００８６】
次に、図３（ｃ）に示すように、シリコン基板１の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２４ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。
【００８７】
ここで、図３（ｂ）で説明した回復アニールを予め行ったことにより、第１アルミナ膜３１に膜剥がれが発生し難くなる。
【００８８】
そして、第１アルミナ膜３１の形成時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【００８９】
次いで、図４（ａ）に示すように、フォトリソグラフィとエッチングにより、第１導電膜２３と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２４ａの下の下部第１導電膜２３を下部電極２３ａにすると共に、この下部電極２３ａを覆うように第１アルミナ膜３１を残す。
【００９０】
また、下部電極２３ａは、キャパシタ誘電体膜２４ａからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極２３ａとが電気的に接続されることになる。
【００９１】
その後に、プロセス中にキャパシタ誘電体２４ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
【００９２】
ここまでの工程により、シリコン基板１のセル領域には、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａをこの順に積層してなるキャパシタQが形成されたことになる。
【００９３】
続いて、図４（ｂ）に示すように、シリコン基板１の上側全面に、キャパシタ誘電体膜２４ａを保護するための第２アルミナ膜３２をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３２は、その下の第１アルミナ膜３２と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２４ａに至るのを防止し、キャパシタ誘電体膜２４ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【００９４】
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。
【００９５】
この回復アニールにより、キャパシタQのリーク電流が低減するという利点も得られる。
【００９６】
更に、図４（ｃ）に示すように、シラン（SiH4）ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第２アルミナ膜３２上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜４１とする。この後に、第２層間絶縁膜４１の上面をCMP法で研磨して平坦化する。
【００９７】
その後に、第２層間絶縁膜４１に対してN2Oプラズマ処理を行うことにより、第２層間絶縁膜４１を脱水すると共に、第２層間絶縁膜４１の上面を僅かに窒化して水分の再吸着を防止する。
【００９８】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００９９】
まず、フォトリソグラフィとドライエッチングにより、各絶縁膜１０〜１２、３１、３２、４１をパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上のこれらの膜に第１、第２ホール４１ａ、４１ｂを形成する。
【０１００】
その後、第１、第２コンタクトホール４１ａ、４１ｂのそれぞれの内面と第２層間絶縁膜４１の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜（密着膜）とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール４１ａ、４１ｂを完全に埋め込む。
【０１０１】
その後に、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール４１ａ、４１ｂ内のみに第１、第２導電性プラグ６１ａ、６１ｂとして残す。各導電性プラグ６１ａ、６１ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１０２】
ここで、第１、第２導電性プラグ６１ａ、６１ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【０１０３】
そこで、次の工程では、図５（ｂ）に示すように、シリコン基板１の上側全面に酸化防止絶縁膜５５としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜５５により第１、第２導電性プラグ６１ａ、６１ｂの酸化を防止する。
【０１０４】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜５５から第１アルミナ膜３１までをパターニングする。これにより、下部電極２３ａのコンタクト領域CR上のこれらの絶縁膜に第３ホール４１ｃが形成されると共に、上部電極２５ａの上に第４ホール４１ｄが形成される。
【０１０５】
その後に、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２４ａに対して回復アニールを施す。
【０１０６】
次に、図６に示す断面構造を得るまでの工程について説明する。
【０１０７】
まず、第２層間絶縁膜４１と第１、第２導電性プラグ６１ａ、６１ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第３、第４ホール４１ｃ、４１ｄ内にも形成される。
【０１０８】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ６１ａ、６１ｂに電気的に接続された金属配線６２を形成する。
【０１０９】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２層間絶縁膜４１をアニールして脱水する。
【０１１０】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１１１】
上記した本実施形態では、図２（ｃ）に示したように、上部電極２５ａとなる第２導電膜２５が、いずれも酸化イリジウムよりなる第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅとを有する。
【０１１２】
そのうち、第１導電性酸化金属膜２５ｄは、既述のように、酸素を含むスパッタガスを使用するスパッタ法で形成する。そのスパッタガス中の酸素は、イリジウムターゲットから飛来したイリジウム粒を酸化する役割だけでなく、ゾル・ゲル法により形成された強誘電体膜２４中の酸素欠損を補う役割も担う。
【０１１３】
特に、ゾル・ゲル法で形成された強誘電体膜２４は、スパッタ法で形成された強誘電体膜と比較して膜中の酸素が欠損し易い。従って、本実施形態のようにゾル・ゲル法で強誘電体膜２４ｂを形成する場合は、第１導電性酸化金属膜２５ｄを成膜する際の酸素流量比を最適化することにより、強誘電体膜２４の酸素欠損を最大限補いその強誘電体特性を高める必要がある。
【０１１４】
なお、本明細書における酸素流量比とは、スパッタガスに占める酸素ガスの割合の百分率をいう。
【０１１５】
本願発明者は、どのような酸素流量比で第１導電性酸化金属膜２５ｄを形成する場合に、強誘電体膜２４の強誘電体特性が高められるかを調査した。
【０１１６】
その結果を図７に示す。
【０１１７】
この調査では、長辺の長さが１．６０μmで短辺の長さが１．１５μmの長方形の強誘電体キャパシタ（セルキャパシタ）をシリコン基板上に１４２８個形成し、その後、三層目の金属配線まで形成した。
【０１１８】
また、強誘電体膜２４の強誘電体特性としてスイッチング電荷量を調べた。図７の横軸の印加電圧は、キャパシタの上部電極２５ａと下部電極２３ａとの間に印加した電圧を示す。
【０１１９】
そして、各サンプルにおける強誘電体膜２４としては、４層のPLZT塗膜を結晶化して得られた厚さ１２０nmのPLZT膜を用いた。PLZT塗膜に対する結晶化アニール時の基板温度は本実施形態と同じ５５０℃である。また、PLZT膜におけるLaの濃度は２．０mol％である。
【０１２０】
図７における本実施形態１〜３では、第１導電性酸化金属膜２５ｄを形成する際のスパッタガスの流量を次のように設定した。
【０１２１】
・本実施形態１
アルゴン流量：１５０sccm
酸素流量：５０sccm（酸素流量比２５％）
・本実施形態２
アルゴン流量：１４０sccm
酸素流量：６０sccm（酸素流量比３０％）
・本実施形態３
アルゴン流量：１２０sccm
酸素流量：８０sccm（酸素流量比４０％）
なお、本実施形態１〜３のいずれにおいても、第１導電性酸化金属膜２５ｄを成膜する際の基板温度は３００℃である。そして、第１導電性酸化金属膜２５ｄに対し、アルゴンと酸素の混合雰囲気中で基板温度７２５℃、処理時間６０秒の条件でRTAを行った。
【０１２２】
これに対し、比較例１では、プラチナ膜と酸化イリジウム膜とをこの順に形成してなる膜を上部電極として形成した。
【０１２３】
また、比較例２では、いずれも室温で形成された二層の酸化イリジウム膜を積層してなる膜を上部電極として形成した。各酸化イリジウム膜は、室温で形成されるため成膜の時点ではアモルファス状態となるが、一層目の酸化イリジウム膜については成膜後にRTAを行って結晶化させた。
【０１２４】
図７に示されるように、プラチナ膜を有する上部電極を形成する比較例１では、キャパシタがかなり劣化し、各工程を終了した後のスイッチング電荷量Ｑｓｗがかなり低い。これは、金属配線４９ａを形成する際の熱により、第２層間絶縁膜４１に含まれる水がプラチナ膜によって還元されて水素となり、この水素によってキャパシタが劣化したためと考えられる。
【０１２５】
一方、上部電極として酸化イリジウム膜の積層膜を形成する比較例２では、プラチナによる触媒作用が無いため、比較例１に比べてスイッチング電荷量Ｑｓｗが大きくなる。
【０１２６】
但し、比較例２では、一層目の酸化イリジウム膜に対して結晶化のためのRTAを行う際に、酸化イリジウム膜とPLZT膜との間に相互拡散に伴う比較的厚い界面層が形成される。その界面層は、常誘電体層であるため、キャパシタ誘電体膜の強誘電体特性には寄与しない。よって、比較例２では、キャパシタに印加する電圧の一部が上記の界面層に印加されてしまい、PLZT膜に印加される電圧が少なくなって、本実施形態よりもスイッチング電荷量Ｑｓｗが小さくなってしまう。
【０１２７】
これに対し、本実施形態１〜３では、第１導電性酸化金属膜２５ｄを３００℃という高温で形成するため、成膜の時点で第１導電性酸化金属膜２５ｄは既に結晶化している。従って、第１導電性酸化金属膜２５ｄに対してRTAを行っても、PLZT膜と第１導電性酸化金属膜２５ｄとの間に比較例２のような界面層が形成され難くなるため、界面層による電圧の吸収が抑えられ、比較例２よりもスイッチング電荷量Ｑｓｗが大きくなる。
【０１２８】
更に、本実施形態１〜３では、第１導電性酸化金属膜２５ｄに対して酸素含有雰囲気中でRTAを行うため、第１導電性酸化金属膜２５ｄの形成時にPLZT膜が受けたダメージが回復すると共に、PLZT膜の酸素欠損が補われ、スイッチング電荷量Ｑｓｗを効果的に高めることができる。
【０１２９】
このような酸素欠損の補償を効果的に行うためには、第１導電性酸化金属膜２５ｄはなるべく薄く、例えば１０〜５０nmとし、RTAの雰囲気中の酸素が第１導電性酸化金属膜２５ｄを通り易くするのが好ましい。
【０１３０】
また、このRTAにおける基板温度が６５０℃よりも低いと、酸素が第１導電性酸化金属膜２５ｄを通り難くなり、PLZT膜の酸素欠損が補償され難くなるので、このRTAでの基板温度の下限は６５０℃とするのが好ましい。
【０１３１】
但し、基板温度が高すぎると、第１導電性酸化金属膜２５ｄを構成する酸化イリジウムが還元されて、酸化数が２よりも小さく不安定な酸化イリジウムが生成されるので、このRTAにおける基板温度の上限は８００℃とするのが好ましい。
【０１３２】
また、本実施形態１〜３のそれぞれを比較すると、第１導電性酸化金属膜２５ｄを形成する際のスパッタガスにおける酸素流量比が高いほどスイッチング電荷量Ｑｓｗが大きくなる。
【０１３３】
これは、酸素流量比が高いと、第１導電性酸化金属膜２５ｄを構成する酸化イリジウム（IrOx）のxが２に近づいて安定な状態の酸化イリジウム膜が形成されるため、第１導電性酸化金属膜２５ｄに対するアニールの際に、アニール雰囲気中の酸素が第１導電膜２５ｄに捕獲されずに効果的にPLZT膜に供給されるためと考えられる。
【０１３４】
このような傾向は、スパッタ法でPZT膜を形成する特許文献６では見られない。例えば、特許文献６の図１４、図１５、図１８Ａ、及び図１８Ｂには、上部電極の一層目の酸化イリジウム膜の成膜条件を様々に振った場合のPZT膜のスイッチング電荷量Ｑｓｗが調査されている。
【０１３５】
そのような成膜条件のうち、本実施形態のように成膜の時点で酸化イリジウムが確実に結晶化するのは、基板温度を３００℃とする条件である。上記した特許文献６の各図において、基板温度を３００℃とする条件では、スパッタ雰囲気中の酸素流量が３０％から６０％に上昇すると、PZT膜のスイッチング電荷量が減少している。この傾向は、図７に示した本実施形態１〜３とは全く逆の傾向である。
【０１３６】
本実施形態１〜３では、ゾル・ゲル法によりPLZT膜を形成したため、特許文献６とは逆の傾向が現れたものと考えられる。
【０１３７】
従って、キャパシタ誘電体膜２４ａをゾル・ゲル法により形成する本実施形態では、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することによりキャパシタ誘電体膜２４ａのスイッチング電荷量が増大することを利用し、スイッチング電荷量Ｑｓｗを上記の流量比で調節することができる。
【０１３８】
そして、スイッチング電荷量Ｑｓｗを十分に高めるには、第１導電性酸化金属膜２５ｄを形成する際の酸素流量比を２０％以上とするのが好ましい。
【０１３９】
なお、ゾル・ゲル法に代えて、有機金属分解法やCSD(Chemical Solution Deposition)法で強誘電体膜２４を形成する場合でも、強誘電体膜２４中の酸素が不足し易い。従って、これらの成膜方法により強誘電体膜２４を形成する場合にも、上記と同じように第１導電性酸化金属膜２５ｄの形成時の酸素流量を増やすことで、強誘電体膜２４のスイッチング電荷量を高めるのが好ましい。
【０１４０】
ところで、成膜の時点で結晶化させるべく高温で形成される第１導電性酸化金属膜２５ｄは、異常成長を起こし易く、結晶の乱れが発生し易い。
【０１４１】
図８は、成膜温度を３００℃にし、酸素流量とアルゴン流量をそれぞれ８０sccm、１２０sccmとして形成された厚さ５０nmの酸化イリジウム膜の顕微鏡写真である。このような流量によれば、酸素流量比は４０％となる。
【０１４２】
一方、図９は、図８と同じ条件で形成された厚さ１００nmの酸化イリジウム膜の顕微鏡写真である。
【０１４３】
なお、図８及び図９のいずれにおいても顕微鏡の倍率は２５倍である。
【０１４４】
図８と図９とを比較して分かるように、膜厚が５０nmの酸化イリジウムの表面（図８）は非常に綺麗であるのに対し、膜厚が１００nmの場合（図９）では表面に黒い斑点が多数発生している。その黒い斑点は、異常成長した酸化イリジウム粒を表している。
【０１４５】
これらの結果より、第１導電性酸化金属膜２５ｄの異常成長を防止するという点からすると、第１導電性酸化金属膜２５ｄの厚さを５０nm以下にするのが好ましい。
【０１４６】
但し、第１導電性酸化金属膜２５ｄの厚さが１０nm未満になると、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを均一に形成することができないので、第１導電性酸化金属膜２５ｄの膜厚の下限は１０nmとするのが好ましい。
【０１４７】
一方、酸素流量比を上記よりも更に高めて５０％とした調査では、４０nmの酸化イリジウム膜でも異常成長が見られた。なお、その調査では、酸素とアルゴンの流量を共に１００sccmとした。従って、酸素流量比を５０％未満とすることによっても、第１導電性酸化金属膜２５ｄの異常成長を防止することができる。
【０１４８】
以上説明したように、本実施形態では、図７に示したように、低電圧から飽和電圧にわたって高いスイッチング電荷量が得られると共に、図７のグラフの勾配が各比較例よりも急となるため、低電圧動作のキャパシタを提供することが可能となる。
【０１４９】
また、第１導電性酸化金属膜２５ｄに対するアニールにより、強誘電体膜２４の酸素欠損が補われるだけでなく、第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面がフラットになるため、上部電極２５ａからキャパシタ誘電体膜２４ａに均一に電圧を印加できると共に、キャパシタQの疲労特性やインプリント特性も向上させることができ、低電圧動作が可能な次世代のFeRAMを提供することができる。
【０１５０】
（２）第２実施形態
図１０〜図２１は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１５１】
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
【０１５２】
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５３】
まず、n型又はp型のシリコン基板１表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜２を形成してもよい。
【０１５４】
次に、第１実施形態の図１（ａ）と同じ工程を行うことにより、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2を形成する。
【０１５５】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
【０１５６】
次いで、第１層間絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
【０１５７】
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
【０１５８】
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１５９】
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
【０１６０】
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
【０１６１】
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
【０１６２】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
【０１６３】
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
【０１６４】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１６５】
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
【０１６６】
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
【０１６７】
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
【０１６８】
続いて、図１０（ｃ）に示すように、下地絶縁膜１５の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
【０１６９】
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地の下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０１７０】
次に、図１１（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０１７１】
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０１７２】
続いて、図１１（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を導電性密着膜１６とする。
【０１７３】
この導電性密着膜１６の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる導電性密着膜１６を形成する。
【０１７４】
ここで、アンモニアプラズマ処理（図１１（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる導電性密着膜１６を形成することが可能となる。
【０１７５】
その後に、導電性密着膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる導電性密着膜１６が窒化され、（１１１）方向に配向した窒化チタンで導電性密着膜１６が構成されることになる。
【０１７６】
なお、導電性密着膜１６の材料は窒化チタンに限定されない。導電性密着膜１６は、チタン、窒化チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、ロジウム及びオスミウムのいずれか、又はこれらの合金で構成され得る。また、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれかで導電性密着膜１６を構成してもよい。
【０１７７】
次に、図１２（ａ）に示すように、この導電性密着膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
【０１７８】
窒化チタンアルミニウムよりなる導電性酸素バリア膜１７は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
【０１７９】
この導電性酸素バリア膜１７の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜１７を形成する。
【０１８０】
更に、導電性酸素バリア膜１７の材料は窒化チタンアルミニウムに限定されない。導電性酸素バリア膜１７は、窒化チタンアルミニウム、酸窒化チタンアルミニウム（TiAlON）、窒化タンタルアルミニウム（TaAlN）、及び酸窒化タンタルアルミニウム（TaAlON）のいずれかで構成され得る。
【０１８１】
その導電性酸素バリア膜１７は、導電性密着膜１６によって下地との密着強度が高められる。なお、密着強度が問題にならないなら、導電性密着膜１６を省いてもよい。その場合は、第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面に導電性酸素バリア膜１７が直接形成されることになる。
【０１８２】
続いて、図１２（ｂ）に示すように、厚さが５０〜１００nmのイリジウム膜２３ｃ、厚さが約３０nmの酸化イリジウム膜２３ｄ、及び厚さが約５０nmのプラチナ膜２３ｅをこの順にスパッタ法に形成し、これらの積層膜を第１導電膜２３とする。
【０１８３】
その第１導電膜２３を構成するイリジウム膜２３ｃは、酸素のバリア性に優れているため第３導電性プラグ３６ａに対する酸素バリア膜として機能し、例えば基板温度が４００℃の下で形成される。
【０１８４】
また、酸化イリジウム膜２３ｄは、基板温度が５０℃と低温で形成されるため結晶化せず、アモルファス状態である。このため、自己配向性導電膜であるプラチナ膜２３ｅは、アモルファスな酸化イリジウム膜２３ｄによって配向が乱されることが無く、（１１１）方向に良好に配向する。
【０１８５】
なお、最上層のプラチナ膜２３ｅに代えて、プラチナを含む合金膜を形成するようにしてもよい。
【０１８６】
更に、イリジウム膜、ルテニウム膜、酸化イリジウム膜、酸化ルテニウム膜、SrRuO3膜、及びLaSrCoO3膜のいずれかの単層膜を第１導電膜２３として形成してもよい。
【０１８７】
その後に、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。このRTAにより、第１導電膜２３を構成する各膜２３ｂ〜２３ｄ同士の密着性や、第１導電膜２３と導電性酸素バリア膜１７との密着性が向上すると共に、第１導電膜２３の結晶性も改善される。なお、アルゴン雰囲気に代えて、窒素雰囲気でこのRTAを行ってもよい。
【０１８８】
次に、図１３（ａ）に示すように、第１導電膜２３の上にMOCVD（Metal Organic CVD）法によりPZT膜を厚さ約８０nmに形成し、このPZT膜を第１強誘電体膜２４ｂとする。
【０１８９】
そのMOCVD法は次のようにして行われる。
【０１９０】
まず、不図示の反応容器内のサセプタ上にシリコン基板１を載せる。
【０１９１】
次いで、反応容器内に酸素を導入すると共に、シリコン基板１を昇温し、基板温度を６２０℃程度に安定させる。
【０１９２】
そして、気化されたTHF溶媒を反応容器に導入する。これにより、第１導電膜２３は溶媒ガスの雰囲気に曝されることになる。
【０１９３】
このように、原料ガスの供給前に溶媒ガスを供給することで、気化器や配管等で原料ガスが固化するのを防止でき、配管詰まり等を回避することができる。なお、THFに代えて、気化した酢酸ブチルを溶媒ガスとして用いてもよい。
【０１９４】
更に、Pb、Zr、及びTiの各液体原料を気化器において気化して原料ガスを作製し、各原料ガスを反応容器内に導入することで、PZT膜の成膜を開始する。
【０１９５】
ここで、各液体原料は、例えば、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解することで作製され得る。また、気化された原料ガスの流量は特に限定されないが、本実施形態では、上記核液体原料を気化器にそれぞれ０．３２６ml／分、０．２００ml／分、及び０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。
【０１９６】
そして、圧力が６６５Pa（５Torr）の下で、このような状態を約６２０秒間維持することにより、上記したPZT膜が８０nmの厚さに形成される。
【０１９７】
このようにMOCVD法で形成された第１強誘電体膜２４ｂは、成膜の時点で既に結晶化しており、その配向の向きが（１１１）方向に揃っているため、第１強誘電体膜２４ｂを結晶化させるための結晶化アニールは不要である。
【０１９８】
また、MOCVD法を用いると、第１強誘電体膜２４ｂを薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。このような利点は、キャパシタの高集積化に有利な本実施形態のスタック型のFeRAMにおいて特に得られ易い。
【０１９９】
ところで、このように第１強誘電体膜２４ｂが結晶化していると、その結晶粒を反映した凹凸が第１強誘電体膜２４ｂの上面に形成される。そのような凹凸が形成されたままだと、後述の上部電極から第１強誘電体膜２４ｂに対して均一に電圧を印加できないという不都合がある。
【０２００】
そこで、本実施形態では、図１３（ｂ）に示すように、第１強誘電体膜２４ｂの上にゾル・ゲル法で第２強誘電体膜２４ｃを２０〜３０nmの厚さに形成し、第１強誘電体膜２４ｂの上面の凹凸を第２強誘電体膜２４ｃで埋め込むようにする。
【０２０１】
ゾル・ゲル法による第１強誘電体膜２４ｂの形成は第１実施形態と同じ条件で行われ、Pb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液が使用される。そして、スピンコート法によりこの溶液を第１強誘電体膜２４ｂ上に塗布してPLZT塗膜を一層だけ形成した後、常圧の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするベークを約５分間行い、上記の第２強誘電体膜２４ｃを得る。
【０２０２】
以上により、第１導電膜２３の上に第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとで構成される強誘電体膜２４が形成されたことになる。
【０２０３】
このうち、ゾル・ゲル法で形成された第２強誘電体膜２４ｃは、第１強誘電体膜２４ｂの上面の凹凸を埋め込む目的で形成されるため、その厚さを第１強誘電体膜２４ｂよりも薄くし、第１強誘電体膜２４ｂを主にして強誘電体膜２４を構成するのが好ましい。
【０２０４】
なお、ゾル・ゲル法により形成される第２強誘電体膜２４ｃはPLZT膜に限定されない。
【０２０５】
PLZTと同様のABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で第２強誘電体膜２４ｃを構成してもよい。
【０２０６】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も第２強誘電体膜２４ｃの構成材料として使用し得る。
【０２０７】
ここで、ゾル・ゲル法により形成された第２強誘電体膜２４ｃは、成膜の時点では結晶化していないので、このままでは強誘電体特性に乏しい。
【０２０８】
そこで、次の工程では、図１４（ａ）に示すように、酸素含有雰囲気中において第２強誘電体膜２４ｃに対して結晶化アニールを行い、第２強誘電体膜２４ｃを結晶化させる。
【０２０９】
その結晶化アニールは常圧RTAにより行われる。そして、流量が共に１０００sccmの酸素とアルゴンとをアニール雰囲気中に供給し、３０〜１２０秒、例えば９０秒の処理時間で結晶化アニールを行う。
【０２１０】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。第２強誘電体膜２４ｃの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【０２１１】
また、この結晶化アニールにおける最高基板温度が高すぎると、第１実施形態で説明したSurface Layerが第２強誘電体膜２４ｃに形成され、第２強誘電体膜２４ｃと第１強誘電体膜２４ｂのそれぞれの結晶粒が繋がらなくなる恐れがある。
【０２１２】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を第２強誘電体膜２４ｂの結晶化温度（５２０℃）とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５２０〜５６０℃、例えば５５０℃とする。
【０２１３】
このように最高基板温度の下限を比較的低温にすることで、第２強誘電体膜２４ｃの下面から結晶化が進むようになるので、第２強誘電体膜２４ｃの結晶粒が第１強誘電体膜２４ｂの結晶粒を引継ぐようになり、各強誘電体膜２４ｂ、２４ｃの間に界面が発生し難くなると共に、第２強誘電体膜２４ｃの凹凸も抑えられるようになる。
【０２１４】
続いて、図１４（ｂ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１導電性酸化金属膜２５ｄとしてスパッタ法で酸化イリジウム膜を厚さ約２５nmに形成する。第１実施形態で説明したように、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
【０２１５】
その第１導電性酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃に保持しながら、イリジウムターゲットを用いて、流量が１４０sccmの酸素と流量が６０sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
【０２１６】
ここで、強誘電体膜２４は、第１導電性酸化金属膜２５ｄをスパッタ法で形成した際に、スパッタガスによってダメージを受けていると共に膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
【０２１７】
そこで、上記の第１導電性酸化金属膜２５ｄを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた強誘電体膜２４のダメージを回復させると共に、第１強誘電体膜２４の酸素欠損を補償する。
【０２１８】
このRTAの条件は特に限定されない。本実施形態では、基板温度を７２５℃にし、処理時間を６０秒とする。また、アルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとする。第１実施形態と同様に、このRTAにおける酸化性ガスとしては、酸素ガスの他に、オゾンガス又は二酸化窒素ガスもある。
【０２１９】
ここで、第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているため、その結晶粒を反映して第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
【０２２０】
次に、基板温度を室温に維持しながら、スパッタ法により第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２導電性酸化金属膜２５ｅは、圧力が０．８Paのアルゴン雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
【０２２１】
ここで、高い成膜温度で結晶化された第１導電性酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２導電性酸化金属膜２５ｅはアモルファス状態になる。
【０２２２】
この第２導電性酸化金属膜２５ｅは強誘電体膜２４の劣化を防止するために形成されるものであり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウムの酸化数をなるべく大きくし、第２導電性酸化金属膜２５ｅの水分に対する還元作用を抑えるのが好ましい。このように酸化数を大きくするには、第１導電性酸化金属膜２５ｄの成膜時と比較して、スパッタガスにおける酸素の流量比を高めればよい。これにより、イリジウムターゲットから飛来したイリジウム粒がスパッタ雰囲気中において十分に酸化され、化学量論的組成（IrO2）に近い酸化数の酸化イリジウム膜を形成することができる。
【０２２３】
このような第２導電性酸化金属膜２５ｅと第１導電性酸化金属膜２５ｄにより、図示のように導電性酸化金属膜２５ｂが構成される。
【０２２４】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して導電性酸化金属膜２５ｂとしてもよい。
【０２２５】
続いて、図１５（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
【０２２６】
導電性向上膜２５ｃは、その下の導電性酸化金属膜２５ｂと共に第２導電膜２５を構成し、導電性酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。
【０２２７】
導電性向上膜２５ｃはイリジウム膜に限定されない。導電性向上膜２５ｃは、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成され得る。
【０２２８】
この後に、シリコン基板１の背面を洗浄する。
【０２２９】
次に、図１５（ｂ）に示すように、第２導電膜２５の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
【０２３０】
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
【０２３１】
次いで、図１６（ａ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
【０２３２】
次に、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２３３】
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０２３４】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の各膜２３〜２５をドライエッチングによりパターニングする。
【０２３５】
これにより、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５はそれぞれ下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａとなり、これらによって強誘電体キャパシタQが構成される。
【０２３６】
そのドライエッチングのガスは特に限定されないが、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。なお、これらのガスにC4F8ガスを添加してもよい。
【０２３７】
また、この第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜１７はエッチング耐性を有するので、キャパシタQを形成した後でも導電性密着膜１６の全面に導電性酸素バリア膜１７は残存する。
【０２３８】
このようにして形成されたキャパシタQは、導電性酸素バリア膜１７、導電性密着膜１６、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続される。
【０２３９】
続いて、図１７（ａ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０２４０】
次に、図１７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２４１】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性密着膜１６と導電性酸素バリア膜１７とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０２４２】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０２４３】
続いて、図１８（ａ）に示すように、キャパシタQを覆うアルミナ膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
【０２４４】
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図１６（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
【０２４５】
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図１８（ｂ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０２４６】
続いて、図１９（ａ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０２４７】
次に、図１９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２４８】
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
【０２４９】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０２５０】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０２５１】
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
【０２５２】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０２５３】
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜１００nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
【０２５４】
その後に、図２０（ａ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を３００nm〜５００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
【０２５５】
次に、図２０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２５６】
まず、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に第２ホール４１ａを形成する。
【０２５７】
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
【０２５８】
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
【０２５９】
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
【０２６０】
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
【０２６１】
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
【０２６２】
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３２ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【０２６３】
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
【０２６４】
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図１５（ａ）参照）が水素をブロックするので、水素によって導電性酸化金属膜２５ｂが還元されることは無い。
【０２６５】
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
【０２６６】
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
【０２６７】
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
【０２６８】
その後に、図２１に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
【０２６９】
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
【０２７０】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０２７１】
上記した本実施形態では、図１３（ｂ）に示したように、MOCVD法で形成された第１強誘電体膜２４ｂの上に、ゾル・ゲル法により第２強誘電体膜２４ｃを形成するようにした。
【０２７２】
これにより、PZTの結晶粒を反映して第１強誘電体膜２４ｂの上面に形成された凹凸が第２強誘電体膜２４ｃにより埋め込まれるので、キャパシタ強誘電体膜２４ａと上部電極２５ａとの界面がフラットになり、上部電極２５ａからキャパシタ誘電体膜２４ａに対して均一に電圧を印加することが可能になる。
【０２７３】
また、本実施形態でも、第１実施形態と同様に、ゾル・ゲル法により形成された第２強誘電体膜２４ｃの上に酸化イリジウムよりなる第１導電性酸化金属膜２５ｄを形成する。そのため、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することによりキャパシタ誘電体膜２４ａのスイッチング電荷量が増大することを利用し、スイッチング電荷量Ｑｓｗを上記の流量比で調節することができる。
【０２７４】
ところで、本実施形態では、図１４（ａ）に示したように、第２強誘電体膜２４ｃを結晶化させるための結晶化アニールを行う。
【０２７５】
本願発明者は、その結晶化アニールの際の基板温度がキャパシタ誘電体膜２４ａに与える影響を調査した。
【０２７６】
その調査結果を図２２及び図２３に示す。
【０２７７】
図２２の調査は、一辺の長さが５０μmの正方形の平面形状を有する孤立したキャパシタをシリコン基板上に形成して行われた。
【０２７８】
一方、図２３の調査は、一辺の長さが５０μmの正方形の平面形状を有するキャパシタをシリコン基板上に５１５２個集積形成して行われた。
【０２７９】
なお、図２２及び図２３において、本実施形態１で示されるグラフは、上記の結晶化アニールを５５０℃の基板温度で行って得られたものである。一方、本実施形態２で示されるグラフは、結晶化アニールを５００℃の基板温度で行って得られたものである。
【０２８０】
この調査結果によれば、キャパシタを孤立して形成した場合（図２２）、及びキャパシタを集積形成した場合（図２３）のいずれの場合でも、低い温度で結晶化アニールを行った本実施形態１の方がキャパシタのスイッチング電荷量Ｑｓｗが大きくなった。
【０２８１】
このように高い温度の結晶化アニールでスイッチング電荷量Ｑｓｗが低くなるのは、結晶化アニールの際の基板温度が高いと第２強誘電体膜２４ｃの結晶化が速く進み、第２強誘電体膜２４ｃの上面にPLZT結晶粒を反映した凹凸が形成され、上部電極２５ａからキャパシタ誘電体膜２４ａに効果的に電圧を印加できないためと考えられる。
【０２８２】
これに対し、結晶化アニールを低い温度で行うと、第２強誘電体膜２４ｃの結晶化が穏やかに進むため、第２強誘電体膜２４ｃの結晶粒が下地の第１強誘電体膜２４ｂの結晶粒を引き継ぐようになり、第２強誘電体膜２４ｃの上面に形成される凹凸の大きさが小さくなる。これにより、第２強誘電体膜２４ｃと上部電極２５ａとの界面が実質的にフラットになり、上部電極２５ａから印加される大部分の電圧がキャパシタ誘電体膜２４ａに加わるようになって、上記のようにスイッチング電荷量が大きくなるものと考えられる。
【０２８３】
この調査結果より、第２強誘電体膜２４ｃに対する結晶化アニールは、５５０℃未満の基板温度で行うのが好ましいことが明らかとなった。
【０２８４】
（３）第３実施形態
図２４〜図２９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０２８５】
第２実施形態の図１０（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
【０２８６】
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地の下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
【０２８７】
そのため、実際には、図２４（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電性プラグ３６ａの上面の高さが下地絶縁膜１５のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
【０２８８】
ところが、このようなリセス１５ｂが存在すると、下部電極２３ａとキャパシタ誘電体膜２４ａの配向が乱れ、キャパシタ誘電体膜２４ａの強誘電体特性が劣化するという問題が発生する。
【０２８９】
この問題を解決するため、本実施形態では以下のような工程を行う。
【０２９０】
まず、図２４（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０２９１】
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０２９２】
次に、図２５（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
【０２９３】
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が室温（２０℃）の条件下において平坦化用導電膜５０を形成する。
【０２９４】
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図２４（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる平坦化用導電膜５０を形成することが可能となる。
【０２９５】
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
【０２９６】
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
【０２９７】
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【０２９８】
そこで、本実施形態では、図２５（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０２９９】
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【０３００】
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【０３０１】
このような不都合を回避するために、次の工程では、図２６（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
【０３０２】
次に、図２６（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
【０３０３】
続いて、第２実施形態で説明した図１１（ｂ）〜図１５（ａ）の工程を行うことにより、図２７（ａ）に示すように、各膜１６、１７、２３〜２５を積層する。
【０３０４】
なお、この工程では、第２実施形態と同じように、MOCVD法により第１強誘電体膜２４ｂを形成した後、その上にゾル・ゲル法により第２強誘電体膜２４ｃを形成し、第１強誘電体膜２４ｂの上面の凹凸を埋め込むようにする。
【０３０５】
そして、導電性酸化金属膜２５ｂとしては、スパッタ法により酸化イリジウムよりなる第１、第２導電性酸化金属膜２５ｄ、２５ｅ（図１４（ｂ）参照）の積層膜を形成する。このうち、第１導電性酸化金属膜２５ｄは成膜の時点で既に結晶化しており、その成膜後に、第２実施形態と同じ条件を用いて酸化性ガス含有雰囲気中でRTAを行うことにより、強誘電体膜２４ｃの酸素欠損を補う。
【０３０６】
続いて、図１５（ｂ）及び図１６（ａ）で説明した工程を行うことにより、図２７（ｂ）に示すように、第２導電膜２５の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
【０３０７】
次に、図２８（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３０８】
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａを備えたキャパシタQが形成される。
【０３０９】
そのエッチングでは、第１実施形態と同様に、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
【０３１０】
続いて、図２８（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０３１１】
次に、図２９（ａ）に示す断面構造を得るまでの工程について説明する。
【０３１２】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性酸素バリア膜１７、下地導電膜１６、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０３１３】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３１４】
この後は、第１実施形態で説明した図１８（ａ）〜図２１の工程を行うことにより、図２９（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０３１５】
以上説明した本実施形態によれば、図２５（ａ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
【０３１６】
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図２９（ｂ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
【０３１７】
（４）第４実施形態
図３０は、本実施形態に係る半導体装置の断面図である。
【０３１８】
本実施形態が第２実施形態と異なる点は、本実施形態では図２５（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内の第３導電性プラグ３６ａ上にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
【０３１９】
このようにCMPにより下地絶縁膜１５の上面から平坦化用導電膜５０を完全に除去しても、平坦化用導電膜５０の膜厚が薄いため、CMP時のオーバー研磨量は少なくて済み、リセス１５ｂ内に残された平坦化用導電膜５０の上面には凹部が殆ど形成されない。従って、平坦化用導電膜５０と下地絶縁膜１５のそれぞれの上面が平坦な連続面となるため、下部電極２３ａとキャパシタ誘電体膜２４ａの結晶性が良好になる。
【０３２０】
（５）第５実施形態
図３１〜図３８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３２１】
最初に、図３１（ａ）に示す断面構造を得るまでの工程について説明する。
【０３２２】
まず、第２実施形態の図１０（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
【０３２３】
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
【０３２４】
次に、図３１（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を下地導電膜１６とする。
【０３２５】
なお、この下地導電膜１６を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる下地導電膜１６を形成することが可能となる。
【０３２６】
その後に、下地絶縁膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる下地導電膜１６が窒化され、（１１１）方向に配向した窒化チタンで下地導電膜１６が構成されることになる。
【０３２７】
更に、この下地導電膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
【０３２８】
次に、図３１（ｃ）に示すように、導電性酸素バリア膜１７の上にスパッタ法により第１導電膜２３を形成する。その第１導電膜２３は、第２実施形態と同様に、厚さが５０〜１００nmのイリジウム膜２３ｃ、厚さが約３０nmの酸化イリジウム膜２３ｄ、及び厚さが約５０nmのプラチナ膜２３ｅをこの順に形成してなる。
【０３２９】
続いて、図３２（ａ）に示すように、第２実施形態と同じ成膜条件を採用して、MOCVD法によりPZT膜を厚さ約８０nmに形成し、このPZT膜を第１強誘電体膜２４ｂとする。
【０３３０】
次に、図３２（ｂ）に示すように、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてPLZT膜をゾル・ゲル法で２０〜３０nmの厚さに形成する。この第２強誘電体膜２４ｃの成膜条件は第２実施形態と同じなので省略する。
【０３３１】
以上により、第１導電膜２３の上には、第１強誘電体膜２４ｃと第２強誘電体膜２４ｄとで構成される強誘電体膜２４が形成されたことになる。
【０３３２】
続いて、図３３（ａ）に示すように、第２強誘電体膜２４ｄに対する結晶化アニールとして、昇温速度を１２５℃／分、最高基板温度を５５０℃とするRTAを９０秒行う。そのRTAでは、アニール雰囲気中に流量が共に１０００sccmの酸素とアルゴンとが供給される。
【０３３３】
次に、図３３（ｂ）に示すように、第２実施形態の図１４（ｂ）と同じ工程を行うことにより、強誘電体膜２４の上に導電性酸化金属膜２５ｂを形成する。第２実施形態で説明したように、その導電性酸化金属膜２５ｄは、成膜の時点で結晶化した第１導電性酸化金属膜２５ｄとアモルファスな第２導電性酸化金属膜２５ｅとで構成される。そして、第１導電性酸化金属膜２５ｄを形成した後には、酸化性ガス含有雰囲気中で該第１導電性酸化金属膜２５ｄに対してRTAを行うことにより、強誘電体膜２４の酸素欠損を補うと共に、第１導電性酸化金属膜２５ｄを完全に結晶化させる。このRTAの条件は第２実施形態で説明したので省略する。
【０３３４】
次に、図３４（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成し、この導電性向上膜２５ｃと導電性酸化金属膜２５ｄとを第２導電膜２５とする。
【０３３５】
次に、図３４（ｂ）に示すように、スパッタ法で第２導電膜２５の上に窒化チタンよりなる第１マスク材料層２６を形成する。
【０３３６】
また、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層３６の上に酸化シリコン膜を形成し、その酸化シリコン膜をパターニングして第２ハードマスク２７ａを形成する。
【０３３７】
続いて、図３５（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３３８】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQが形成される。
【０３３９】
なお、このドライエッチングの条件は、第２実施形態で図１６（ｂ）を参照して説明したので省略する。
【０３４０】
また、上記のドライエッチングを行っても、導電性酸素バリア膜１７はエッチングされずに下地導電膜１６の全面に残存する。
【０３４１】
次に、図３５（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
【０３４２】
続いて、図３６（ａ）に示す断面構造を得るまでの工程について説明する。
【０３４３】
まず、第１ハードマスク２６ａをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜１６と導電性酸素バリア膜１７とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
【０３４４】
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３４５】
次に、図３６（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
【０３４６】
そして、キャパシタQを形成する際のドライエッチング（図３５（ａ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０３４７】
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０３４８】
次いで、図３７（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
【０３４９】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０３５０】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０３５１】
次に、図３７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０３５２】
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
【０３５３】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０３５４】
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
【０３５５】
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
【０３５６】
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
【０３５７】
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
【０３５８】
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
【０３５９】
次に、図３８（ａ）に示すように、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの絶縁膜に第２ホール４１ｄを形成する。
【０３６０】
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
【０３６１】
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
【０３６２】
続いて、図３８（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
【０３６３】
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
【０３６４】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０３６５】
上記した本実施形態では、第２実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第２実施形態と比較して工程の簡略化が図られる。
【０３６６】
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第２実施形態よりも簡単な構造となる。
【０３６７】
以下に、本発明の特徴を付記する。
【０３６８】
（付記１） 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、
前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、
前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記酸素流量比で調節することを特徴とする半導体装置の製造方法。
【０３６９】
（付記２） 前記強誘電体特性としてスイッチング電荷量を採用することを特徴とする付記１に記載の半導体装置の製造方法。
【０３７０】
（付記３） 前記強誘電体膜を形成する工程は、MOCVD法により前記第１導電膜の上に第１強誘電体膜を形成する工程と、ゾル・ゲル法により前記第１強誘電体膜の上に第２強誘電体膜を形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３７１】
（付記４） 前記第２強誘電体膜を形成する工程において、該第２強誘電体膜を前記第１強誘電体膜よりも薄く形成することを特徴とする付記３に記載の半導体装置の製造方法。
【０３７２】
（付記５） 前記第２強誘電体膜を形成する工程は、前記第１強誘電体膜の上に強誘電体溶液の塗膜を一層のみ形成し、該塗膜をアニールして前記第２強誘電体膜とすることにより行われることを特徴とする付記４に記載の半導体装置の製造方法。
【０３７３】
（付記６） 前記第１強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第１導電膜を曝すことを特徴とする付記３に記載の半導体装置の製造方法。
【０３７４】
（付記７） 前記第１導電性酸化金属膜を形成する工程は、基板温度を３００℃以上にして行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【０３７５】
（付記８） 前記第１導電性酸化金属膜を形成する工程において、該第１導電性酸化金属膜を１０nm以上５０nm以下の厚さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【０３７６】
（付記９） 前記第１導電性酸化金属膜を形成する工程において、前記酸素の流量比を２０％以上５０％未満とすることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７７】
（付記１０） 前記第１導電性酸化金属膜に対して前記第１のアニールを行う工程は、６５０℃以上８００℃以下の基板温度で行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７８】
（付記１１） 前記第１のアニールを行う工程における前記酸化性ガスとして、酸素ガス、オゾンガス、及び二酸化窒素ガスのいずれかを用いることを特徴とする付記１に記載の半導体装置の製造方法。
【０３７９】
（付記１２） 前記第１導電性酸化金属膜を形成する工程の前に前記強誘電体膜に対して第２のアニールを行うことにより前記強誘電体膜を結晶化する工程を更に有し、
前記第２のアニールを行う工程が常圧RTAで行われ、該常圧RTAにおける基板温度の下限が前記強誘電体膜の結晶化温度であり、且つ、前記基板温度の上限が前記結晶化温度よりも６０℃高い温度であることを特徴とする付記１に記載の半導体装置の製造方法。
【０３８０】
（付記１３） 前記第１導電性酸化金属膜と前記第２導電性酸化金属膜の少なくとも一方を、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８１】
（付記１４） 前記第２導電性酸化金属膜の上に導電性向上膜を形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８２】
（付記１５） 前記導電性向上膜として、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成することを特徴とする付記１４に記載の半導体装置の製造方法。
【０３８３】
（付記１６） 前記第１導電膜として、導電性酸素バリア膜、アモルファス導電膜、及び自己配向性導電膜をこの順に形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８４】
（付記１７） 前記半導体基板に第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域の上方の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記第１不純物拡散領域と電気的に接続された第１導電性プラグを形成する工程とを有し、
前記第１導電膜を形成する工程において、前記第１導電性プラグの上にも該第１導電膜を形成し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上に該キャパシタを形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３８５】
（付記１８） 前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第１導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第１導電膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
【０３８６】
（付記１９） 前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第２導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする付記１８に記載の半導体装置の製造方法。
【０３８７】
（付記２０） 前記半導体基板に第２不純物拡散領域を形成する工程と、
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜及び前記第２層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に、前記第２不純物拡散領域と電気的に接続された第３導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０３８８】
【図１】図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、複数のキャパシタをシリコン基板上に集積形成した場合における、印加電圧と強誘電体膜のスイッチング電荷量との関係を調査して得られたグラフである。
【図８】図８は、スパッタ法により形成された厚さ５０nmの酸化イリジウム膜の顕微鏡写真である。
【図９】図９は、スパッタ法により形成された厚さ１００nmの酸化イリジウム膜の顕微鏡写真である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１８】図１８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１９】図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２０】図２０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図２２】図２２は、シリコン基板上にキャパシタを孤立して形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図２３】図２３は、シリコン基板上に複数のキャパシタを集積形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図２４】図２４（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２５】図２５（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２６】図２６（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２７】図２７（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２８】図２８（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２９】図２９（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３０】図３０は、本発明の第４実施形態に係る半導体装置の断面図である。
【図３１】図３１（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３２】図３２（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３３】図３３（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３４】図３４（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３５】図３５（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３６】図３６（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３７】図３７（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３８】図３８（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その８）である。
【符号の説明】
【０３８９】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１２…下部電極密着膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、１６…導電性密着膜、１７…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２３ｃ…イリジウム膜（導電性酸素バリア膜）、２３ｄ…酸化イリジウム膜（アモルファス導電膜）、２３ｅ…プラチナ膜（自己配向性導電膜）、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１導電性酸化金属膜、２５ｅ…第２導電性酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜、６１ａ、６１ｂ…第１、第２導電性プラグ、６２…導電性プラグ。
【特許請求の範囲】
【請求項１】
半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD(Chemical Solution Deposition)法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、
前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、
前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記流量比で調節することを特徴とする半導体装置の製造方法。
【請求項２】
前記強誘電体特性としてスイッチング電荷量を採用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記強誘電体膜を形成する工程は、MOCVD(Metal Organic CVD)法により前記第１導電膜の上に第１強誘電体膜を形成する工程と、ゾル・ゲル法により前記第１強誘電体膜の上に第２強誘電体膜を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２強誘電体膜を形成する工程において、該第２強誘電体膜を前記第１強誘電体膜よりも薄く形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２強誘電体膜を形成する工程は、前記第１強誘電体膜の上に強誘電体溶液の塗膜を一層のみ形成し、該塗膜をアニールして前記第２強誘電体膜とすることにより行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２導電性酸化金属膜の上に導電性向上膜を形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域の上方の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記第１不純物拡散領域と電気的に接続された第１導電性プラグを形成する工程とを有し、
前記第１導電膜を形成する工程において、前記第１導電性プラグの上にも該第１導電膜を形成し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上に該キャパシタを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第１導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第１導電膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第２導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜及び前記第２層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に、前記第２不純物拡散領域と電気的に接続された第３導電性プラグを形成する工程とを更に有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、ゾル・ゲル法、有機金属分解法、及びCSD(Chemical Solution Deposition)法のいずれかによる成膜ステップを含む成膜方法により強誘電体膜を形成する工程と、
前記強誘電体膜上に、酸素を含むスパッタガスを用いるスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス含有雰囲気において前記第１導電性酸化金属膜に対して第１のアニールを行う工程と、
前記第１導電性酸化金属膜上に第２導電性酸化金属膜を形成し、該第２導電性酸化金属膜と前記第１導電性酸化金属膜とを第２導電膜とする工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記第１導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素流量比が増大することにより前記強誘電体膜の強誘電体特性が向上することを利用し、前記強誘電体特性を前記流量比で調節することを特徴とする半導体装置の製造方法。
【請求項２】
前記強誘電体特性としてスイッチング電荷量を採用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記強誘電体膜を形成する工程は、MOCVD(Metal Organic CVD)法により前記第１導電膜の上に第１強誘電体膜を形成する工程と、ゾル・ゲル法により前記第１強誘電体膜の上に第２強誘電体膜を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２強誘電体膜を形成する工程において、該第２強誘電体膜を前記第１強誘電体膜よりも薄く形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２強誘電体膜を形成する工程は、前記第１強誘電体膜の上に強誘電体溶液の塗膜を一層のみ形成し、該塗膜をアニールして前記第２強誘電体膜とすることにより行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２導電性酸化金属膜の上に導電性向上膜を形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域の上方の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記第１不純物拡散領域と電気的に接続された第１導電性プラグを形成する工程とを有し、
前記第１導電膜を形成する工程において、前記第１導電性プラグの上にも該第１導電膜を形成し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上に該キャパシタを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第１導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第１導電膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第２導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜及び前記第２層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に、前記第２不純物拡散領域と電気的に接続された第３導電性プラグを形成する工程とを更に有することを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２００８−１２４３３０（Ｐ２００８−１２４３３０Ａ）
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願番号】特願２００６−３０８１６０（Ｐ２００６−３０８１６０）
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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