リセスゲートを有する半導体素子の製造方法
【課題】バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき処理時間が増加し、厚さ調整が難しいことと、バルブ型リセスパターンにおいて第1リセス領域と第2リセス領域とのCDの差が大きい場合、シームが生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板51Bをエッチングして第1リセス領域55を形成するステップと、第1リセス領域55を備える半導体基板51Bの全面にプラズマ酸化膜を形成するステップと、プラズマ酸化膜をエッチングして第1リセス領域55の側壁に側壁保護膜56Aを形成するステップと、第1リセス領域55の底部を等方性エッチングして、第1リセス領域55よりも広い幅で、かつ、ラウンド形状の第2リセス領域57を形成するステップとを含む。
【解決手段】半導体基板51Bをエッチングして第1リセス領域55を形成するステップと、第1リセス領域55を備える半導体基板51Bの全面にプラズマ酸化膜を形成するステップと、プラズマ酸化膜をエッチングして第1リセス領域55の側壁に側壁保護膜56Aを形成するステップと、第1リセス領域55の底部を等方性エッチングして、第1リセス領域55よりも広い幅で、かつ、ラウンド形状の第2リセス領域57を形成するステップとを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体の製造技術に関し、特に、バルブ型リセスゲートを有する半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体素子の超高集積化に伴って、セルメモリトランジスタのチャネル長が短くなり、また、基板にドーピングする注入濃度の上昇に伴って、電界が増加する。電界の増加によって接合漏れ電流が発生し、既存の平面ゲートでは素子のリフレッシュ特性を確保するのが難しい。
【0003】
したがって、半導体素子のリフレッシュ特性を確保するために、ゲートパターンの下部領域をリセスして、チャネル長を増大させるために三次元(3D)のゲート構造であるリセスゲート構造を形成する技術が提案された。
【0004】
図1A及び図1Bは、従来技術に係るリセスパターンを示す電子顕微鏡写真である。図1Aは、活性領域の長軸方向に沿った断面の写真であり、図1Bは、活性領域の短軸方向に沿った断面の写真である。
【0005】
図1Aに示すように、半導体基板11に素子分離膜12を形成して活性領域を画定し、活性領域の基板の一部を選択的にエッチングしてリセス13を形成する。
【0006】
前記リセス13を用いてチャネル長を増大させることによって、リフレッシュ特性を確保することができる。しかし、デザインルールの縮小に伴って、リセス13のCD(critical dimension)も益々小さくなっている。
【0007】
これにより、リセス13の形状は悪くなり、リセス13の底部の形状は、曲率半径が減少して尖るようになる。
【0008】
活性領域の短軸方向に沿った図1Bに示すように、リセス13の底部の形状が尖って、素子分離膜12とリセス13との界面に尖った突起100が発生する。この突起100が漏れ電流の原因として働いて、素子のリフレッシュ特性を劣化させる問題がある。
【0009】
上記問題を解決するために、バルブ型リセスゲートを形成する処理が提案された。このバルブ型リセスゲート処理では、曲率半径を増大させるためにリセス13の底部を丸くリセスする。
【0010】
図2A及び図2Bは、従来技術に係るバルブ型リセスパターンを示す電子顕微鏡写真である。図2Aは、活性領域の長軸方向に沿った断面の写真であり、図2Bは、活性領域の短軸方向に沿った断面の写真である。
【0011】
バルブ型リセスゲート処理では、図2Aに示すように、半導体基板21に素子分離膜22を形成して活性領域を画定し、活性領域の一部を選択的にエッチングしてバルブ型リセス領域23を形成する。ここで、バルブ型リセス領域23の上部よりも下部の形状をより大きく、かつ、丸く形成される。
【0012】
図2Bから、バルブ型リセス領域23を形成することによって、素子分離膜22とバルブ型リセス領域23との界面に尖った突起が発生していないことが分かる。
【0013】
前記バルブ型リセス領域23の形成は、下記の順で行わなければならない。
【0014】
半導体基板21を選択的にエッチングして、垂直形状の第1リセス(図示せず)を形成した後、第1リセスの側壁上に、第2リセス(図示せず)を形成するための後続のエッチングのときに第1リセス領域の側壁を保護する側壁保護膜が形成される。第2リセスは、第1リセス領域の底だけを等方性エッチングして形成される。
【0015】
このとき、側壁保護膜として、high temperature oxide(HTO)、low pressure tetraethyloxysilane(LPTEOS)系の熱酸化膜を用いる。しかし、熱酸化膜を形成する場合、最低5時間以上の処理時間を要するだけでなく、側壁保護膜の厚さを調整するのも難しい。また、熱酸化膜を用いて側壁保護膜を形成する場合、底部分が上部分よりも厚く形成されることによって、エッチングが不十分なときには、第2リセス領域が形成できないことがある。
【0016】
図3は、これらの従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【0017】
図4A及び図4Bは、従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。図4A及び図4Bに示すように、第2リセス領域のCD調整が難しく、また、第2リセス領域のCDが大きいほど、後続のポリシリコン電極を形成するときに第1リセス領域と第2リセス領域とのCDの差だけのシーム400Aが形成される。該シーム400Aは、ステップカバレッジの良いポリシリコンがリセスパターンの表面に沿って形成されることによって生じる中空の空間である。符号400Bは、後続する熱処理の後に、例えば図4Aの位置から、移動したシームを表す。このように後続の熱処理を行う場合、シームがゲート酸化膜とポリシリコン電極との界面に移動して、素子のリフレッシュ特性を低下させる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【0018】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき、処理時間が増加し、また、厚さ調整が難しいことと、バルブ型リセスパターンにおいて、第1リセスと第2リセスのCDとの差が大きくなる場合、中空の空間(シーム)が生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記目的を達成するために、本発明の半導体素子の製造方法は、半導体基板をエッチングして第1リセス領域を形成するステップと、該第1リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成するステップと、該プラズマ酸化膜をエッチングして第1リセス領域の側壁に側壁保護膜を形成するステップと、前記第1リセス領域の底部を等方性エッチングして、前記第1リセス領域よりも広い幅であり、かつ、ラウンド形状の第2リセス領域を形成するステップとを含むことを特徴としている。
【0020】
また、前記プラズマ酸化膜を、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することを特徴としている。
【発明を実施するための最良の形態】
【0021】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0022】
図5A〜図5Gは、本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を、工程順に説明するための断面図である。
【0023】
図5Aに示すように、半導体基板51に素子分離膜52を形成する。ここで、素子分離膜52は、活性領域を画定するためのものであって、半導体基板51を選択的に一部エッチングしてトレンチを形成し、絶縁膜を埋め込んだ後、平坦化して形成する。
【0024】
半導体基板51上に犠牲酸化膜とハードマスクを順に積層し、該ハードマスク上に感光膜(図示せず)を形成し、露光及び現像によって、感光膜のうち、リセスパターンを形成する予定の領域を開放させた後、感光膜をエッチングマスクとしてハードマスク及び犠牲酸化膜をエッチングする。これによって、第1マスクパターン53と第2マスクパターン54が、リセス予定領域を画定するために、半導体基板51と素子分離膜52の上に順に形成される。
【0025】
特に、第1マスクパターン53は、半導体基板51のトップアタック(Top Attack)を防止するためのものであって、熱酸化膜、High Temperature Oxide(HTO)、Middle Temperature Oxide(MTO)、Low Pressure Tetraethlyoxysilane(LPTEOS)及びPlasma Enhanced Tetraethlyoxysilane(PETEOS)からなる群の中から選ばれたいずれか1つの物質で形成される。第1マスクパターン53はまた、素子分離膜52を形成するときに用いられたパッド酸化膜で形成することができる。第1マスクパターン53は、50Å〜500Åの厚さに形成される。そして、第2マスクパターン54は、非晶質カーボン、silicon oxynitride(SiON)及びポリシリコンの群の中から選ばれたいずれか1つの物質の層又は2つ以上の物質の混合層として形成する。
【0026】
図5Bに示すように、第1マスクパターン53と第2マスクパターン54をエッチングマスクとして半導体基板51をエッチングして、第1リセス55を形成する。ここで、第1リセス55は、後続のバルブ型リセス領域(図5F参照)のネック部分になるものであって、垂直形状に、即ち、側壁が半導体基板51の平面に略垂直に形成される。特に、第1リセス55を、1000Å〜2000Åの深さに形成する。
【0027】
第1マスクパターン53及び第2マスクパターン54を形成する第1エッチングと、第1リセス55を形成するエッチングとを、同一チャンバ内で、即ちインシチュで行うことができ、または、異なるチャンバ内で、即ちエクスシチュで行うこともできる。
【0028】
続いて、第1リセス55が形成された結果物、即ち第1リセス55が形成された状態の半導体基板に第1洗浄処理を行う。この第1洗浄処理は、Sulfuric acide−Peroxide Mixture(SPM)、Boffered oxide Etchant(BOE)及び水酸化アンモニウムを順に用いた洗浄として行うことができる。したがって、第1リセス55を形成するためのエッチング時に発生したポリマー及び自然酸化膜のようなエッチング残留物を、第1洗浄処理によって除去することができる。
【0029】
続いて、第2マスクパターン54を除去する。ここで、符号51Aは、半導体基板51をエッチングした後に形成された、エッチングされた半導体基板を表す。
【0030】
図5Cに示すように、第1リセス55を備える結果物(第1リセス55が形成された状態の半導体基板)の全面にプラズマ酸化膜56を形成する。ここで、プラズマ酸化膜56は、プラズマ酸化を行って形成した膜であって、20Å〜30Åの厚さに形成することができる。
【0031】
プラズマ酸化膜56は、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することができる。
【0032】
ここで、プラズマエッチングチャンバ内でプラズマ酸化膜56を形成する場合、30℃〜300℃の温度および100mTorr〜100Torrの圧力で、300W〜900Wの電力を印加し、CF4及びO2の混合ガスを用いるが、この混合ガスは、CF4:O2が1:2の割合(体積割合)で混合された混合ガスである。特に、混合ガス中のCF4ガスは、プラズマ酸化膜56を形成するとともに、第1リセス55を形成するときに半導体基板51の損傷層を除去してキュアリング(修復)し、且つ第1リセス55と素子分離膜52との界面における尖った突起の形成を抑制するという長所がある。
【0033】
また、感光膜ストリップチャンバ内でプラズマ酸化膜56を形成する場合には、O2及びN2の混合ガスを用いてプラズマ酸化処理を行うことができる。
【0034】
特に、プラズマ酸化は、自然酸化膜の成長を最小限に抑え、プラズマ酸化膜56の生成を極大化するために、洗浄処理後、最高30分〜1時間の遅延時間を超えないうちに行われるのが望ましい。これは、遅延時間が1時間以上になると、自然酸化膜の成長などによってプラズマ酸化膜56の形成が難しくなるためである。
【0035】
このように、熱酸化膜の形成時間は最低5時間以上である反面、プラズマ酸化膜56は、ウエハ1枚当たり3分間以内と、処理が速く、厚さを薄く調整することができる。また、全面に均一な厚さに形成されるため、後続の第1リセス55の側壁にプラズマ酸化膜56を残留させるエッチングが容易になり、これによって後続の第2リセス領域を形成するときにエッチング対象を十分に確保することができるため、安定した第2リセス領域を形成することができる。そして、熱酸化膜は、500℃程度で形成される反面、プラズマ酸化膜56は、30℃〜300℃の温度でも十分に形成され得る。
【0036】
図5Dに示すように、プラズマ酸化膜56を非等方性エッチングして第1リセス55の側壁に、エッチングされたプラズマ酸化膜56Aを形成する。ここで、エッチングされたプラズマ酸化膜56Aは、後述する第2リセス領域を形成するための後続の第2エッチングにおいて、第1リセス55の側壁を保護するための側壁保護膜であって、10mTorr〜60mTorrの圧力でCF4、O2及びArの混合ガスを用いて形成されることができる。
【0037】
図5Eに示すように、第1リセス55の下に、エッチングされた半導体基板51Aを等方性エッチング(第2エッチング)して第2リセス57を形成する。ここで、第2リセス57は、エッチングされたプラズマ酸化膜56Aによって第1リセス55の側壁が保護された状態で等方性エッチングされて、ラウンド形状、即ち断面が円形状であり、かつ、第2リセス57の幅が第1リセス55の幅よりも広く形成される。等方性エッチング時、第1マスクパターン53がエッチングされた半導体基板51Aの表面を保護して損傷を防止する。
【0038】
第2リセス57を形成するための等方性エッチングは、図5Dのエッチングされたプラズマ酸化膜56Aのエッチングと同一チャンバ内でインシチュで行われる。このとき、10mTorr〜60mTorrの圧力で、300W〜1000Wのトップパワー、ボトムパワーを印加せず又は1W〜100Wのボトムパワーを印加して、HBr、Cl2、O2、SF6及びCF4の群の中から選ばれたいずれか1つのガス又は2つ以上の混合ガスを用いて行うことができる。ここで、符号51Bは、エッチングされた半導体基板51Aを等方性エッチングして形成された後の、等方性エッチングされた半導体基板を表す。
【0039】
特に、第2リセス57の幅は、第1リセス55の幅の1倍〜1.5倍になるように形成する。これは、第2リセス57の幅が第1リセス55の幅に比べて大きすぎる場合、後続のゲート電極59を形成する処理のときにポリシリコン電極にシームが生じて素子不良を引き起こす問題があり、この問題を防止するためである。
【0040】
次に第2洗浄処理(図示せず)を行う。ここで、第2洗浄処理は、エッチングされたプラズマ酸化膜56Aが除去されない条件で行うが、SPMと水酸化アンモニウムを順に用いて行うことができる。洗浄処理によって第1マスクパターン53が除去される。
【0041】
エッチングされたプラズマ酸化膜56Aを除去するために、BOE成分を含んで洗浄処理を行う場合、半導体基板51Bもある程度損傷して、第2リセス57の幅が必要以上に広くなり得る。したがって、エッチングされたプラズマ酸化膜56Aが除去されない条件で洗浄処理を行うことによって、第2リセス57を形成するためのエッチングにおいて発生したエッチング不純物を選択的に除去することができる。
【0042】
続いて、後エッチング処理(LET)を行う。ここで、後エッチング処理は、CF4及びO2の混合ガスを用いて行って、上記のエッチングによって損傷した半導体基板51Bの損傷層をキュアリング(修復)するとともに、第2リセス57を形成した後に残っている尖った突起を除去する。このとき、エッチングされたプラズマ酸化膜56Aがバリアの役割をして、第1リセス55のCDの増大を防止する。
【0043】
図5Fに示すように、第3洗浄処理を行って、エッチングされたプラズマ酸化膜56Aを除去する。このとき、第1リセス55の側壁に形成された、エッチングされたプラズマ酸化膜56Aの他に、上記の後エッチング処理で発生した少量のプラズマ酸化膜もともに除去される。
【0044】
したがって、垂直形状の第1リセス55と円形状の第2リセス57とからなるバルブ型リセスパターン500が形成される。このとき、第2リセス57の幅W2は、第1リセス55の幅W1に対して1倍〜1.5倍になるように形成される。
【0045】
図5Gに示すように、等方性エッチングされた基板51B、素子分離膜52及びバルブ型リセス領域500の全面にゲート絶縁膜58を形成する。ここで、ゲート絶縁膜58は、例えば酸化物の膜として形成する。
【0046】
続いて、ゲート絶縁膜58上に導電物質を形成する。ここで、導電物質は、ゲート電極59を形成するためのものであって、バルブ型リセスパターン500を満たし、かつ、等方性エッチングされた半導体基板51Bの上部を覆うように形成され、例えばポリシリコンで形成される。
【0047】
続いて、導電物質及びゲート絶縁膜58をパターニングしてゲート電極59を形成する。
【0048】
上述した本発明では、バルブ型リセスパターン500を形成するときに第1リセス55の側壁保護のためにエッチングされたプラズマ酸化膜56Aを形成するが、これには熱酸化膜で形成するよりも量産性を向上することができるという長所がある。
【0049】
また、厚さ調整が容易であり、全面に均一に蒸着される、エッチングされたプラズマ酸化膜56Aを薄く形成して、第1リセス55の幅に対して1倍〜1.5倍になる円形状の第2リセス57を形成することによって、後続のゲート電極59を形成する処理のときにバルブ型リセスパターン500の第1リセス領域55と第2リセス領域57の幅の差が大きすぎてシームが発生する現象を防止することができるという長所がある。
【0050】
本発明は、プラズマ酸化膜を側壁保護膜として形成して処理時間の短縮及び厚さ調整を容易にすることによって、第1リセス領域の幅に対して第2リセス領域の幅を1倍〜1.5倍に形成して、ゲート電極を形成するときにシームが発生するのを防止することができるという効果を奏する。
【0051】
また、本発明は、70nm以下のクラスのDRAM素子において、ゲート電極の形成時におけるシームの発生及び発生したシームの移動を防止し、半導体基板の尖った突起の形成を効果的に制御して、リセスゲートを50nmクラスの素子まで適用できるようにし、DRAM素子のリフレッシュ特性の向上に寄与するという効果を奏する。
【0052】
以上、特定の実施形態によって本発明を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0053】
【図1A】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図1B】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図2A】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図2B】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図3】従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【図4A】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図4B】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図5A】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5B】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5C】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5D】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5E】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5F】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5G】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【0054】
51 半導体基板
52 素子分離膜
53 第1マスクパターン
54 第2マスクパターン
55 第1リセス
56 プラズマ酸化膜
57 第2リセス
58 ゲート絶縁膜
59 ゲート電極
【技術分野】
【0001】
本発明は、半導体の製造技術に関し、特に、バルブ型リセスゲートを有する半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体素子の超高集積化に伴って、セルメモリトランジスタのチャネル長が短くなり、また、基板にドーピングする注入濃度の上昇に伴って、電界が増加する。電界の増加によって接合漏れ電流が発生し、既存の平面ゲートでは素子のリフレッシュ特性を確保するのが難しい。
【0003】
したがって、半導体素子のリフレッシュ特性を確保するために、ゲートパターンの下部領域をリセスして、チャネル長を増大させるために三次元(3D)のゲート構造であるリセスゲート構造を形成する技術が提案された。
【0004】
図1A及び図1Bは、従来技術に係るリセスパターンを示す電子顕微鏡写真である。図1Aは、活性領域の長軸方向に沿った断面の写真であり、図1Bは、活性領域の短軸方向に沿った断面の写真である。
【0005】
図1Aに示すように、半導体基板11に素子分離膜12を形成して活性領域を画定し、活性領域の基板の一部を選択的にエッチングしてリセス13を形成する。
【0006】
前記リセス13を用いてチャネル長を増大させることによって、リフレッシュ特性を確保することができる。しかし、デザインルールの縮小に伴って、リセス13のCD(critical dimension)も益々小さくなっている。
【0007】
これにより、リセス13の形状は悪くなり、リセス13の底部の形状は、曲率半径が減少して尖るようになる。
【0008】
活性領域の短軸方向に沿った図1Bに示すように、リセス13の底部の形状が尖って、素子分離膜12とリセス13との界面に尖った突起100が発生する。この突起100が漏れ電流の原因として働いて、素子のリフレッシュ特性を劣化させる問題がある。
【0009】
上記問題を解決するために、バルブ型リセスゲートを形成する処理が提案された。このバルブ型リセスゲート処理では、曲率半径を増大させるためにリセス13の底部を丸くリセスする。
【0010】
図2A及び図2Bは、従来技術に係るバルブ型リセスパターンを示す電子顕微鏡写真である。図2Aは、活性領域の長軸方向に沿った断面の写真であり、図2Bは、活性領域の短軸方向に沿った断面の写真である。
【0011】
バルブ型リセスゲート処理では、図2Aに示すように、半導体基板21に素子分離膜22を形成して活性領域を画定し、活性領域の一部を選択的にエッチングしてバルブ型リセス領域23を形成する。ここで、バルブ型リセス領域23の上部よりも下部の形状をより大きく、かつ、丸く形成される。
【0012】
図2Bから、バルブ型リセス領域23を形成することによって、素子分離膜22とバルブ型リセス領域23との界面に尖った突起が発生していないことが分かる。
【0013】
前記バルブ型リセス領域23の形成は、下記の順で行わなければならない。
【0014】
半導体基板21を選択的にエッチングして、垂直形状の第1リセス(図示せず)を形成した後、第1リセスの側壁上に、第2リセス(図示せず)を形成するための後続のエッチングのときに第1リセス領域の側壁を保護する側壁保護膜が形成される。第2リセスは、第1リセス領域の底だけを等方性エッチングして形成される。
【0015】
このとき、側壁保護膜として、high temperature oxide(HTO)、low pressure tetraethyloxysilane(LPTEOS)系の熱酸化膜を用いる。しかし、熱酸化膜を形成する場合、最低5時間以上の処理時間を要するだけでなく、側壁保護膜の厚さを調整するのも難しい。また、熱酸化膜を用いて側壁保護膜を形成する場合、底部分が上部分よりも厚く形成されることによって、エッチングが不十分なときには、第2リセス領域が形成できないことがある。
【0016】
図3は、これらの従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【0017】
図4A及び図4Bは、従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。図4A及び図4Bに示すように、第2リセス領域のCD調整が難しく、また、第2リセス領域のCDが大きいほど、後続のポリシリコン電極を形成するときに第1リセス領域と第2リセス領域とのCDの差だけのシーム400Aが形成される。該シーム400Aは、ステップカバレッジの良いポリシリコンがリセスパターンの表面に沿って形成されることによって生じる中空の空間である。符号400Bは、後続する熱処理の後に、例えば図4Aの位置から、移動したシームを表す。このように後続の熱処理を行う場合、シームがゲート酸化膜とポリシリコン電極との界面に移動して、素子のリフレッシュ特性を低下させる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【0018】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき、処理時間が増加し、また、厚さ調整が難しいことと、バルブ型リセスパターンにおいて、第1リセスと第2リセスのCDとの差が大きくなる場合、中空の空間(シーム)が生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0019】
上記目的を達成するために、本発明の半導体素子の製造方法は、半導体基板をエッチングして第1リセス領域を形成するステップと、該第1リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成するステップと、該プラズマ酸化膜をエッチングして第1リセス領域の側壁に側壁保護膜を形成するステップと、前記第1リセス領域の底部を等方性エッチングして、前記第1リセス領域よりも広い幅であり、かつ、ラウンド形状の第2リセス領域を形成するステップとを含むことを特徴としている。
【0020】
また、前記プラズマ酸化膜を、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することを特徴としている。
【発明を実施するための最良の形態】
【0021】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0022】
図5A〜図5Gは、本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を、工程順に説明するための断面図である。
【0023】
図5Aに示すように、半導体基板51に素子分離膜52を形成する。ここで、素子分離膜52は、活性領域を画定するためのものであって、半導体基板51を選択的に一部エッチングしてトレンチを形成し、絶縁膜を埋め込んだ後、平坦化して形成する。
【0024】
半導体基板51上に犠牲酸化膜とハードマスクを順に積層し、該ハードマスク上に感光膜(図示せず)を形成し、露光及び現像によって、感光膜のうち、リセスパターンを形成する予定の領域を開放させた後、感光膜をエッチングマスクとしてハードマスク及び犠牲酸化膜をエッチングする。これによって、第1マスクパターン53と第2マスクパターン54が、リセス予定領域を画定するために、半導体基板51と素子分離膜52の上に順に形成される。
【0025】
特に、第1マスクパターン53は、半導体基板51のトップアタック(Top Attack)を防止するためのものであって、熱酸化膜、High Temperature Oxide(HTO)、Middle Temperature Oxide(MTO)、Low Pressure Tetraethlyoxysilane(LPTEOS)及びPlasma Enhanced Tetraethlyoxysilane(PETEOS)からなる群の中から選ばれたいずれか1つの物質で形成される。第1マスクパターン53はまた、素子分離膜52を形成するときに用いられたパッド酸化膜で形成することができる。第1マスクパターン53は、50Å〜500Åの厚さに形成される。そして、第2マスクパターン54は、非晶質カーボン、silicon oxynitride(SiON)及びポリシリコンの群の中から選ばれたいずれか1つの物質の層又は2つ以上の物質の混合層として形成する。
【0026】
図5Bに示すように、第1マスクパターン53と第2マスクパターン54をエッチングマスクとして半導体基板51をエッチングして、第1リセス55を形成する。ここで、第1リセス55は、後続のバルブ型リセス領域(図5F参照)のネック部分になるものであって、垂直形状に、即ち、側壁が半導体基板51の平面に略垂直に形成される。特に、第1リセス55を、1000Å〜2000Åの深さに形成する。
【0027】
第1マスクパターン53及び第2マスクパターン54を形成する第1エッチングと、第1リセス55を形成するエッチングとを、同一チャンバ内で、即ちインシチュで行うことができ、または、異なるチャンバ内で、即ちエクスシチュで行うこともできる。
【0028】
続いて、第1リセス55が形成された結果物、即ち第1リセス55が形成された状態の半導体基板に第1洗浄処理を行う。この第1洗浄処理は、Sulfuric acide−Peroxide Mixture(SPM)、Boffered oxide Etchant(BOE)及び水酸化アンモニウムを順に用いた洗浄として行うことができる。したがって、第1リセス55を形成するためのエッチング時に発生したポリマー及び自然酸化膜のようなエッチング残留物を、第1洗浄処理によって除去することができる。
【0029】
続いて、第2マスクパターン54を除去する。ここで、符号51Aは、半導体基板51をエッチングした後に形成された、エッチングされた半導体基板を表す。
【0030】
図5Cに示すように、第1リセス55を備える結果物(第1リセス55が形成された状態の半導体基板)の全面にプラズマ酸化膜56を形成する。ここで、プラズマ酸化膜56は、プラズマ酸化を行って形成した膜であって、20Å〜30Åの厚さに形成することができる。
【0031】
プラズマ酸化膜56は、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することができる。
【0032】
ここで、プラズマエッチングチャンバ内でプラズマ酸化膜56を形成する場合、30℃〜300℃の温度および100mTorr〜100Torrの圧力で、300W〜900Wの電力を印加し、CF4及びO2の混合ガスを用いるが、この混合ガスは、CF4:O2が1:2の割合(体積割合)で混合された混合ガスである。特に、混合ガス中のCF4ガスは、プラズマ酸化膜56を形成するとともに、第1リセス55を形成するときに半導体基板51の損傷層を除去してキュアリング(修復)し、且つ第1リセス55と素子分離膜52との界面における尖った突起の形成を抑制するという長所がある。
【0033】
また、感光膜ストリップチャンバ内でプラズマ酸化膜56を形成する場合には、O2及びN2の混合ガスを用いてプラズマ酸化処理を行うことができる。
【0034】
特に、プラズマ酸化は、自然酸化膜の成長を最小限に抑え、プラズマ酸化膜56の生成を極大化するために、洗浄処理後、最高30分〜1時間の遅延時間を超えないうちに行われるのが望ましい。これは、遅延時間が1時間以上になると、自然酸化膜の成長などによってプラズマ酸化膜56の形成が難しくなるためである。
【0035】
このように、熱酸化膜の形成時間は最低5時間以上である反面、プラズマ酸化膜56は、ウエハ1枚当たり3分間以内と、処理が速く、厚さを薄く調整することができる。また、全面に均一な厚さに形成されるため、後続の第1リセス55の側壁にプラズマ酸化膜56を残留させるエッチングが容易になり、これによって後続の第2リセス領域を形成するときにエッチング対象を十分に確保することができるため、安定した第2リセス領域を形成することができる。そして、熱酸化膜は、500℃程度で形成される反面、プラズマ酸化膜56は、30℃〜300℃の温度でも十分に形成され得る。
【0036】
図5Dに示すように、プラズマ酸化膜56を非等方性エッチングして第1リセス55の側壁に、エッチングされたプラズマ酸化膜56Aを形成する。ここで、エッチングされたプラズマ酸化膜56Aは、後述する第2リセス領域を形成するための後続の第2エッチングにおいて、第1リセス55の側壁を保護するための側壁保護膜であって、10mTorr〜60mTorrの圧力でCF4、O2及びArの混合ガスを用いて形成されることができる。
【0037】
図5Eに示すように、第1リセス55の下に、エッチングされた半導体基板51Aを等方性エッチング(第2エッチング)して第2リセス57を形成する。ここで、第2リセス57は、エッチングされたプラズマ酸化膜56Aによって第1リセス55の側壁が保護された状態で等方性エッチングされて、ラウンド形状、即ち断面が円形状であり、かつ、第2リセス57の幅が第1リセス55の幅よりも広く形成される。等方性エッチング時、第1マスクパターン53がエッチングされた半導体基板51Aの表面を保護して損傷を防止する。
【0038】
第2リセス57を形成するための等方性エッチングは、図5Dのエッチングされたプラズマ酸化膜56Aのエッチングと同一チャンバ内でインシチュで行われる。このとき、10mTorr〜60mTorrの圧力で、300W〜1000Wのトップパワー、ボトムパワーを印加せず又は1W〜100Wのボトムパワーを印加して、HBr、Cl2、O2、SF6及びCF4の群の中から選ばれたいずれか1つのガス又は2つ以上の混合ガスを用いて行うことができる。ここで、符号51Bは、エッチングされた半導体基板51Aを等方性エッチングして形成された後の、等方性エッチングされた半導体基板を表す。
【0039】
特に、第2リセス57の幅は、第1リセス55の幅の1倍〜1.5倍になるように形成する。これは、第2リセス57の幅が第1リセス55の幅に比べて大きすぎる場合、後続のゲート電極59を形成する処理のときにポリシリコン電極にシームが生じて素子不良を引き起こす問題があり、この問題を防止するためである。
【0040】
次に第2洗浄処理(図示せず)を行う。ここで、第2洗浄処理は、エッチングされたプラズマ酸化膜56Aが除去されない条件で行うが、SPMと水酸化アンモニウムを順に用いて行うことができる。洗浄処理によって第1マスクパターン53が除去される。
【0041】
エッチングされたプラズマ酸化膜56Aを除去するために、BOE成分を含んで洗浄処理を行う場合、半導体基板51Bもある程度損傷して、第2リセス57の幅が必要以上に広くなり得る。したがって、エッチングされたプラズマ酸化膜56Aが除去されない条件で洗浄処理を行うことによって、第2リセス57を形成するためのエッチングにおいて発生したエッチング不純物を選択的に除去することができる。
【0042】
続いて、後エッチング処理(LET)を行う。ここで、後エッチング処理は、CF4及びO2の混合ガスを用いて行って、上記のエッチングによって損傷した半導体基板51Bの損傷層をキュアリング(修復)するとともに、第2リセス57を形成した後に残っている尖った突起を除去する。このとき、エッチングされたプラズマ酸化膜56Aがバリアの役割をして、第1リセス55のCDの増大を防止する。
【0043】
図5Fに示すように、第3洗浄処理を行って、エッチングされたプラズマ酸化膜56Aを除去する。このとき、第1リセス55の側壁に形成された、エッチングされたプラズマ酸化膜56Aの他に、上記の後エッチング処理で発生した少量のプラズマ酸化膜もともに除去される。
【0044】
したがって、垂直形状の第1リセス55と円形状の第2リセス57とからなるバルブ型リセスパターン500が形成される。このとき、第2リセス57の幅W2は、第1リセス55の幅W1に対して1倍〜1.5倍になるように形成される。
【0045】
図5Gに示すように、等方性エッチングされた基板51B、素子分離膜52及びバルブ型リセス領域500の全面にゲート絶縁膜58を形成する。ここで、ゲート絶縁膜58は、例えば酸化物の膜として形成する。
【0046】
続いて、ゲート絶縁膜58上に導電物質を形成する。ここで、導電物質は、ゲート電極59を形成するためのものであって、バルブ型リセスパターン500を満たし、かつ、等方性エッチングされた半導体基板51Bの上部を覆うように形成され、例えばポリシリコンで形成される。
【0047】
続いて、導電物質及びゲート絶縁膜58をパターニングしてゲート電極59を形成する。
【0048】
上述した本発明では、バルブ型リセスパターン500を形成するときに第1リセス55の側壁保護のためにエッチングされたプラズマ酸化膜56Aを形成するが、これには熱酸化膜で形成するよりも量産性を向上することができるという長所がある。
【0049】
また、厚さ調整が容易であり、全面に均一に蒸着される、エッチングされたプラズマ酸化膜56Aを薄く形成して、第1リセス55の幅に対して1倍〜1.5倍になる円形状の第2リセス57を形成することによって、後続のゲート電極59を形成する処理のときにバルブ型リセスパターン500の第1リセス領域55と第2リセス領域57の幅の差が大きすぎてシームが発生する現象を防止することができるという長所がある。
【0050】
本発明は、プラズマ酸化膜を側壁保護膜として形成して処理時間の短縮及び厚さ調整を容易にすることによって、第1リセス領域の幅に対して第2リセス領域の幅を1倍〜1.5倍に形成して、ゲート電極を形成するときにシームが発生するのを防止することができるという効果を奏する。
【0051】
また、本発明は、70nm以下のクラスのDRAM素子において、ゲート電極の形成時におけるシームの発生及び発生したシームの移動を防止し、半導体基板の尖った突起の形成を効果的に制御して、リセスゲートを50nmクラスの素子まで適用できるようにし、DRAM素子のリフレッシュ特性の向上に寄与するという効果を奏する。
【0052】
以上、特定の実施形態によって本発明を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0053】
【図1A】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図1B】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図2A】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図2B】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図3】従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【図4A】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図4B】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図5A】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5B】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5C】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5D】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5E】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5F】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図5G】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【0054】
51 半導体基板
52 素子分離膜
53 第1マスクパターン
54 第2マスクパターン
55 第1リセス
56 プラズマ酸化膜
57 第2リセス
58 ゲート絶縁膜
59 ゲート電極
【特許請求の範囲】
【請求項1】
半導体基板上に第1リセス領域を形成する第1ステップと、
該第1リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成する第2ステップと、
該プラズマ酸化膜を部分的にエッチングして、前記第1リセス領域の側壁に側壁保護膜を形成する第3ステップと、
前記第1リセス領域の底部を等方性エッチングして、前記第1リセス領域よりも広い幅であり、かつ、ラウンド形状の第2リセス領域を形成する第4ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記プラズマ酸化膜が、
プラズマチャンバ内で形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記プラズマチャンバが、
プラズマエッチングチャンバ又は感光膜ストリップチャンバを備えることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内で、100mTorr〜100Torrの圧力で、300W〜900Wの電力を印加して形成されることを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内でフッ化炭素(CF4)を用いて形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項6】
前記プラズマ酸化膜が、
CF4及びO2を1:2の割合で混合した混合ガスを用いて形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項7】
前記プラズマ酸化膜が、
前記感光膜ストリップチャンバ内で、O2及びN2の混合ガスを用いて形成されることを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項8】
前記プラズマ酸化膜が、
20Å〜30Åの厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項9】
前記第2リセス領域が、
前記プラズマ酸化膜をエッチングする前記第3ステップを実行するチャンバと同じチャンバ内で、インシチュで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項10】
前記第2リセス領域の幅が、
前記第1リセス領域の幅の1〜1.5倍に形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項11】
前記等方性エッチングが、
10mTorr〜60mTorrの圧力で、300W〜1000Wのトップパワーを印加して行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項12】
前記等方性エッチングが、
ボトムパワーを印加せずに行われることを特徴とする請求項11に記載の半導体素子の製造方法。
【請求項13】
前記等方性エッチングが、
1W〜100Wのボトムパワーを印加して行われることを特徴とする請求項11に記載の半導体素子の製造方法。
【請求項14】
前記等方性エッチングが、
HBr、Cl2、SF6、O2及びCF4からなる群の中から選ばれたいずれか1つの単独ガス又は2つ以上の混合ガスを用いて行われることを特徴とする請求項10に記載の半導体素子の製造方法。
【請求項15】
前記第3ステップにおける前記プラズマ酸化膜のエッチングが、
非等方性エッチングであることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項16】
前記プラズマ酸化膜を形成する前記第2ステップの前に、第1洗浄処理を更に行うことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項17】
前記プラズマ酸化膜を、前記第1洗浄処理を終了してから1時間以内に形成することを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項18】
前記第2リセス領域を形成した後に、第2洗浄処理を更に行うことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項19】
前記第2洗浄処理が、
前記プラズマ酸化膜に影響を与えずに行われることを特徴とする請求項18に記載の半導体素子の製造方法。
【請求項20】
前記第2洗浄処理の後に、後エッチング処理を更に行うことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項21】
前記第4ステップの後に、前記プラズマ酸化膜を除去するために、第3洗浄処理を更に行うことを特徴とする請求項20に記載の半導体素子の製造方法。
【請求項1】
半導体基板上に第1リセス領域を形成する第1ステップと、
該第1リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成する第2ステップと、
該プラズマ酸化膜を部分的にエッチングして、前記第1リセス領域の側壁に側壁保護膜を形成する第3ステップと、
前記第1リセス領域の底部を等方性エッチングして、前記第1リセス領域よりも広い幅であり、かつ、ラウンド形状の第2リセス領域を形成する第4ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記プラズマ酸化膜が、
プラズマチャンバ内で形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記プラズマチャンバが、
プラズマエッチングチャンバ又は感光膜ストリップチャンバを備えることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内で、100mTorr〜100Torrの圧力で、300W〜900Wの電力を印加して形成されることを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内でフッ化炭素(CF4)を用いて形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項6】
前記プラズマ酸化膜が、
CF4及びO2を1:2の割合で混合した混合ガスを用いて形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項7】
前記プラズマ酸化膜が、
前記感光膜ストリップチャンバ内で、O2及びN2の混合ガスを用いて形成されることを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項8】
前記プラズマ酸化膜が、
20Å〜30Åの厚さに形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項9】
前記第2リセス領域が、
前記プラズマ酸化膜をエッチングする前記第3ステップを実行するチャンバと同じチャンバ内で、インシチュで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項10】
前記第2リセス領域の幅が、
前記第1リセス領域の幅の1〜1.5倍に形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項11】
前記等方性エッチングが、
10mTorr〜60mTorrの圧力で、300W〜1000Wのトップパワーを印加して行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項12】
前記等方性エッチングが、
ボトムパワーを印加せずに行われることを特徴とする請求項11に記載の半導体素子の製造方法。
【請求項13】
前記等方性エッチングが、
1W〜100Wのボトムパワーを印加して行われることを特徴とする請求項11に記載の半導体素子の製造方法。
【請求項14】
前記等方性エッチングが、
HBr、Cl2、SF6、O2及びCF4からなる群の中から選ばれたいずれか1つの単独ガス又は2つ以上の混合ガスを用いて行われることを特徴とする請求項10に記載の半導体素子の製造方法。
【請求項15】
前記第3ステップにおける前記プラズマ酸化膜のエッチングが、
非等方性エッチングであることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項16】
前記プラズマ酸化膜を形成する前記第2ステップの前に、第1洗浄処理を更に行うことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項17】
前記プラズマ酸化膜を、前記第1洗浄処理を終了してから1時間以内に形成することを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項18】
前記第2リセス領域を形成した後に、第2洗浄処理を更に行うことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項19】
前記第2洗浄処理が、
前記プラズマ酸化膜に影響を与えずに行われることを特徴とする請求項18に記載の半導体素子の製造方法。
【請求項20】
前記第2洗浄処理の後に、後エッチング処理を更に行うことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項21】
前記第4ステップの後に、前記プラズマ酸化膜を除去するために、第3洗浄処理を更に行うことを特徴とする請求項20に記載の半導体素子の製造方法。
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【公開番号】特開2008−124461(P2008−124461A)
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願番号】特願2007−287095(P2007−287095)
【出願日】平成19年11月5日(2007.11.5)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願日】平成19年11月5日(2007.11.5)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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