【課題】高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜の形成方法及びその強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法を提供する。
【解決手段】支持基板上に強誘電体材料膜を堆積する工程と、強誘電体材料膜に対して複数の加熱処理を行うことにより、強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、複数の加熱処理のうちの一つの加熱処理は、昇温工程Ａと、第１の温度保持工程Ｂと、第１の温度保持工程Ｂの後で、かつ、第１の温度保持工程Ｂにおける温度よりも高い温度で前記基板を加熱する第２の温度保持工程Ｄと、降温工程Ｅとを含む。 （もっと読む）

【課題】水素の触媒作用によるコンタクトプラグ不良を防止する。
【解決手段】ソース領域、ドレイン領域およびゲートからなるトランジスタが集積化された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグに接続された下部電極と、前記下部電極の間に埋め込まれた酸素バリアを有する絶縁膜と、前記容量絶縁膜に形成された上部電極からなる強誘電体キャパシタにおいて、前記下部電極が酸素に対する導電性バリアを含み、さらに前記下部電極と絶縁膜との間に前記下部電極との反応を防止するための絶縁性反応防止膜を備えた構造になっている。 （もっと読む）

【課題】高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜を形成する。
【解決手段】支持基板上に強誘電体材料膜を堆積する工程と、強誘電体材料膜に対して複数の加熱処理を行うことにより、強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、複数の加熱処理のうちの一つの加熱処理は、昇温工程Ａと、温度保持工程Ｂと、降温工程Ｃとを含み、昇温工程Ａは、基板の温度の上昇とともに低下していく降温速度で基板の温度を昇温する工程を含む。 （もっと読む）

【課題】 下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】 本発明に係る半導体装置は、凹部を有するシリコン酸化膜と、凹部内に形成された下部電極と、下部電極の上端近傍に設けられたシリコン窒化膜と、下部電極を覆うように形成された酸化タンタル膜と、酸化タンタル膜上に形成された上部電極とを有する。 （もっと読む）

【課題】大容量でリーク電流が少なく、経時的絶縁破壊（ＴＤＤＢ）寿命の長いキャパシタおよびその製造方法の提供。
【解決手段】本キャパシタは、半導体基板１上の層間絶縁膜３に開口部４ａが形成され、開口部４ａの内壁に、表面凹凸部を有する多結晶シリコンからなる下部電極５が形成され、下部電極５の表面凹凸部の上にケミカル酸化膜７が形成され、ケミカル酸化膜７を窒化処理により改質した酸窒化シリコン膜８が形成され、酸窒化シリコン膜８上に金属酸化膜からなる容量絶縁膜９が形成され、容量絶縁膜９上に上部電極１０が形成されている。 （もっと読む）

【課題】 スピンコーティング処理を用い、プログラム可能なＣＭＲ薄膜デバイスを提供する。
【解決手段】 酢酸金属ベースの酢酸溶液のＣＭＲ前駆体を準備する工程１０、ウェハを準備する工程、スピンコーティングチャンバー内にウェハを設置する工程、少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程、ウェハを乾燥清浄空気中で約５００〜６００℃の温度範囲で約１〜６時間ポストアニーリングする工程２６、及び、半導体装置を形成する工程を有し、前記スピンコーティング及び加熱する工程が、ＣＭＲ前駆体をチャンバー内のウェハ表面に注入する工程１４、ウェハを約１５００〜３０００ｒｐｍのスピン速度に約３０秒間加速する工程１６、ウェハを約１８０℃で約１分間ベーキングする工程１８、約２３０℃に昇温してウェハを約１分間ベーキングする工程２０、及び、ウェハを約５００℃で約５分間アニーリングする工程２２を有する。 （もっと読む）

【課題】 強誘電体膜の段差被覆性を向上させる。
【解決手段】 凹部若しくは凸部を有するか又は凸状に形成された電極の表面に、絶縁性金属酸化物である強誘電体膜を形成する方法は、電極における強誘電体膜の段差被覆率が所望の段差被覆率以上となるように、強誘電体膜の成長条件である基板温度及びチャンバー圧力を決定し、決定された基板温度及びチャンバー圧力において、チャンバー内に導入する、各々が有機金属化合物を含む複数種類のソースガスよりなる第１の原料ガスの混合比を変化させて、強誘電体膜におけるＡサイトを構成する金属元素の組成比を調整する。次に、Ａサイトを構成する金属元素の組成比を一定にした条件下で、チャンバー内に導入する、各々が有機金属化合物を含む複数種類のソースガスよりなる第２の原料ガスの混合比を変化させて、強誘電体膜におけるＢサイトを構成する金属元素の組成比を調整することにより、強誘電体膜の組成比を決定する。決定された成長条件及び組成比に基づいて、電極の表面に強誘電体膜を堆積する。 （もっと読む）

トランジスタ構造の少なくとも一部分が実質的に透明であるエンハンスメント・モード電界効果トランジスタである。該トランジスタの一変形形態は、ＺｎＯ、ＳｎＯ_２及びＩｎ_２Ｏ_３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層を含む。実質的に透明な材料から構成されるゲート絶縁体層は、チャネル層／ゲート絶縁体層境界面を形成するようにチャネル層に隣接して配置される。該トランジスタの第２の変形形態は、アニーリングにより生成される実質的に絶縁性のＺｎＯ、ＳｎＯ_２及びＩｎ_２Ｏ_３から選択される実質的に透明な材料から構成されるチャネル層を含む。該トランジスタを含む装置、及び該トランジスタを作る方法も開示されている。
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【課題】 セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。
【解決手段】 領域ＣＢ２に対して第１のコンタクトホール１６を形成した後、フォトレジスト３８、塗布型酸化膜３９、フォトレジスト４０の３層構造の多層レジスト構造４１を形成し、第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。 （もっと読む）

【課題】消去電圧などの動作電圧について低電圧化が可能であり、低コスト化が可能である半導体不揮発性記憶装置の製造方法を提供する。
【解決手段】電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、前記半導体層の上層に電荷蓄積層を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、前記メモリトランジスタとなる薄膜トランジスタを形成する。 （もっと読む）

【課題】 シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分のコンタクト抵抗の増大を防止し、バリア膜の厚さ増大に伴う導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供すること。
【解決手段】 シリコンを含むＮ型の導電領域（２０７）にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域（２１２）を形成する工程と、ＣＶＤ法を用いて高濃度不純物拡散領域（２１２）上にバリア用第１金属膜を蒸着し、高濃度不純物拡散領域（２１２）のシリコンと前記第１金属膜の金属とを反応させて、高濃度不純物拡散領域（２１２）と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び、前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含む。 （もっと読む）

【課題】 強誘電体キャパシタを水素から保護する。
【解決手段】 下地膜８上に、下部電極１０ａ、強誘電体膜１０ｂ及び上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０を形成する工程と、強誘電体キャパシタ１０の上面及び側面を、水素バリア膜１１で覆う工程と、水素バリア膜１１上及び下地膜８上に第１の層間絶縁膜１２を形成する工程と、第１の層間絶縁膜１２上に上部ＳＢＴ膜１３を形成する工程と、上部ＳＢＴ膜１３上に第２の層間絶縁膜１４を形成する工程とを具備する。下地膜８上に下部ＳＢＴ膜を形成する工程を更に具備してもよい。この場合、強誘電体キャパシタ１０は下部ＳＢＴ膜上に形成される。 （もっと読む）

【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

本発明は、パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）に関する。本発明はまた、そのような電気デバイスの製造方法に関する。前記方法は、第１の導電型とは反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
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【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】 低温の結晶化により良好な特性を有するＢｉ層状ペロブスカイト構造を有する強誘電体膜の製造方法を提供する。
【解決手段】 本発明の強誘電体膜の製造方法は、第１の原料液と、第２の原料液とを含む強誘電体の原料液を結晶化することにより、強誘電体膜を形成する工程を含み、前記第１の原料液と前記第２の原料液とは、種類が異なる関係にあり、前記第１の原料液は、Ｂｉ系層状ペロブスカイト構造を有する強誘電体を生成するための原料液であり、前記第２の原料液は、ＡサイトがＰｂであるＡＢＯ_３系酸化物を生成するための原料液である。 （もっと読む）

【課題】 強誘電体キャパシタを有する半導体装置の製造において、強誘電体膜の自発分極を最大化する。
【解決手段】 下側電極を形成後、強誘電体膜を堆積する前に、前記下側電極を不活性雰囲気中において急速熱処理する。 （もっと読む）