半導体素子の製造方法
【課題】 シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分のコンタクト抵抗の増大を防止し、バリア膜の厚さ増大に伴う導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供すること。
【解決手段】 シリコンを含むＮ型の導電領域（２０７）にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域（２１２）を形成する工程と、ＣＶＤ法を用いて高濃度不純物拡散領域（２１２）上にバリア用第１金属膜を蒸着し、高濃度不純物拡散領域（２１２）のシリコンと前記第１金属膜の金属とを反応させて、高濃度不純物拡散領域（２１２）と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び、前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含む。
【解決手段】 シリコンを含むＮ型の導電領域（２０７）にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域（２１２）を形成する工程と、ＣＶＤ法を用いて高濃度不純物拡散領域（２１２）上にバリア用第１金属膜を蒸着し、高濃度不純物拡散領域（２１２）のシリコンと前記第１金属膜の金属とを反応させて、高濃度不純物拡散領域（２１２）と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び、前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、シリコンを含む導電領域と導電パターンとの間のコンタクト抵抗を減少させることができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子のうち、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などは、例えば、１Ｔ１Ｃ（１つのトランジスタＴと１つのキャパシタＣ）で構成された単位セルを複数含むセル領域と、その以外の周辺領域とに大きく区分される。
【０００３】
例えば、ビットライン（Ｂｉｔｌｉｎｅ）は、セルトランジスタのソース側に接続されて実際にデータが伝送されるラインであって、セル領域では、ビットラインは、ソース／ドレイン領域に接続されるセルコンタクトプラグと電気的にコンタクトプラグを介して接続される。このようなビットラインを介して伝達されたセルデータを感知及び増幅するためのビットライン感知増幅器（Ｂｉｔｌｉｎｅ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を備えた周辺領域では、ビットライン感知増幅器（具体的には、ビットライン感知増幅器をなすトランジスタのゲートとソース／ドレイン接合）とビットラインとの間の電気的な接続のためにコンタクトが必要である。
【０００４】
図１は、基板の不純物拡散領域と直接接続されるビットラインを備えた半導体素子を示す断面図である。
【０００５】
図１に示したように、基板１００上にゲート絶縁膜１０１、ゲート導電膜１０２及び絶縁性ハードマスク１０３が積層され、その側面にスペーサ１０４とエッチング停止膜１０５（１０４及び１０５の全てがスペーサであってもよい）とを備えたゲート電極Ｇが形成されており、ゲート電極Ｇの側面にアラインメントされて、基板１００の表面から拡張されたソース／ドレイン接合などの不純物拡散領域１０６が形成されている。ゲート電極Ｇ上には、絶縁膜１０７が形成されており、絶縁膜１０７の一部はエッチングされて不純物拡散領域１０６を露出させるホール状のオープン部１０８が形成されている。オープン部１０８のホール形状に沿って、Ｔｉ膜１０９、ＴｉＮ膜１１０、及びＴｉＮ膜１１１の積層構造であるバリア膜が形成されており、バリア膜上にはタングステン膜１１２が形成されている。したがって、タングステン膜１１２は、バリア膜を介して基板１００の不純物拡散領域１０６と電気的に接続されたビットラインＢＬとなっている。
【０００６】
図１に示した構造を形成する工程を以下に説明する。
【０００７】
ゲート電極Ｇが形成された構造の上に絶縁膜１０７を蒸着によって形成し、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）またはエッチバック（Ｅｔｃｈｂａｃｋ）により絶縁膜１０７を平坦化し、平坦化された絶縁膜１０７上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして絶縁膜１０７をエッチングしてコンタクトホールを形成し、不純物拡散領域１０６を露出させるオープン部１０８を形成する。
【０００８】
次いで、形成されたオープン部１０８のホール形状に沿ってＴｉ膜１０９及びＴｉＮ膜１１０を順に蒸着した後、熱処理を実施して不純物拡散領域１０６とＴｉ膜１０９との反応を誘導し、これら両者間の界面にＴｉＳｉ2膜（図示せず）を形成する。
【０００９】
ＴｉＳｉ2膜を形成した後、後続するタングステン膜１１２の形成時に、タングステンの拡散を防止するために、追加のバリア膜であるＴｉＮ膜１１１を形成する。この場合、ＴｉＮ膜１１１は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、「ＣＶＤ」と記す）法を用いて形成し、その後ＣＶＤ法を用いてタングステン膜１１２を形成する。
【００１０】
次いで、タングステン膜１１２上に、フォトレジストのマスクパターン、またはポリシリコンハードマスク及びフォトレジストパターンとが積層されたマスクパターンを形成し、このマスクパターンを用いてタングステン膜１１２及びバリア膜を選択的にエッチングしてビットラインＢＬを形成する。
【００１１】
半導体素子のビットラインコンタクトの形成において、現在では、Ｐ型の不純物拡散領域と接続されるビットラインコンタクト領域は、コンタクト周辺のホウ素（Ｂｏｒｏｎ）のドープ濃度を上げるためにさらにイオン注入を実施する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、Ｎ型の不純物拡散領域と接続されるビットラインコンタクト領域では、砒素（Ａｓ）やリン（Ｐｈｏｓｐｈｏｒｕｓ）のさらなるイオン注入を実施しない。したがって、８００Å以下の高集積素子では、ＮＭＯＳトランジスタ側の抵抗値の増大によって電流量が減少するようになり、そのために、素子の動作速度が遅くなる問題がある。
【００１３】
一方、コンタクト部分へのバリア膜すなわち、拡散防止膜の形成において、従来では、物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、「ＰＶＤ」と記す）法でＴｉ膜及びＴｉＮ膜を蒸着し、熱処理してＴｉＳｉ２を形成しする。この場合、ＰＶＤ法の特性上コンタクトホールの壁面では、バリア膜がほとんど形成されないので、これをカバーするためにＣＶＤ法のＴｉＮをさらに蒸着する。したがって、ビットラインを成すタングステン膜の下には５００Å〜６００Å程度の厚いバリア膜が形成され、ビットライン全体の高さが高くなり、これのためにビットラインの寄生容量が増大し、素子の動作特性が低下する問題がある。
【００１４】
本発明は、上記した従来技術の問題点を解決するためになされたものであり、シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分におけるコンタクト抵抗の増大を防止し、バリア膜の厚さの増加にともなう導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記した従来の技術の問題点を解決するために、本発明に係る第１の半導体素子の製造方法は、シリコンを含むＮ型の導電領域にＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして導電パターンを形成する工程を含むことを特徴としている。
【００１６】
また、上記した問題点を解決するために、本発明の係る第２の半導体素子の製造方法は、基板にＮ型の不純物拡散領域を形成する工程、前記不純物拡散領域にさらにＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１７】
また、上記した問題点を解決するために、本発明に係る第３の半導体素子の製造方法は、シリコンを含むＮ型の導電領域を有する下部構造上に絶縁膜を形成する工程、前記絶縁膜を選択的にエッチングして、前記Ｎ型の導電領域を露出させるオープン部を形成する工程、前記オープン部を通して露出された前記Ｎ型の導電領域にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１８】
また、上記した問題点を解決するために、本発明に係る第４の半導体素子の製造方法は、シリコンを含む基板にＮ型の不純物拡散領域を形成する工程、前記基板上に絶縁膜を形成する工程、前記絶縁膜を選択的にエッチングして、前記Ｎ型の不純物拡散領域を露出させるオープン部を形成する工程、前記オープン部を通して露出された前記Ｎ型の不純物拡散領域にさらにＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１９】
また、上記した第１〜第４の半導体素子の製造方法の何れかにおいて、ＮＭＯＳのソース／ドレインのようにシリコンを含むＮ型の不純物拡散領域のうち、ビットラインなどの導電パターンと接続される部分にＮ型の不純物である砒素（Ａｓ）などを追加にドープして、不純物濃度を上げてコンタクト抵抗を下げることができる。
【００２０】
また、Ｔｉ膜などのバリア用第１金属膜をＣＶＤ法で薄く蒸着すると同時に下部の不純物拡散領域のシリコンと第１金属膜の金属とを反応させて、ＴｉＳｉ2などの金属シリサイドを形成し、またＴｉＮなどのバリア用第２金属膜をＣＶＤ法で蒸着してバリア膜構造を形成することによって、導電パターンでバリア膜が占める高さを大きく減少させることができるようにする。
【００２１】
また、バリア用第１金属膜蒸着時、温度と厚さとを最適化することによって、非常に小さいコンタクト抵抗値を得ることができるようにする。
【発明の効果】
【００２２】
上述した本発明によれば、Ｎ型不純物を追加してドープすることによってコンタクト抵抗を２５％程度下げることができ、電流量及び素子の動作速度を増大させることができる。
【００２３】
また本発明によれば、化学気相蒸着法でバリア膜を蒸着することによって、従来技術と比較して、導電パターンのバリア膜の厚さを画期的に減少させることができるので、導電パターンの寄生容量を減少させることができる。従って、素子の導電パターンがビットラインの場合、半導体メモリ素子におけるリフレッシュなどの特性を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を添付する図面を参照して詳細に説明する。
【００２５】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体素子の製造方法を示す断面図であり、特に、その一例であるビットライン形成工程を示す断面図である。
【００２６】
まず、図２Ａに示したように、半導体素子を構成する様々の要素が形成された基板２００上に、ゲート絶縁膜２０１を形成する。ゲート絶縁膜２０１には、酸化膜系の絶縁性膜を用いる。ここで、基板２００は、通常のシリコン基板である。
【００２７】
ゲート絶縁膜２０１上に導電膜及びハードマスク用絶縁膜を順に蒸着によって形成し、フォトリソグラフィーによりゲート電極パターン形成のためのマスクパターンを形成し、このマスクパターンをエッチングマスクとして導電膜及びハードマスク用絶縁膜をエッチングすることによって、ハードマスク２０３及びゲート導電膜２０２の積層構造を有するゲート電極を形成する。
【００２８】
ゲート導電膜２０２は、ポリシリコン、タングステン、タングステンシリサイド、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）などの単独構造、またはこれらが組み合わさった複合構造に形成され、ゲートハードマスク２０３は、窒化膜系または酸化膜系の絶縁性膜を含んで形成される。
【００２９】
次いで、形成されたゲート電極構造の形状に沿って、窒化膜若しくは酸化膜の単独構造、またはこれらの膜が組み合わされた構造に絶縁膜を蒸着によって形成し、エッチバック工程を実施してゲート電極側壁にスペーサ２０４を形成する。スペーサ２０４は、後続するエッチング工程でゲート電極がアタックされるのを防止するためのものである。次いで、スペーサ２０４上にエッチング停止膜２０５を形成する。
【００３０】
エッチング停止膜２０５は、自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、「ＳＡＣ」と記す）などのエッチング工程において、エッチングを防止する役割をし、その材料には主に窒化膜系を用いる。
【００３１】
ここで、エッチング停止膜２０５は、スペーサとの二重構造と見做すことができる。
【００３２】
次いで、イオン注入２０６を実施してゲート電極の側面にアラインメントするように基板２００にＮ型の不純物をドープし、熱処理によりドープされた不純物を拡散させてソース／ドレインなどのＮ型の不純物拡散領域２０７を形成する。
【００３３】
この場合、Ｎ型の不純物には、例えば砒素を用い、その濃度は２×１０15atoms／cm2〜５×１０15atoms／cm2程度にする。また、イオン注入エネルギーは１２ＫｅＶ〜１８ＫｅＶを用いる。
【００３４】
次いで、図２Ｂに示したように、全面に絶縁膜２０８を形成する。絶縁膜２０８は、酸化膜系の絶縁性膜や、有機または無機系の低誘電率膜であってもよい。
【００３５】
酸化膜系の絶縁性膜としては、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）膜などの単独構造、またはこれらが組み合わされた構造であってもよい。
【００３６】
ここでは、一例として、ＬＰ−ＴＥＯＳ膜（ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で蒸着したＴＥＯＳ膜）を絶縁膜２０８として用い、絶縁膜２０８の厚さを１２００Å〜２０００Åに形成する。
【００３７】
次いで、後続するフォトリソグラフィー工程におけるマージンを確保するために、絶縁膜２０８の上部をＣＭＰまたはエッチバック処理を用いて平坦化させる。
【００３８】
次いで、平坦化された絶縁膜２０８上にフォトレジストパターン２０９を形成し、フォトレジストパターン２０９をエッチングマスクとして絶縁膜２０８をエッチングし、ビットラインコンタクトが形成される不純物拡散領域２０７を露出させるオープン部２１０を形成する。
【００３９】
次いで、フォトレジストストリップ（Ｐｈｏｔｏ Ｒｅｓｉｓｔ Ｓｔｒｉｐ）工程を実施して、フォトレジストパターン２０９を除去する（図２Ｂ参照）。この場合、マスクパターンとしてフォトレジストパターン２０９だけを単独に用いるときには、エッチング時にバリアとしての役割をすることができる程度の厚さ、即ち２５００Å〜３５００Å程度の厚さにフォトレジストパターン２０９を形成する。
【００４０】
上記では、マスクパターンとしてフォトレジストパターン２０９を単独で用いる場合を一例に説明したが、パターンの高解像度化（微細化）に伴いフォトレジストパターン２０９の厚さが低下し、これによるエッチングバリアとしての特性の低下をカバーするために、フォトレジスト２０９の下に犠牲ハードマスクを用いてもよい。犠牲ハードマスクの物質としては、主に窒化膜、タングステン膜、ポリシリコン膜などを用いればよい。
【００４１】
次いで、図２Ｃに示したように、イオン注入２１１を実施して、オープン部２１０を形成してビットラインコンタクト形成用に露出させたＮ型の不純物拡散領域２０７にＮ型の不純物をイオン注入した後、熱処理を実施してドープされた不純物を拡散させてＮ型の不純物拡散領域２０７内にＮ型の高濃度不純物拡散領域２１２を形成する。これによって、後続するビットラインコンタクトがなされる部分での剰余電子の濃度が増大する。
【００４２】
ここで、Ｎ型の不純物としては例えば砒素を用い、その濃度は、２×１０15atoms／cm2〜５×１０15atoms／cm2程度にする。また、イオン注入エネルギーは、７ＫｅＶ〜１２ＫｅＶを用いる。イオン注入エネルギーが、不純物拡散領域２０７の形成時に比べて低いため、高濃度不純物拡散領域２１２は不純物拡散領域２０７の内部に形成される。
【００４３】
熱処理は、７５０℃〜８５０℃の温度範囲で実施する急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；以下、「ＲＴＰ」と記す）を、２０秒〜４０秒間実施する。この急速熱処理は、Ｎ2またはＡｒ雰囲気中で実施することが好ましい。
【００４４】
次いで、図２Ｄに示したように、ＣＶＤ法を用いて、オープン部２１０の形状に沿ってＴｉ膜２１３を蒸着によって形成する。この場合、ＣＶＤ法の特性上、熱によりＴｉ膜２１３のＴｉと高濃度不純物拡散領域２１２のシリコンが反応してシリサイド（ＴｉＳｉ2）２１５が形成される。シリサイド２１５を円滑に形成するために、蒸着温度は６９０℃以上の温度を維持することが好ましく、絶縁膜２０８上に蒸着によって形成するＴｉ膜２１３の厚さは、５Å〜１５Åと非常に薄くする。シリサイド２１５は、シリコン基板に４０Å〜１００Åの厚さに形成する。Ｔｉ膜２１３の蒸着時には、ＴｉＣｌ4及びＨ2をソースガスとして用いる。
【００４５】
次いで、Ｔｉ膜２１３の形状に沿ってＣＶＤ法を用いてＴｉＮ膜２１４を形成する。蒸着によって形成するＴｉＮ膜２１４の厚さは、１０Å〜２０Åと非常に薄くする。
【００４６】
これによって、ＴｉＮ膜２１４及びＴｉ膜２１３からなる構造のバリア膜と、その下に形成されたオーミックコンタクトのためのシリザイド２１５とを備えた構造が完成する。この後、バリア特性の向上のために、さらに熱処理を実施することもできる。この熱処理は、７５０℃〜８５０℃の温度範囲で実施するＲＴＰ処理を、２０秒〜４０秒間実施すればよい。
【００４７】
上記では、バリア膜としてＴｉＮ膜及びＴｉ膜の積層構造を一例として説明したが、これに限定されず、この他にもＴａまたはＴａＮなど、シリコンと反応してシリサイドの形成が可能であり、且つバリア特性に優れた様々の金属膜を、単独または積層構造に形成して、バリア膜とすることができる。
【００４８】
次いで、図２Ｅに示したように、バリア膜が形成された全面にビットライン用導電膜とするタングステン膜２１６を蒸着により形成し、タングステン膜２１６の上にフォトレジストのマスクパターン、またはポリシリコンハードマスク及びフォトレジストパターンが積層されたマスクパターンを形成し、このマスクパターンを用いてタングステン膜２１６とバリア膜とを選択的にエッチングして、ビットラインを形成する。
【００４９】
ここで、ビットライン用導電膜としては、上述したタングステン膜２１６に限定されず、ポリシリコン膜、タングステンシリサイド、タングステンナイトライド膜、ＴｉＮ膜、Ｔｉ膜、Ｔａ膜、ＴａＮ膜などの単独またはこれらを組み合わせた構造であってもよい。
【００５０】
タングステン膜２１６をＣＶＤ法で蒸着する場合、Ｈ2及びＳｉＨ4（またはＳｉ2Ｈ6）を用いてＷＦ6を還元させてタングステンを蒸着し、形成されたタングステン膜２１６の厚さが５００Å〜８００Åになるようにする。
【００５１】
以上ではビットライン形成工程を一例として説明したが、ビットライン形成工程に限定されず、シリコンを含むＮ型の導電領域と直接接続されるあらゆる導電パターン、例えば、セルコンタクトプラグ、金属コンタクト、金属配線などの形成工程に、本発明を適用することが可能である。
【００５２】
上述したように、本発明は、導電パターンと接続されるシリコンを含むＮ型の導電領域に、Ｎ型の不純物である砒素（Ａｓ）などをさらにドープして不純物濃度を高くすることによってコンタクト抵抗を下げ、Ｔｉ膜などのバリア用第１金属膜をＣＶＤ法で薄く蒸着すると同時に、下部の不純物拡散領域のシリコンと第１金属膜の金属とを反応させてＴｉＳｉ2などの金属シリサイドを形成し、またＴｉＮなどのバリア用第２金属膜をＣＶＤ法で蒸着してバリア膜構造を形成する。従って、これによって、導電パターンにおいてバリア膜が占める高さを大きく減少させることができ、バリア用第１金属膜の蒸着時の温度と厚さとを最適化することによって、非常に小さいコンタクト抵抗値を実現できる。
【００５３】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５４】
【図１】基板の不純物拡散領域と直接コンタクトするビットラインを備える半導体素子を示す断面図である。
【図２Ａ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｂ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｃ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｄ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｅ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【符号の説明】
【００５５】
２００ 基板
２０１ ゲート絶縁膜
２０２ ゲート導電膜
２０３ ゲートハードマスク
２０４ スペーサ
２０５ エッチング停止膜
２０６ イオン注入
２０７ Ｎ型の不純物拡散領域
２０８ 絶縁膜
２０９ フォトレジストパターン
２１０ オープン部
２１１ イオン注入
２１２ Ｎ型の高濃度不純物拡散領域
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、シリコンを含む導電領域と導電パターンとの間のコンタクト抵抗を減少させることができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子のうち、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などは、例えば、１Ｔ１Ｃ（１つのトランジスタＴと１つのキャパシタＣ）で構成された単位セルを複数含むセル領域と、その以外の周辺領域とに大きく区分される。
【０００３】
例えば、ビットライン（Ｂｉｔｌｉｎｅ）は、セルトランジスタのソース側に接続されて実際にデータが伝送されるラインであって、セル領域では、ビットラインは、ソース／ドレイン領域に接続されるセルコンタクトプラグと電気的にコンタクトプラグを介して接続される。このようなビットラインを介して伝達されたセルデータを感知及び増幅するためのビットライン感知増幅器（Ｂｉｔｌｉｎｅ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を備えた周辺領域では、ビットライン感知増幅器（具体的には、ビットライン感知増幅器をなすトランジスタのゲートとソース／ドレイン接合）とビットラインとの間の電気的な接続のためにコンタクトが必要である。
【０００４】
図１は、基板の不純物拡散領域と直接接続されるビットラインを備えた半導体素子を示す断面図である。
【０００５】
図１に示したように、基板１００上にゲート絶縁膜１０１、ゲート導電膜１０２及び絶縁性ハードマスク１０３が積層され、その側面にスペーサ１０４とエッチング停止膜１０５（１０４及び１０５の全てがスペーサであってもよい）とを備えたゲート電極Ｇが形成されており、ゲート電極Ｇの側面にアラインメントされて、基板１００の表面から拡張されたソース／ドレイン接合などの不純物拡散領域１０６が形成されている。ゲート電極Ｇ上には、絶縁膜１０７が形成されており、絶縁膜１０７の一部はエッチングされて不純物拡散領域１０６を露出させるホール状のオープン部１０８が形成されている。オープン部１０８のホール形状に沿って、Ｔｉ膜１０９、ＴｉＮ膜１１０、及びＴｉＮ膜１１１の積層構造であるバリア膜が形成されており、バリア膜上にはタングステン膜１１２が形成されている。したがって、タングステン膜１１２は、バリア膜を介して基板１００の不純物拡散領域１０６と電気的に接続されたビットラインＢＬとなっている。
【０００６】
図１に示した構造を形成する工程を以下に説明する。
【０００７】
ゲート電極Ｇが形成された構造の上に絶縁膜１０７を蒸着によって形成し、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）またはエッチバック（Ｅｔｃｈｂａｃｋ）により絶縁膜１０７を平坦化し、平坦化された絶縁膜１０７上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして絶縁膜１０７をエッチングしてコンタクトホールを形成し、不純物拡散領域１０６を露出させるオープン部１０８を形成する。
【０００８】
次いで、形成されたオープン部１０８のホール形状に沿ってＴｉ膜１０９及びＴｉＮ膜１１０を順に蒸着した後、熱処理を実施して不純物拡散領域１０６とＴｉ膜１０９との反応を誘導し、これら両者間の界面にＴｉＳｉ2膜（図示せず）を形成する。
【０００９】
ＴｉＳｉ2膜を形成した後、後続するタングステン膜１１２の形成時に、タングステンの拡散を防止するために、追加のバリア膜であるＴｉＮ膜１１１を形成する。この場合、ＴｉＮ膜１１１は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、「ＣＶＤ」と記す）法を用いて形成し、その後ＣＶＤ法を用いてタングステン膜１１２を形成する。
【００１０】
次いで、タングステン膜１１２上に、フォトレジストのマスクパターン、またはポリシリコンハードマスク及びフォトレジストパターンとが積層されたマスクパターンを形成し、このマスクパターンを用いてタングステン膜１１２及びバリア膜を選択的にエッチングしてビットラインＢＬを形成する。
【００１１】
半導体素子のビットラインコンタクトの形成において、現在では、Ｐ型の不純物拡散領域と接続されるビットラインコンタクト領域は、コンタクト周辺のホウ素（Ｂｏｒｏｎ）のドープ濃度を上げるためにさらにイオン注入を実施する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、Ｎ型の不純物拡散領域と接続されるビットラインコンタクト領域では、砒素（Ａｓ）やリン（Ｐｈｏｓｐｈｏｒｕｓ）のさらなるイオン注入を実施しない。したがって、８００Å以下の高集積素子では、ＮＭＯＳトランジスタ側の抵抗値の増大によって電流量が減少するようになり、そのために、素子の動作速度が遅くなる問題がある。
【００１３】
一方、コンタクト部分へのバリア膜すなわち、拡散防止膜の形成において、従来では、物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、「ＰＶＤ」と記す）法でＴｉ膜及びＴｉＮ膜を蒸着し、熱処理してＴｉＳｉ２を形成しする。この場合、ＰＶＤ法の特性上コンタクトホールの壁面では、バリア膜がほとんど形成されないので、これをカバーするためにＣＶＤ法のＴｉＮをさらに蒸着する。したがって、ビットラインを成すタングステン膜の下には５００Å〜６００Å程度の厚いバリア膜が形成され、ビットライン全体の高さが高くなり、これのためにビットラインの寄生容量が増大し、素子の動作特性が低下する問題がある。
【００１４】
本発明は、上記した従来技術の問題点を解決するためになされたものであり、シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分におけるコンタクト抵抗の増大を防止し、バリア膜の厚さの増加にともなう導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記した従来の技術の問題点を解決するために、本発明に係る第１の半導体素子の製造方法は、シリコンを含むＮ型の導電領域にＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして導電パターンを形成する工程を含むことを特徴としている。
【００１６】
また、上記した問題点を解決するために、本発明の係る第２の半導体素子の製造方法は、基板にＮ型の不純物拡散領域を形成する工程、前記不純物拡散領域にさらにＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１７】
また、上記した問題点を解決するために、本発明に係る第３の半導体素子の製造方法は、シリコンを含むＮ型の導電領域を有する下部構造上に絶縁膜を形成する工程、前記絶縁膜を選択的にエッチングして、前記Ｎ型の導電領域を露出させるオープン部を形成する工程、前記オープン部を通して露出された前記Ｎ型の導電領域にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１８】
また、上記した問題点を解決するために、本発明に係る第４の半導体素子の製造方法は、シリコンを含む基板にＮ型の不純物拡散領域を形成する工程、前記基板上に絶縁膜を形成する工程、前記絶縁膜を選択的にエッチングして、前記Ｎ型の不純物拡散領域を露出させるオープン部を形成する工程、前記オープン部を通して露出された前記Ｎ型の不純物拡散領域にさらにＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含むことを特徴としている。
【００１９】
また、上記した第１〜第４の半導体素子の製造方法の何れかにおいて、ＮＭＯＳのソース／ドレインのようにシリコンを含むＮ型の不純物拡散領域のうち、ビットラインなどの導電パターンと接続される部分にＮ型の不純物である砒素（Ａｓ）などを追加にドープして、不純物濃度を上げてコンタクト抵抗を下げることができる。
【００２０】
また、Ｔｉ膜などのバリア用第１金属膜をＣＶＤ法で薄く蒸着すると同時に下部の不純物拡散領域のシリコンと第１金属膜の金属とを反応させて、ＴｉＳｉ2などの金属シリサイドを形成し、またＴｉＮなどのバリア用第２金属膜をＣＶＤ法で蒸着してバリア膜構造を形成することによって、導電パターンでバリア膜が占める高さを大きく減少させることができるようにする。
【００２１】
また、バリア用第１金属膜蒸着時、温度と厚さとを最適化することによって、非常に小さいコンタクト抵抗値を得ることができるようにする。
【発明の効果】
【００２２】
上述した本発明によれば、Ｎ型不純物を追加してドープすることによってコンタクト抵抗を２５％程度下げることができ、電流量及び素子の動作速度を増大させることができる。
【００２３】
また本発明によれば、化学気相蒸着法でバリア膜を蒸着することによって、従来技術と比較して、導電パターンのバリア膜の厚さを画期的に減少させることができるので、導電パターンの寄生容量を減少させることができる。従って、素子の導電パターンがビットラインの場合、半導体メモリ素子におけるリフレッシュなどの特性を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を添付する図面を参照して詳細に説明する。
【００２５】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体素子の製造方法を示す断面図であり、特に、その一例であるビットライン形成工程を示す断面図である。
【００２６】
まず、図２Ａに示したように、半導体素子を構成する様々の要素が形成された基板２００上に、ゲート絶縁膜２０１を形成する。ゲート絶縁膜２０１には、酸化膜系の絶縁性膜を用いる。ここで、基板２００は、通常のシリコン基板である。
【００２７】
ゲート絶縁膜２０１上に導電膜及びハードマスク用絶縁膜を順に蒸着によって形成し、フォトリソグラフィーによりゲート電極パターン形成のためのマスクパターンを形成し、このマスクパターンをエッチングマスクとして導電膜及びハードマスク用絶縁膜をエッチングすることによって、ハードマスク２０３及びゲート導電膜２０２の積層構造を有するゲート電極を形成する。
【００２８】
ゲート導電膜２０２は、ポリシリコン、タングステン、タングステンシリサイド、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）などの単独構造、またはこれらが組み合わさった複合構造に形成され、ゲートハードマスク２０３は、窒化膜系または酸化膜系の絶縁性膜を含んで形成される。
【００２９】
次いで、形成されたゲート電極構造の形状に沿って、窒化膜若しくは酸化膜の単独構造、またはこれらの膜が組み合わされた構造に絶縁膜を蒸着によって形成し、エッチバック工程を実施してゲート電極側壁にスペーサ２０４を形成する。スペーサ２０４は、後続するエッチング工程でゲート電極がアタックされるのを防止するためのものである。次いで、スペーサ２０４上にエッチング停止膜２０５を形成する。
【００３０】
エッチング停止膜２０５は、自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、「ＳＡＣ」と記す）などのエッチング工程において、エッチングを防止する役割をし、その材料には主に窒化膜系を用いる。
【００３１】
ここで、エッチング停止膜２０５は、スペーサとの二重構造と見做すことができる。
【００３２】
次いで、イオン注入２０６を実施してゲート電極の側面にアラインメントするように基板２００にＮ型の不純物をドープし、熱処理によりドープされた不純物を拡散させてソース／ドレインなどのＮ型の不純物拡散領域２０７を形成する。
【００３３】
この場合、Ｎ型の不純物には、例えば砒素を用い、その濃度は２×１０15atoms／cm2〜５×１０15atoms／cm2程度にする。また、イオン注入エネルギーは１２ＫｅＶ〜１８ＫｅＶを用いる。
【００３４】
次いで、図２Ｂに示したように、全面に絶縁膜２０８を形成する。絶縁膜２０８は、酸化膜系の絶縁性膜や、有機または無機系の低誘電率膜であってもよい。
【００３５】
酸化膜系の絶縁性膜としては、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）膜などの単独構造、またはこれらが組み合わされた構造であってもよい。
【００３６】
ここでは、一例として、ＬＰ−ＴＥＯＳ膜（ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で蒸着したＴＥＯＳ膜）を絶縁膜２０８として用い、絶縁膜２０８の厚さを１２００Å〜２０００Åに形成する。
【００３７】
次いで、後続するフォトリソグラフィー工程におけるマージンを確保するために、絶縁膜２０８の上部をＣＭＰまたはエッチバック処理を用いて平坦化させる。
【００３８】
次いで、平坦化された絶縁膜２０８上にフォトレジストパターン２０９を形成し、フォトレジストパターン２０９をエッチングマスクとして絶縁膜２０８をエッチングし、ビットラインコンタクトが形成される不純物拡散領域２０７を露出させるオープン部２１０を形成する。
【００３９】
次いで、フォトレジストストリップ（Ｐｈｏｔｏ Ｒｅｓｉｓｔ Ｓｔｒｉｐ）工程を実施して、フォトレジストパターン２０９を除去する（図２Ｂ参照）。この場合、マスクパターンとしてフォトレジストパターン２０９だけを単独に用いるときには、エッチング時にバリアとしての役割をすることができる程度の厚さ、即ち２５００Å〜３５００Å程度の厚さにフォトレジストパターン２０９を形成する。
【００４０】
上記では、マスクパターンとしてフォトレジストパターン２０９を単独で用いる場合を一例に説明したが、パターンの高解像度化（微細化）に伴いフォトレジストパターン２０９の厚さが低下し、これによるエッチングバリアとしての特性の低下をカバーするために、フォトレジスト２０９の下に犠牲ハードマスクを用いてもよい。犠牲ハードマスクの物質としては、主に窒化膜、タングステン膜、ポリシリコン膜などを用いればよい。
【００４１】
次いで、図２Ｃに示したように、イオン注入２１１を実施して、オープン部２１０を形成してビットラインコンタクト形成用に露出させたＮ型の不純物拡散領域２０７にＮ型の不純物をイオン注入した後、熱処理を実施してドープされた不純物を拡散させてＮ型の不純物拡散領域２０７内にＮ型の高濃度不純物拡散領域２１２を形成する。これによって、後続するビットラインコンタクトがなされる部分での剰余電子の濃度が増大する。
【００４２】
ここで、Ｎ型の不純物としては例えば砒素を用い、その濃度は、２×１０15atoms／cm2〜５×１０15atoms／cm2程度にする。また、イオン注入エネルギーは、７ＫｅＶ〜１２ＫｅＶを用いる。イオン注入エネルギーが、不純物拡散領域２０７の形成時に比べて低いため、高濃度不純物拡散領域２１２は不純物拡散領域２０７の内部に形成される。
【００４３】
熱処理は、７５０℃〜８５０℃の温度範囲で実施する急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；以下、「ＲＴＰ」と記す）を、２０秒〜４０秒間実施する。この急速熱処理は、Ｎ2またはＡｒ雰囲気中で実施することが好ましい。
【００４４】
次いで、図２Ｄに示したように、ＣＶＤ法を用いて、オープン部２１０の形状に沿ってＴｉ膜２１３を蒸着によって形成する。この場合、ＣＶＤ法の特性上、熱によりＴｉ膜２１３のＴｉと高濃度不純物拡散領域２１２のシリコンが反応してシリサイド（ＴｉＳｉ2）２１５が形成される。シリサイド２１５を円滑に形成するために、蒸着温度は６９０℃以上の温度を維持することが好ましく、絶縁膜２０８上に蒸着によって形成するＴｉ膜２１３の厚さは、５Å〜１５Åと非常に薄くする。シリサイド２１５は、シリコン基板に４０Å〜１００Åの厚さに形成する。Ｔｉ膜２１３の蒸着時には、ＴｉＣｌ4及びＨ2をソースガスとして用いる。
【００４５】
次いで、Ｔｉ膜２１３の形状に沿ってＣＶＤ法を用いてＴｉＮ膜２１４を形成する。蒸着によって形成するＴｉＮ膜２１４の厚さは、１０Å〜２０Åと非常に薄くする。
【００４６】
これによって、ＴｉＮ膜２１４及びＴｉ膜２１３からなる構造のバリア膜と、その下に形成されたオーミックコンタクトのためのシリザイド２１５とを備えた構造が完成する。この後、バリア特性の向上のために、さらに熱処理を実施することもできる。この熱処理は、７５０℃〜８５０℃の温度範囲で実施するＲＴＰ処理を、２０秒〜４０秒間実施すればよい。
【００４７】
上記では、バリア膜としてＴｉＮ膜及びＴｉ膜の積層構造を一例として説明したが、これに限定されず、この他にもＴａまたはＴａＮなど、シリコンと反応してシリサイドの形成が可能であり、且つバリア特性に優れた様々の金属膜を、単独または積層構造に形成して、バリア膜とすることができる。
【００４８】
次いで、図２Ｅに示したように、バリア膜が形成された全面にビットライン用導電膜とするタングステン膜２１６を蒸着により形成し、タングステン膜２１６の上にフォトレジストのマスクパターン、またはポリシリコンハードマスク及びフォトレジストパターンが積層されたマスクパターンを形成し、このマスクパターンを用いてタングステン膜２１６とバリア膜とを選択的にエッチングして、ビットラインを形成する。
【００４９】
ここで、ビットライン用導電膜としては、上述したタングステン膜２１６に限定されず、ポリシリコン膜、タングステンシリサイド、タングステンナイトライド膜、ＴｉＮ膜、Ｔｉ膜、Ｔａ膜、ＴａＮ膜などの単独またはこれらを組み合わせた構造であってもよい。
【００５０】
タングステン膜２１６をＣＶＤ法で蒸着する場合、Ｈ2及びＳｉＨ4（またはＳｉ2Ｈ6）を用いてＷＦ6を還元させてタングステンを蒸着し、形成されたタングステン膜２１６の厚さが５００Å〜８００Åになるようにする。
【００５１】
以上ではビットライン形成工程を一例として説明したが、ビットライン形成工程に限定されず、シリコンを含むＮ型の導電領域と直接接続されるあらゆる導電パターン、例えば、セルコンタクトプラグ、金属コンタクト、金属配線などの形成工程に、本発明を適用することが可能である。
【００５２】
上述したように、本発明は、導電パターンと接続されるシリコンを含むＮ型の導電領域に、Ｎ型の不純物である砒素（Ａｓ）などをさらにドープして不純物濃度を高くすることによってコンタクト抵抗を下げ、Ｔｉ膜などのバリア用第１金属膜をＣＶＤ法で薄く蒸着すると同時に、下部の不純物拡散領域のシリコンと第１金属膜の金属とを反応させてＴｉＳｉ2などの金属シリサイドを形成し、またＴｉＮなどのバリア用第２金属膜をＣＶＤ法で蒸着してバリア膜構造を形成する。従って、これによって、導電パターンにおいてバリア膜が占める高さを大きく減少させることができ、バリア用第１金属膜の蒸着時の温度と厚さとを最適化することによって、非常に小さいコンタクト抵抗値を実現できる。
【００５３】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５４】
【図１】基板の不純物拡散領域と直接コンタクトするビットラインを備える半導体素子を示す断面図である。
【図２Ａ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｂ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｃ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｄ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【図２Ｅ】本発明の実施の形態に係るビットライン形成工程を示す断面図である。
【符号の説明】
【００５５】
２００ 基板
２０１ ゲート絶縁膜
２０２ ゲート導電膜
２０３ ゲートハードマスク
２０４ スペーサ
２０５ エッチング停止膜
２０６ イオン注入
２０７ Ｎ型の不純物拡散領域
２０８ 絶縁膜
２０９ フォトレジストパターン
２１０ オープン部
２１１ イオン注入
２１２ Ｎ型の高濃度不純物拡散領域
【特許請求の範囲】
【請求項１】
シリコンを含むＮ型の導電領域にＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
基板にＮ型の不純物拡散領域を形成する工程、
前記不純物拡散領域にさらにＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
シリコンを含むＮ型の導電領域を有する下部構造上に絶縁膜を形成する工程、
前記絶縁膜を選択的にエッチングして、前記Ｎ型の導電領域を露出させるオープン部を形成する工程、
前記オープン部を通して露出された前記Ｎ型の導電領域にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項４】
シリコンを含む基板にＮ型の不純物拡散領域を形成する工程、
前記基板上に絶縁膜を形成する工程、
前記絶縁膜を選択的にエッチングして、前記Ｎ型の不純物拡散領域を露出させるオープン部を形成する工程、
前記オープン部を通して露出された前記Ｎ型の不純物拡散領域にさらにＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用の第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記高濃度不純物拡散領域を形成する工程が、
砒素（Ａｓ）をイオン注入した後、熱処理して前記高濃度不純物拡散領域を形成する工程を含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項６】
前記高濃度不純物拡散領域を形成する工程が、
前記砒素を２×１０15atoms/cm2〜５×１０15atoms/cm2の濃度で、７ＫｅＶ〜１２ＫｅＶのイオン注入エネルギーを用いて注入する工程を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記熱処理が、７５０℃〜８５０℃の温度で２０秒〜４０秒間実施する急速熱処理であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記熱処理が、窒素またはアルゴンの雰囲気中で実施されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１金属膜が、少なくとも６９０℃の温度で蒸着されることを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１０】
前記第１金属膜が、蒸着により５Å〜１５Åの厚さに形成され、
前記金属シリサイドが、４０Å〜１００Åの厚さに形成されることを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１１】
前記第１金属膜を蒸着する工程の後、前記第１金属膜上にバリア用第２金属膜を蒸着して、熱処理する工程をさらに含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１２】
前記第２金属膜が、蒸着により１０Å〜２０Åの厚さに形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記熱処理が、７５０℃〜８５０℃の温度で２０秒〜４０秒間実施する急速熱処理であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第１金属膜がＴｉ膜であり、
前記第２金属膜がＴｉＮ膜であり、
前記金属シリサイドがＴｉＳｉ2であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記Ｎ型の不純物拡散領域を形成する工程が、
砒素をイオン注入し、熱処理してＮ型の不純物拡散領域を形成する工程を含むことを特徴とする請求項２または請求項４に記載の半導体素子の製造方法。
【請求項１６】
前記Ｎ型の不純物拡散領域を形成する工程が、
前記砒素を２×１０15atoms/cm2〜５×１０15atoms/cm2の濃度で、１２ＫｅＶ〜１８ＫｅＶのイオン注入エネルギーを用いて注入する工程を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記導電膜が、タングステン膜を含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１８】
前記導電膜が、５００Å〜８００Åの厚さに形成されることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１】
シリコンを含むＮ型の導電領域にＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
基板にＮ型の不純物拡散領域を形成する工程、
前記不純物拡散領域にさらにＮ型の不純物をドープしてＮ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記高濃度不純物拡散領域上にバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
シリコンを含むＮ型の導電領域を有する下部構造上に絶縁膜を形成する工程、
前記絶縁膜を選択的にエッチングして、前記Ｎ型の導電領域を露出させるオープン部を形成する工程、
前記オープン部を通して露出された前記Ｎ型の導電領域にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項４】
シリコンを含む基板にＮ型の不純物拡散領域を形成する工程、
前記基板上に絶縁膜を形成する工程、
前記絶縁膜を選択的にエッチングして、前記Ｎ型の不純物拡散領域を露出させるオープン部を形成する工程、
前記オープン部を通して露出された前記Ｎ型の不純物拡散領域にさらにＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域を形成する工程、
化学気相蒸着法を用いて、前記オープン部の形状に沿ってバリア用の第１金属膜を蒸着によって形成し、前記高濃度不純物拡散領域のシリコンと前記第１金属膜の金属とを反応させて、前記高濃度不純物拡散領域と前記第１金属膜との間の界面に金属シリサイドを形成する工程、
前記第１金属膜上に導電膜を形成する工程、及び
前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程
を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記高濃度不純物拡散領域を形成する工程が、
砒素（Ａｓ）をイオン注入した後、熱処理して前記高濃度不純物拡散領域を形成する工程を含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項６】
前記高濃度不純物拡散領域を形成する工程が、
前記砒素を２×１０15atoms/cm2〜５×１０15atoms/cm2の濃度で、７ＫｅＶ〜１２ＫｅＶのイオン注入エネルギーを用いて注入する工程を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記熱処理が、７５０℃〜８５０℃の温度で２０秒〜４０秒間実施する急速熱処理であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記熱処理が、窒素またはアルゴンの雰囲気中で実施されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１金属膜が、少なくとも６９０℃の温度で蒸着されることを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１０】
前記第１金属膜が、蒸着により５Å〜１５Åの厚さに形成され、
前記金属シリサイドが、４０Å〜１００Åの厚さに形成されることを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１１】
前記第１金属膜を蒸着する工程の後、前記第１金属膜上にバリア用第２金属膜を蒸着して、熱処理する工程をさらに含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１２】
前記第２金属膜が、蒸着により１０Å〜２０Åの厚さに形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記熱処理が、７５０℃〜８５０℃の温度で２０秒〜４０秒間実施する急速熱処理であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第１金属膜がＴｉ膜であり、
前記第２金属膜がＴｉＮ膜であり、
前記金属シリサイドがＴｉＳｉ2であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記Ｎ型の不純物拡散領域を形成する工程が、
砒素をイオン注入し、熱処理してＮ型の不純物拡散領域を形成する工程を含むことを特徴とする請求項２または請求項４に記載の半導体素子の製造方法。
【請求項１６】
前記Ｎ型の不純物拡散領域を形成する工程が、
前記砒素を２×１０15atoms/cm2〜５×１０15atoms/cm2の濃度で、１２ＫｅＶ〜１８ＫｅＶのイオン注入エネルギーを用いて注入する工程を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記導電膜が、タングステン膜を含むことを特徴とする請求項１〜請求項４の何れかの項に記載の半導体素子の製造方法。
【請求項１８】
前記導電膜が、５００Å〜８００Åの厚さに形成されることを特徴とする請求項１７に記載の半導体素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【公開番号】特開２００６−１３４２４（Ｐ２００６−１３４２４Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００４−３７０４９２（Ｐ２００４−３７０４９２）
【出願日】平成１６年１２月２２日（２００４．１２．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１６年１２月２２日（２００４．１２．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【Ｆターム（参考）】
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