半導体装置およびその製造方法
【課題】 セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。
【解決手段】 領域CB2に対して第1のコンタクトホール16を形成した後、フォトレジスト38、塗布型酸化膜39、フォトレジスト40の3層構造の多層レジスト構造41を形成し、第5のシリコン酸化膜23の上部に穴部24および25を形成する。
【解決手段】 領域CB2に対して第1のコンタクトホール16を形成した後、フォトレジスト38、塗布型酸化膜39、フォトレジスト40の3層構造の多層レジスト構造41を形成し、第5のシリコン酸化膜23の上部に穴部24および25を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セルフアライン形成技術を使用してコンタクトホールを形成する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
この種の半導体装置においては、半導体基板および配線層間や複数の配線層間を電気的に接続するためにコンタクトプラグを絶縁膜内に埋込み形成する。絶縁膜内にコンタクトプラグを埋込み形成するには、絶縁膜をエッチングすることでコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグを埋込み形成する必要がある。近年集積度も大幅に向上しているため、膜の材質の選択比の高低を利用してエッチングすることによりコンタクトホールを形成するセルフアライン形成技術が確立されている。
【0003】
これらの技術の適用例が特許文献1に開示されている。この特許文献1によれば、セルフアライン形成技術により半導体基板まで達するコンタクトホールを形成している。具体的には、ビット線コンタクトを形成するためのレジストパターンを層間絶縁膜(第2の絶縁膜に相当)上に形成し、このレジストパターンをマスクとして層間絶縁膜をエッチングすることで、単一のマスクを使用してコンタクトホールをセルフアライン形成技術により開孔することができる。
【特許文献1】特開平11−284138号公報(第6頁〜第7頁、図4および図5)
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところが、近年、設計ルールの縮小化に伴い、コンタクトホールに埋込み形成されるコンタクトプラグ(接続配線)および上層配線(ビット線)間の接触面積が少なくコンタクトプラグの埋込性が悪化するため、層間絶縁膜に形成されたコンタクトホールの上部に開孔幅のさらに大きな穴部を形成しこの開孔幅の大きな穴部およびコンタクトホールにコンタクトプラグを埋込み形成している。これにより埋込性を向上している。
【0005】
そこで、特許文献1に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、その上から再度マスクパターンを形成しエッチングすることにより、層間絶縁膜の上部で且つコンタクトホールの上部にさらに開孔幅の大きな穴部を開孔できる。
しかし、セルフアライン形成技術を使用し、そのマスクとして使用される膜(第1の絶縁膜に相当:以下、セルフアラインマスク膜と称する)と層間絶縁膜との間に選択比の得られる条件下においてエッチングすることにより層間絶縁膜にコンタクトホールを形成し、その工程後、層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開孔するため大きなマスクパターンを形成した場合、当該マスクパターンをセルフアラインマスク膜に対して形成することが困難である。
【0006】
そこで、セルフアラインマスク膜に対してマスクパターンを形成しない状態でエッチングすると、当該セルフアラインマスク膜に負担がかかり、最悪の場合セルフアラインマスク膜にホールが開いてしまうこともある。また、たとえホールが開かなくてもセルフアラインマスク膜が所望の特性を満たさなくなる場合がある。
そこで、次のように製造することも考えられる。すなわち、特許文献1に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、セルフアライン形成技術によりコンタクトホールが形成された領域(セルフアライン形成領域と称する)に対して、層間絶縁膜の上部を露出させセルフアラインマスク膜を保護するように接続配線を埋込み形成してから層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開け、さらにこの穴部およびコンタクトホールに接続配線を埋込み形成する。
【0007】
この方法を適用すれば、セルフアラインマスク膜に対して悪影響が及ぼされることなく層間絶縁膜に対して開孔幅の大きな穴部を形成できる。しかし、この技術を適用するとセルフアライン形成領域に対して複数回接続配線を埋込み形成するプロセスが別途必要となりコストがかかるため好ましくない。
本発明は、上記事情に鑑みてなされたものであり、その目的は、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できる半導体装置の製造方法、およびこの製造方法により製造された半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、複数の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、第1の絶縁膜とは異なる材質による第2の絶縁膜を複数の電極層間に形成された第1の絶縁膜上に埋込み第1の絶縁膜を覆うように形成する工程と、第1の絶縁膜に対して高選択比を有する条件下において複数の電極層間に形成された第2の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをコンタクトホールに対して第2の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して第2の絶縁膜の上部をエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【0009】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の第1の電極層を分離してセルフアライン形成領域に形成すると同時に半導体基板上に基板上絶縁膜を介して第2の電極層を非セルフアライン形成領域に形成する工程と、第1および第2の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、第1の絶縁膜とは異なる材質による第2の絶縁膜を複数の第1の電極層間に形成された第1の絶縁膜上に埋込み第1の絶縁膜を覆うように形成する工程と、複数の第1の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをセルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して第2の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介してセルフアライン形成領域周辺および非セルフアライン形成領域周辺の第2の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【0010】
本発明の半導体装置は、半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、これらの複数の電極層がそれぞれ覆われるように形成された第1の絶縁膜と、この第1の絶縁膜とは異なる材質により第1の絶縁膜を覆うように形成された第2の絶縁膜と、複数の電極層間に対して第1および第2の絶縁膜に形成されたコンタクトホールと、第2の絶縁膜の上部に対してコンタクトホールよりも開孔幅の大きな径に形成された穴部と、コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、第1の絶縁膜は、コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴としている。
【発明の効果】
【0011】
本発明によれば、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できるという優れた効果を奏する。
【発明を実施するための最良の形態】
【0012】
(第1の実施形態)
以下、本発明を、NAND型フラッシュメモリ装置およびその製造方法に適用した第1の実施形態について図1〜図13を参照しながら説明する。
図3は、メモリセル領域MにおけるメモリセルアレイArの一部の構造と、周辺回路領域Pに形成される高耐圧用トランジスタTrmの構造を模式的な平面図により示している。
【0013】
NAND型フラッシュメモリ装置1(不揮発性記憶装置、半導体記憶装置、半導体装置)は、メモリセル領域Mおよび周辺回路領域Pに区画形成されている。図2は、メモリセル領域Mにおける回路の一形態を示している。NAND型のフラッシュメモリ装置のメモリセルアレイArは、ビット線BL側やソース線S側にそれぞれ接続された選択ゲートトランジスタTrsおよびTrsと、これらの選択ゲートトランジスタTrsおよびTrs間に複数個直列接続されたメモリセルトランジスタTrnとから構成されている。これらのメモリセルアレイArが図2に示すように縦横方向に配列されることによりメモリセル領域Mが形成される。
【0014】
他方、周辺回路領域Pには、図3に示すように、メモリセル領域Mに形成されるトランジスタTrnの構成に比較して比較的高電圧が印加され、メモリセル領域Mの各メモリセルを駆動するトランジスタTrm等を備えた回路が形成されている。
尚、図3において、GCはコントロールゲート電極配線、FGはフローティングゲート電極、SGは選択ゲート配線、CBはビット線コンタクト形成領域、BLはビット線、AAはアクティブエリア(Active Area:活性領域)、STIは素子分離領域(Shallow Trench Isolation)を示している。
【0015】
図1(a)は図3におけるA−A線に沿う模式的な縦断側面図を示しており、図1(b)は図3におけるB−B線に沿う模式的な縦断側面図を示しており、さらに図1(c)は図3におけるC−C線に沿う模式的な縦断側面図を示している。
本実施形態においては、メモリセル領域Mおよび周辺回路領域Pについて、それぞれビット線BLおよびシリコン半導体基板2に形成された拡散層3または4間を接続する接続配線層5および6(本発明のコンタクトプラグに相当)の製造方法に主な特徴を備えており、以下その部分の特徴について詳細な説明を行う。
【0016】
<構造について>
以下、メモリセル領域Mにおける各トランジスタTrnおよびTrsの構造と、周辺回路領域PにおけるトランジスタTrmの構造について図1を参照しながら説明する。
図1(b)および図1(c)に示すように、各トランジスタTrm,TrnおよびTrsのゲート電極形成領域Gには、p型のシリコン半導体基板2上に基板上絶縁膜(ゲート絶縁膜、トンネル絶縁膜)としての第1のシリコン酸化膜7、第1の多結晶シリコン層8、第2の多結晶シリコン層9、ONO(Oxide Nitride Oxide)膜10、第3の多結晶シリコン層11、タングステンシリサイド(WSi)層12,第1のシリコンナイトライド膜13の順に下から積層形成されている。
【0017】
尚、図1(b)に示す選択ゲートトランジスタTrs、および図1(c)に示す周辺回路領域PのトランジスタTrmのゲート電極形成領域Gにおいて、第1ないし第3の多結晶シリコン層8、9、11はその外部において電気的に接続されているが、この接続形態については図示していない。また、p型のシリコン半導体基板2上に形成された実施形態を示すが、これはpウェル領域に形成されていても良いし、必要に応じて逆導電型のシリコン半導体基板に形成されていても良い。
【0018】
メモリセル領域Mにおける第1のシリコン酸化膜7は、例えば8nmの膜厚で形成されており、各トランジスタTrsおよびTrnの第1のゲート絶縁膜として機能する。周辺回路領域Pにおける第1のシリコン酸化膜7は、メモリセル領域Mの第1のシリコン酸化膜と比較して厚く形成されており、例えば40nmの膜厚で形成されている。
第1および第2の多結晶シリコン層8および9は、p型の不純物がドープされた多結晶シリコンが積層形成されることにより例えば100nmの膜厚に形成されており、メモリセル領域Mにおいては、図1(a)に示すように、トランジスタTrnのフローティングゲート電極FGとして機能する。
【0019】
ONO膜10は、図1(a)に示すように、第2の多結晶シリコン層9の側壁にも形成されている。ONO膜10は、素子分離領域(STI)に埋込み形成される素子分離膜として機能する第2のシリコン酸化膜14や第1のシリコン酸化膜7と共に第1および第2の多結晶シリコン層8および9を覆うように例えば17nm(Oxide5nm:SiN7nm:Oxide5nm)の膜厚により形成される。ONO膜10は、トランジスタTrnのゲート電極形成領域Gにおける第1および第2の多結晶シリコン層8および9と、第3の多結晶シリコン層11およびタングステンシリサイド層12と(フローティングゲート電極FGとコントロールゲート電極GC)を電気的に高抵抗に保つために形成されている。
【0020】
このとき、メモリセル領域に形成されるフローティングゲート電極FGおよびコントロールゲート電極GCを合わせて複数の第1の電極層と定義している。周辺回路領域に形成される第1および第2の多結晶シリコン層8および9と、第3の多結晶シリコン層11およびタングステンシリサイド層12とを合わせて第2の電極層と定義している。
第3の多結晶シリコン層11は、p型の不純物がドープされた多結晶シリコンにより例えば100nm膜厚で形成されている。第3の多結晶シリコン層11は、トランジスタTrnのゲート電極形成領域Gにおいては、タングステンシリサイド層12と共にコントロールゲート電極GCとして機能する。また、トランジスタTrsのゲート電極形成領域Gにおいて、第3の多結晶シリコン層11は第1および第2の多結晶シリコン層8および9並びにタングステンシリサイド層12と共に選択ゲート電極SGとして機能し、所謂ワード線として構成される。尚、第1ないし第3の多結晶シリコン層8、9、11は、それぞれ多結晶シリコンに代えてアモルファスシリコンにより形成されていても良い。
【0021】
タングステンシリサイド層12は、例えば70nmの膜厚により形成されている。また、第1のシリコンナイトライド膜13は、例えば300nmの膜厚により形成されている。
メモリセル領域Mにおける領域CB2内において、これらの層7〜13の側壁には、第2のシリコンナイトライド膜15が形成されている。この領域CB2は、本発明のコンタクトホール16の形成領域に相当する。
【0022】
第1および第2のシリコンナイトライド膜13および15は、ゲート電極形成領域G間に形成される領域CB2内においては、上に凸となるように湾曲して形成されており、セルフアラインマスク膜として機能する。
メモリセル領域Mにおいて、領域CB2よりも大きな領域である領域CB1内の第1のシリコンナイトライド膜13上には第3のシリコンナイトライド膜20が形成されている。
【0023】
他方、周辺回路領域Pにおいて、層7〜13のうちゲート電極形成領域Gの側壁には、第2のシリコン酸化膜17が形成されており、さらに、第3のシリコン酸化膜18が第2のシリコン酸化膜17を覆うように形成されている。また、第2のシリコンナイトライド膜19が、第3のシリコン酸化膜18の外側壁に形成されている。さらに、第3のシリコンナイトライド膜20が、第2のシリコンナイトライド膜19および第3のシリコン酸化膜18を覆うように形成されている。
【0024】
メモリセル領域Mにおいて、領域CB1外の第1のシリコンナイトライド膜13上には、第2および第3のシリコン酸化膜17および18が形成されている。この第3のシリコン酸化膜18の側壁には、第2のシリコンナイトライド膜19が形成されている。そして、第3のシリコンナイトライド膜20が、層7〜12(コントロールゲート電極GC、フローティングゲート電極FG)を覆うように形成されている。
【0025】
メモリセル領域Mにおいて、複数のゲート電極形成領域Gの第3のシリコンナイトライド膜20間には、BPSG膜22(第4のシリコン酸化膜:本発明の第2の絶縁膜に相当)が埋込み形成されている。このBPSG膜22は、層7〜13に覆われた第3のシリコンナイトライド膜20の上面より下方に埋込み形成されており、後述する第5のシリコン酸化膜23と共に第3のシリコンナイトライド膜20を覆うように形成されている。また、このBPSG膜22上と第3のシリコンナイトライド膜20上には、層間絶縁膜として第5のシリコン酸化膜23(本発明の第2の絶縁膜に相当)が形成されている。第5のシリコン酸化膜23は、例えば350[nm]の膜厚により形成されている。
【0026】
メモリセル領域Mにおいて、複数のゲート電極形成領域G間における領域CB2には、第1のコンタクトホール16が形成されている。この第1のコンタクトホール16は、その上部が楕円柱状に形成されると共に、この下部がその上部に形成された楕円柱の径よりも径が縮小した楕円柱状に形成されている。第1のコンタクトホール16の上部を含む領域CB4内には、穴部24が第5のシリコン酸化膜23の上部に形成されている。尚、図1(b)に示すように、領域CB4は領域CB2を含む領域である。
【0027】
他方、図1(c)に示すように、周辺回路領域Pにおいてゲート電極形成領域Gに隣接する領域CB5には第2のコンタクトホール28が形成されている。尚、領域CB5は領域CB3を含む領域である。この第2のコンタクトホール28は、第5のシリコン酸化膜23の中間から第5のシリコン酸化膜23の下方のシリコン半導体基板2に至るまで縦長楕円柱状に形成されている。また、第2のコンタクトホール28の上部には、穴部25が形成されている。
【0028】
メモリセル領域Mおよび周辺回路領域Pにおいて、穴部24および25並びに第1および第2のコンタクトホール16および28には、チタン層26が埋込み形成されている。このチタン層26の上にはタングステン層27が埋込み形成されている。チタン層26は、タングステン層27と他の膜とが接触しないようにバリアメタルとして形成されている。これらのチタン層26やタングステン層27により接続配線層(コンタクトプラグ)5、6が形成されている。タングステン層27は、電極材として機能し上部配線(図示せず)と電気的に接続する。
【0029】
<詳細な製造方法について>
以下、図4ないし図13をも参照しながら、詳細な製造方法について説明する。尚、図4〜図13の図面中、同一の添え字(a)〜(c)を付した図面については、それぞれ図3の平面図におけるA−A線、B−B線、C−C線に沿う縦断側面図を示している。尚、本発明の製造方法を実現できれば、後述説明する工程は必要に応じて省いても良い。
【0030】
(1)図4に示す構造を形成する工程について
メモリセル領域Mにおいては、p型のシリコン半導体基板2の上に第1のシリコン酸化膜7を例えば8[nm]形成し、周辺回路領域Pの高耐圧系トランジスタTrmを形成する領域においては、第1のシリコン酸化膜7を例えば40[nm]形成する。そして、減圧CVD(Low Pressure Chemical Vapor Deposition)法によりp型の不純物がドープされた第1の多結晶シリコン膜8を例えば40[nm]形成し、さらに第4のシリコンナイトライド膜30を例えば90[nm]形成し、さらに第6のシリコン酸化膜31を例えば230[nm]形成する。
【0031】
そして、その上にレジスト(図示せず)を塗布し、リソグラフィ技術により当該レジストを所望のマスクパターン(図示せず)に形成する。そして、当該マスクパターンをマスクとしてRIE(Reactive Ion Etching)法により第6のシリコン酸化膜31、第4のシリコンナイトライド膜30、第1の多結晶シリコン膜8、第1のシリコン酸化膜7およびシリコン半導体基板2に溝を形成することにより、素子分離領域STIを形成するための溝部32を形成する。
【0032】
その後、酸化性雰囲気内で加熱することにより、露出した溝部32の側壁に例えば6[nm]の第7のシリコン酸化膜33を形成する。次にHDP(High Density Plasma)法により例えば550[nm]の第8のシリコン酸化膜34を溝部32に埋込み形成するように堆積する。すると図4に示すように形成される。
【0033】
(2)図5に示す構造を形成する工程について
(1)の形成工程終了後、第8および第6のシリコン酸化膜34および31を第4のシリコンナイトライド膜30が露出するまでCMP(Chemical Mechanical Polishing)法により平坦化し、例えば900℃の窒素性雰囲気中において加熱する。
【0034】
次に、第4のシリコンナイトライド膜30をマスクとして、Bufferedフッ酸(HF)処理により第8のシリコン酸化膜34を例えば10[nm]エッチングし、この後、例えば150℃のリン酸処理により第4のシリコンナイトライド膜30を除去する。このようにして、第2のシリコン酸化膜14を主体とした素子分離領域STIが形成されるようになる。
さらに、減圧CVD法により第2の多結晶シリコン膜9を例えば60[nm]形成し、その上に第9のシリコン酸化膜35を例えば130[nm]形成し、さらにレジスト(図示せず)を塗布しリソグラフィ技術により所望のマスクパターン(図示せず)に形成し、当該マスクパターンをマスクとしてRIE(Reactive Ion Etching)法により第9のシリコン酸化膜35をエッチング加工する。
【0035】
このとき、素子分離領域STI間における第2の多結晶シリコン膜9上に第9のシリコン酸化膜35が形成されるようになり、素子分離領域STIの真上方に形成された第9のシリコン酸化膜35が除去される。そして、レジストを剥離した後、減圧CVD法により第10のシリコン酸化膜36を例えば45[nm]形成する。すると、図5に示すように形成される。
【0036】
(3)図6に示す構造を形成する工程について
(2)の形成工程終了後、エッチバック法により第9および第10のシリコン酸化膜35および36を全面エッチバックする。すると、素子分離領域STIの真上方に形成された第9および第10のシリコン酸化膜35および36が除去され、第2の多結晶シリコン膜9が露出する。
【0037】
素子分離領域STI間に形成された第9および第10のシリコン酸化膜35および36をマスクとして第2の多結晶シリコン膜9をRIE法によりエッチング加工する。その後、HF蒸気によりマスクとして形成された第9および第10のシリコン酸化膜35および36を除去する。
さらに、減圧CVD法によりONO膜(第2のゲート絶縁膜)10を例えば17[nm]形成し酸化性雰囲気中において加熱する。この後、減圧CVD法により第3の多結晶シリコン膜11を例えば80[nm]形成し、さらにその上にPVD(Physical Vapor Deposition)法によりタングステンシリサイド(WSi)層12を形成する。さらにその上に減圧CVD法により第1のシリコンナイトライド13を例えば300[nm]形成する。
【0038】
その上にレジスト(図示せず)を塗布し、リソグラフィ技術によりレジストを所定のマスクパターンに加工し、当該マスクパターンをマスクとしてRIE法により第1のシリコンナイトライド膜13をエッチングすることにより除去する。具体的には、メモリセル領域Mおよび周辺回路領域Pにおいて各トランジスタTrs、Trn、Trmのゲート電極形成領域G(図6(b)および図6(c)参照)を除いて第1のシリコンナイトライド膜13を除去する。
【0039】
この後、レジストを剥離し、第1のシリコンナイトライド膜13をマスクとしてRIE法によりタングステンシリサイド膜12、第3の多結晶シリコン膜11、ONO膜10、第2および第1の多結晶シリコン膜9および8を加工する。さらに800℃の窒素雰囲気中において加熱し、引き続き酸化性雰囲気中において加熱することにより第2のシリコン酸化膜17を例えば6[nm]形成する。この加工工程により、図6に示すような構造が形成される。
【0040】
すると、図6に示すように、素子分離領域STI上に形成された第2の多結晶シリコン膜9が除去され、第1および第2の多結晶シリコン膜8および9が分断されるようになり、フローティングゲート電極FGが複数に分断されるようになる(複数の電極層の形成)。
【0041】
(4)図7に示す構造を形成する工程について
(3)に示す形成工程後、p型の不純物をイオン注入することによりソース/ドレイン拡散層21を形成する。さらに第3のシリコン酸化膜18を全面に例えば20[nm]形成し、その上にレジスト(図示せず)を塗布し、このレジストに所定のレジストパターンを形成し、希釈したBufferdフッ酸(HF)によりメモリセル領域Mのビット線コンタクト形成領域内の一部となる領域CB1に形成された第2および第3のシリコン酸化膜17および18を除去する。
【0042】
次にRTA(Rapid Thermal Annealing)法により酸素雰囲気中において加熱することにより第2および第3のシリコン酸化膜17および18の密度を高める。減圧CVD法により第2のシリコンナイトライド膜(符号15および19参照)を例えば20[nm]形成し、当該第2のシリコンナイトライド膜をRIE法により全面エッチバックする。
すると、図7(b)に示すように、メモリセル領域Mの領域CB1内では、第1ないし第3の多結晶シリコン膜8、9、11やタングステンシリサイド膜12、ONO膜10、第1のシリコンナイトライド膜13の外側壁に対して第2のシリコンナイトライド膜15が残存するようになる。また、前記した領域CB1以外の領域においては、第3のシリコン酸化膜18の外側壁に第2のシリコンナイトライド膜19が残存するようになる。
【0043】
この後、さらに第3のシリコンナイトライド膜20を減圧CVD法により全面に例えば20[nm]形成し、例えば850℃の酸素雰囲気中において加熱する。すると図7に示す構造が形成されるようになる。
(5)図8に示す構造を形成する工程について
(4)の形成工程後、常圧CVD法によりBPSG膜22(本発明の第2の絶縁膜)を埋込み形成する。このとき、図8(b)および図8(c)に示すように、各トランジスタTrs、Trnのゲート電極形成領域G間の第3のシリコンナイトライド膜20間にBPSG膜22が埋込み形成されるようになり、領域CB1内にもBPSG膜22が埋込み形成される。
【0044】
そして、第3のシリコンナイトライド膜20が露出するまでBPSG膜22をCMP法により平坦化する。そして、この上に層間絶縁膜として第5のシリコン酸化膜23をプラズマCVD法により例えば350nm形成し、その後例えば970℃の窒素雰囲気中において加熱する。すると、図8に示す構造が形成される。
【0045】
(5)に示す構造を形成工程後、図9に示すように、この上にレジスト37を塗布し、リソグラフィ技術によりレジスト37を所定のマスクパターンに加工する。このマスクパターンは、メモリセル領域Mではセルフアライン形成技術により第1のコンタクトホール16を形成するための領域CB2を開口したパターンを示しており、周辺回路領域Pではノンセルフアライン形成技術により第2のコンタクトホール28を形成するための領域CB3(非セルフアライン形成領域)を開口したパターンを示している。
【0046】
そして、図10に示すように、このマスクパターンをマスクとしてRIE法により第5のシリコン酸化膜23およびBPSG膜22および第1のシリコン酸化膜7をエッチングして除去すると共に、露出したシリコン半導体基板2に対してp型の不純物をイオン注入することでソース/ドレイン拡散層3および4を形成する。
この場合、図10(b)に示すように、領域CB2に対してセルフアライン形成技術により第1のコンタクトホール16を形成する。具体的には、シリコンナイトライド膜に対して高選択比の得られる条件下において第5のシリコン酸化膜23およびBPSG膜22をエッチングする。この領域CB2は、図3に示すように、平面的には楕円状(立体的には楕円柱状)に形成されるが、その楕円の長手方向(長径:アクティブエリア方向)は例えば420[nm]に形成され、楕円の短径は例えば90[nm](ワード線形成方向:ゲート電極形成方向)に形成される。この領域CB2は、セルフアライン形成領域に相当する。
【0047】
この場合、メモリセル領域Mの領域CB2内では、第5のシリコン酸化膜23およびBPSG膜22を除去するときにセルフアライン形成技術によりエッチングしているため、第2および第3のシリコンナイトライド膜15および20は、図10に示すように、その肩部A(図10(b)参照)が削りとられるものの、選択ゲートトランジスタTrsのゲート電極を構成する膜8、9、10、11および12の側壁に第2および第3のシリコンナイトライド膜15および20が残存するようになる。
【0048】
他方、周辺回路領域Pでは、図10(c)に示すように、シリコン半導体基板2と上層配線(図示せず)との間にコンタクトプラグを形成するための領域CB3に対してセルフアライン形成技術を用いることなく(以下、非セルフアライン形成技術と称する)第2のコンタクトホール28を円筒状に形成する。
尚、セルフアライン技術によりメモリセル領域M内の領域CB2をエッチングし、非セルフアライン形成技術により周辺回路領域P内の領域CB3についてエッチングするようにしているが、これはメモリセル領域Mおよび周辺回路領域Pについてエッチング条件が合致すれば必要に応じて同時にエッチング処理しても良いし、別工程でエッチング処理するようにしても良い。
【0049】
そして、この後レジスト37を除去し、イオン注入法により領域CB2およびCB3に対してドーパントを注入し970℃の窒素性雰囲気中において加熱しドーパントを活性化する。
ところで、上層配線(図示せず)を形成する工程前までの構造完成図を図1(b)および図1(c)に示すように、領域CB2周囲(周辺)における第5のシリコン酸化膜23の上部についてさらに開孔径の大きな領域CB4の穴部24を形成し、当該領域CB4にチタン膜26やタングステン層27を埋込み形成することで埋込性を良化させている。尚、チタン層26に代えてTiN層により形成しても良い。領域CB4は、長径800[nm]の楕円柱状に形成される。
【0050】
そこで、図10に示す構造の形成工程後、第5のシリコン酸化膜23の上にレジスト(図示せず)をパターニング形成し、領域CB4について第5のシリコン酸化膜23の上部をエッチングすることで単純に穴部24を形成した場合には、第2および第3のシリコンナイトライド膜15および20の肩部Aが薄く形成されるにも関わらず、さらに肩部Aのシリコンナイトライド膜が除去されるようになってしまう。肩部Aが薄く形成されると、前述した工程においてエッチング除去したシリコン酸化膜が第1および第2のシリコンナイトライド膜13および15間に残存している場合には、エッチング処理がこのシリコン酸化膜を通じてタングステンシリサイド層12まで達してしまう虞がある。
【0051】
具体的には、セルフアライン形成技術により第1のコンタクトホール16が形成された後には、本実施形態の製造方法ではシリコンナイトライド膜の残膜は例えば300〜400[Å]程度の膜厚しか残存しない。セルフアラインマスク膜として機能する第1のシリコンナイトライド膜13の膜厚を厚くすることで絶縁性能を保持することも考えられるものの、第1のシリコンナイトライド膜13の厚さを厚くしすぎるとアスペクト比が高くなってしまうため、第1および第2のコンタクトホール16および28を所望の形状に形成することが困難となり、第1のシリコンナイトライド膜13の厚さを厚くすることはできない。
【0052】
すなわち、単純に領域CB4について第5のシリコン酸化膜23の上部をエッチングし穴部24を形成した場合には、最悪の場合、トランジスタTrsのゲート電極のタングステンシリサイド膜12に至るまでエッチング除去されてしまうようになる。この後、もし領域CB4に対して接続配線層5を埋込み形成すると、この接続配線層5がタングステンシリサイド膜12に接触してしまうように埋込み形成されることになり、不具合を生じてしまう。
【0053】
さらに、別の方法として次に示す方法が挙げられる。すなわち、図10に示す構造を形成した後、肩部Aが露出しないように領域CB2に対して肩部Aの上方で且つ第5のシリコン酸化膜23の上面より下方まで予め多結晶シリコン層等の接続配線(図示せず)を埋込み形成した後、第5のシリコン酸化膜23の上部を開孔する方法も考えられる。しかし、その後、さらに第5のシリコン酸化膜23の上面より上方まで接続配線を埋込み形成する必要があり、複数回に分けて接続配線層5を埋込み形成する必要があるため、コストが大幅に上昇してしまう。
【0054】
そこで、本実施形態においては、次に示す工程により第5のシリコン酸化膜23の上部を開孔し穴部24および25を形成する。すなわち、図10に示す構造を形成した後、図11に示すように、半導体ウェハをスピンさせながらフォトレジスト38(下層レジスト)を第5のシリコン酸化膜23(層間絶縁膜)の上面から例えば500[nm]上方まで形成する。このフォトレジスト38は、樹脂、光・酸発生材、シクロヘキサンおよび架橋材の混合剤による塗布型のレジストであり、メモリセル領域Mの領域CB2および周辺回路領域Pの領域CB3に形成された第1および第2のコンタクトホール16および28内にも堆積するようになる。
【0055】
そして、さらにその上に塗布型酸化膜39(レジスト間膜:露光ストッパ膜:パターニングストッパ膜)を全面に例えば110nm形成する。塗布型酸化膜39は、ポリシロキサン、光・酸発生材、プロピレングリコールモノエチルエーテル、プロピレングリコールモノプロピルエーテルおよび水の混合材により構成されている。
さらにその上に、フォトレジスト40(上層レジスト)を塗布する。このフォトレジスト40は、ポリメタクリレート、光・酸発生材、乳酸エチルおよびメトキシプロピルアセラートの混合剤により構成されている。フォトレジスト40を塗布した後、マスク(図示せず)を介してリソグラフィ技術によりフォトレジスト40を露光する。この場合、塗布型酸化膜39は、フォトレジスト40を露光する際の露光ストッパ膜として作用するため、塗布型カーボン膜39の上層側のフォトレジスト40のみパターニング形成することができる。
【0056】
すると、図11に示すように、領域CB2(セルフアライン形成領域に相当)よりも径の広い領域CB4のセルフアライン形成領域周囲についてフォトレジスト40にパターニング形成されると同時に、領域CB3(非セルフアライン形成領域に相当)よりも径の広い領域CB5の非セルフアライン形成領域周囲についてフォトレジスト40がパターニング形成されるようになる。
【0057】
このようにして、フォトレジスト38および40並びに塗布型酸化膜39により多層レジスト構造41が形成される。尚、領域CB3は、平面的には長径が例えば100〜200[nm]の楕円形状の領域であり、領域CB5は少なくとも領域CB3を含む領域であり、平面的には長径が例えば200〜300[nm]の楕円形状の領域である。
その後、パターニング形成された上層側のレジスト40をマスクとして、RIE法により塗布型酸化膜39およびフォトレジスト38および第5のシリコン酸化膜23の上部について領域CB4および領域CB5に穴部24および25を同時に加工する。このとき、図12に示すように、この穴部24および25の深さdを例えば200[nm](2000Å)とするように加工する。
【0058】
すると、図示しないが、穴部24および25を加工する前段階においては、第1および第2のコンタクトホール16および28内に形成された下層側のフォトレジスト38が、第1ないし第3のシリコンナイトライド膜13、15および20の上方まで形成されているため、その後下層側のフォトレジスト38を介して穴部24および25を加工すると、下層側のフォトレジスト38が穴部24および25の底面の下方まで減るものの、第2および第3のシリコンナイトライド膜15および20の肩部Aがさらに削りとられることなく穴部24および25を所望の深さまで加工することができる。したがって、第1ないし第3のシリコンナイトライド膜13、15および20が削り取られることがなくなり絶縁機能を維持できる。
【0059】
その後、領域CB2およびCB3内に形成された下層側のフォトレジスト38を同時に除去し、イオン注入法により所定の領域にドーパントを注入し、800℃の窒素雰囲気中において10分間加熱し、ドーパントを活性化することで拡散層3および4を形成する。
さらに、図13(b)および図13(c)に示すように、PVD法によりチタン(Ti)膜26を例えば45[nm]形成し、550℃、90分の水素を含有する窒素性雰囲気中において加熱する。そして、その上にPVD法によりタングステン(W)膜27を例えば400[nm]形成する。すると、メモリセル領域Mおよび周辺回路領域Pに対して同時にチタン層26およびタングステン層27が形成されるようになる。その後、CMP法によりタングステン(W)層27を第5のシリコン酸化膜23が露出するまで平坦化し、400℃、30分の水素を含む窒素性雰囲気中において加熱する。
【0060】
本実施形態の製造方法によれば、第1ないし第3のシリコンナイトライド膜13、15および20を覆い保護するように第5のシリコン酸化膜23の上方まで下層側のフォトレジスト38を形成し、その上に塗布型酸化膜39および上層側のフォトレジスト40を塗布し、上層側のフォトレジスト40をパターニング形成し、上層側のフォトレジスト40をマスクとして塗布型酸化膜39および下層側のフォトレジスト38を介して第5のシリコン酸化膜23の上部に穴部24および25を形成するため、セルフアライン形成技術により領域CB2に形成された第1のコンタクトホール16に対してさらに開孔幅の大きな領域CB4に穴部24を形成するときに領域CB2内をさらにエッチング処理する必要があったとしても、下層側のフォトレジスト38が領域CB2の第1ないし第3のシリコンナイトライド膜13、15および20を保護するように作用するため、当該第1ないし第3のシリコンナイトライド膜13、15、20の絶縁性能を保持できるようになる。
【0061】
しかも、メモリセル領域Mおよび周辺回路領域Pに対してチタン層(Ti)26およびタングステン(W)層27を同時に埋込み形成することができるようになるため、工程数の増加を招くことなくコストを削減できる。
さらに、このような製造方法によれば、第1ないし第3のシリコンナイトライド膜13、15および20は、その膜厚を従来に比較して厚くする必要がない。これにより、領域CB2に埋込み形成されたBPSG膜22に対して第1のコンタクトホール16を形成するときには、アスペクト比を低くしながら形成できるため、第1のコンタクトホール16を容易に形成できるようになる。
【0062】
(第2の実施形態)
図14は、本発明の第2の実施形態の説明図を示すもので、第1の実施形態と異なるところは、塗布型カーボン膜に代えて塗布型反射防止膜を塗布したところにある。第1の実施形態と同一部分には同一符号を付して以下異なる部分のみ説明する。
図10の形成工程後、塗布型反射防止膜42を第1および第2のコンタクトホール16および28内に形成する。この塗布型反射防止膜50は、乳酸エチル、メトキシプロピルアセラートを主成分とした膜により形成されており、少なくとも第5のシリコン酸化膜23の上面より上方まで形成される。
【0063】
そして、その上にフォトレジスト51を塗布し、図14に示すように、領域CB6およびCB7が開孔するようにフォトレジスト51をリソグラフィ技術により所定のパターンに形成する。このとき、塗布型反射防止膜50は、パターニング形成するときのパターニングストッパ膜として機能し、図14に示すように、フォトレジスト51は、領域CB6およびCB7について開孔するようになる。この領域CB6は、少なくとも領域CB2を含む領域により形成され、その長径および短径が共に大きな径(例えば長径800[nm]、短径420[nm])で形成された領域である。
【0064】
さらに、このフォトレジスト51のパターンをマスクとして、RIE法により塗布型反射防止膜42および第5のシリコン酸化膜23をエッチング加工することで第5のシリコン酸化膜23の上部に穴部24および25を形成する。穴部24および25を形成した後の工程については、第1の実施形態と同様のためその説明を省略する。
本実施形態に係る半導体装置の製造方法によれば、第1および第2のコンタクトホール16および28に塗布型反射防止膜50を第5のシリコン酸化膜23の上面の上方まで埋込み形成し、その上にフォトレジスト51を塗布しこのフォトレジスト51をパターニング形成し、当該フォトレジスト51をマスクとして第5のシリコン酸化膜23の上部に穴部24および25を形成しているため、第1ないし第3のシリコンナイトライド膜13、15および20に孔が形成されることを回避することができる。
【0065】
しかも、領域CB6およびCB7について第1および第2のコンタクトホール16および28にチタン層26およびタングステン層27を埋込み形成するときに、別工程において埋込み形成する必要がなくなり、同時に埋込み形成できるようになる。
【0066】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示すような変形、もしくは拡張が可能である。
NAND型のフラッシュメモリ装置1に適用した実施形態を示したが、シリコン半導体基板2上に基板上絶縁膜を介して複数の電極層(例えば、MOSトランジスタのゲート電極)を備えている半導体装置であればどのような半導体装置に適用しても良い。すなわち、NOR型のフラッシュメモリ装置、不揮発性記憶装置、DRAM半導体記憶装置、SRAM半導体記憶装置等に適用しても良い。
チタン層26およびタングステン層27により接続配線層5を形成した実施形態を示したが、このチタン(Ti)層26およびタングステン(W)層27に代えてアルミニウム(Al)、銅(Cu)、銀(Ag)の何れの材質により形成しても良い。
【図面の簡単な説明】
【0067】
【図1】本発明の第1の実施形態を示す模式的な断面図((a)は図3におけるA−A線に沿う断面図、(b)は図3におけるB−B線に沿う断面図、(c)は図3におけるC−C線に沿う断面図)
【図2】メモリセル領域における電気的構成図
【図3】模式的な平面図
【図4】一製造工程を示す図(その1)
【図5】一製造工程を示す図(その2)
【図6】一製造工程を示す図(その3)
【図7】一製造工程を示す図(その4)
【図8】一製造工程を示す図(その5)
【図9】一製造工程を示す図(その6)
【図10】一製造工程を示す図(その7)
【図11】一製造工程を示す図(その8)
【図12】一製造工程を示す図(その9)
【図13】一製造工程を示す図(その10)
【図14】本発明の第2の実施形態を示す図11相当図
【符号の説明】
【0068】
図面中、1はNAND型フラッシュメモリ装置(半導体装置)、2はシリコン半導体基板(半導体基板)、5は接続配線層(コンタクトプラグ)、7は第1のシリコン酸化膜(基板上絶縁膜)、13は第1のシリコンナイトライド膜(第1の絶縁膜)、15は第2のシリコンナイトライド膜(第1の絶縁膜)、16は第1のコンタクトホール、20は第3のシリコンナイトライド膜(第1の絶縁膜)、22はBPSG膜(第2の絶縁膜)、23は第5のシリコン酸化膜(第2の絶縁膜)、24および25は穴部、28は第2のコンタクトホール、38はフォトレジスト(下層側のレジスト)、39は塗布型酸化膜(パターニングストッパ膜)、40はフォトレジスト(上層側のレジスト)、CB2は領域(セルフアライン形成領域)、CB3は領域(非セルフアライン形成領域)、GCはコントロールゲート電極(電極層)、FGはフローティングゲート電極(電極層)を示す。
【技術分野】
【0001】
本発明は、セルフアライン形成技術を使用してコンタクトホールを形成する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
この種の半導体装置においては、半導体基板および配線層間や複数の配線層間を電気的に接続するためにコンタクトプラグを絶縁膜内に埋込み形成する。絶縁膜内にコンタクトプラグを埋込み形成するには、絶縁膜をエッチングすることでコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグを埋込み形成する必要がある。近年集積度も大幅に向上しているため、膜の材質の選択比の高低を利用してエッチングすることによりコンタクトホールを形成するセルフアライン形成技術が確立されている。
【0003】
これらの技術の適用例が特許文献1に開示されている。この特許文献1によれば、セルフアライン形成技術により半導体基板まで達するコンタクトホールを形成している。具体的には、ビット線コンタクトを形成するためのレジストパターンを層間絶縁膜(第2の絶縁膜に相当)上に形成し、このレジストパターンをマスクとして層間絶縁膜をエッチングすることで、単一のマスクを使用してコンタクトホールをセルフアライン形成技術により開孔することができる。
【特許文献1】特開平11−284138号公報(第6頁〜第7頁、図4および図5)
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところが、近年、設計ルールの縮小化に伴い、コンタクトホールに埋込み形成されるコンタクトプラグ(接続配線)および上層配線(ビット線)間の接触面積が少なくコンタクトプラグの埋込性が悪化するため、層間絶縁膜に形成されたコンタクトホールの上部に開孔幅のさらに大きな穴部を形成しこの開孔幅の大きな穴部およびコンタクトホールにコンタクトプラグを埋込み形成している。これにより埋込性を向上している。
【0005】
そこで、特許文献1に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、その上から再度マスクパターンを形成しエッチングすることにより、層間絶縁膜の上部で且つコンタクトホールの上部にさらに開孔幅の大きな穴部を開孔できる。
しかし、セルフアライン形成技術を使用し、そのマスクとして使用される膜(第1の絶縁膜に相当:以下、セルフアラインマスク膜と称する)と層間絶縁膜との間に選択比の得られる条件下においてエッチングすることにより層間絶縁膜にコンタクトホールを形成し、その工程後、層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開孔するため大きなマスクパターンを形成した場合、当該マスクパターンをセルフアラインマスク膜に対して形成することが困難である。
【0006】
そこで、セルフアラインマスク膜に対してマスクパターンを形成しない状態でエッチングすると、当該セルフアラインマスク膜に負担がかかり、最悪の場合セルフアラインマスク膜にホールが開いてしまうこともある。また、たとえホールが開かなくてもセルフアラインマスク膜が所望の特性を満たさなくなる場合がある。
そこで、次のように製造することも考えられる。すなわち、特許文献1に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、セルフアライン形成技術によりコンタクトホールが形成された領域(セルフアライン形成領域と称する)に対して、層間絶縁膜の上部を露出させセルフアラインマスク膜を保護するように接続配線を埋込み形成してから層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開け、さらにこの穴部およびコンタクトホールに接続配線を埋込み形成する。
【0007】
この方法を適用すれば、セルフアラインマスク膜に対して悪影響が及ぼされることなく層間絶縁膜に対して開孔幅の大きな穴部を形成できる。しかし、この技術を適用するとセルフアライン形成領域に対して複数回接続配線を埋込み形成するプロセスが別途必要となりコストがかかるため好ましくない。
本発明は、上記事情に鑑みてなされたものであり、その目的は、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できる半導体装置の製造方法、およびこの製造方法により製造された半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、複数の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、第1の絶縁膜とは異なる材質による第2の絶縁膜を複数の電極層間に形成された第1の絶縁膜上に埋込み第1の絶縁膜を覆うように形成する工程と、第1の絶縁膜に対して高選択比を有する条件下において複数の電極層間に形成された第2の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをコンタクトホールに対して第2の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して第2の絶縁膜の上部をエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【0009】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の第1の電極層を分離してセルフアライン形成領域に形成すると同時に半導体基板上に基板上絶縁膜を介して第2の電極層を非セルフアライン形成領域に形成する工程と、第1および第2の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、第1の絶縁膜とは異なる材質による第2の絶縁膜を複数の第1の電極層間に形成された第1の絶縁膜上に埋込み第1の絶縁膜を覆うように形成する工程と、複数の第1の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをセルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して第2の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介してセルフアライン形成領域周辺および非セルフアライン形成領域周辺の第2の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【0010】
本発明の半導体装置は、半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、これらの複数の電極層がそれぞれ覆われるように形成された第1の絶縁膜と、この第1の絶縁膜とは異なる材質により第1の絶縁膜を覆うように形成された第2の絶縁膜と、複数の電極層間に対して第1および第2の絶縁膜に形成されたコンタクトホールと、第2の絶縁膜の上部に対してコンタクトホールよりも開孔幅の大きな径に形成された穴部と、コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、第1の絶縁膜は、コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴としている。
【発明の効果】
【0011】
本発明によれば、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できるという優れた効果を奏する。
【発明を実施するための最良の形態】
【0012】
(第1の実施形態)
以下、本発明を、NAND型フラッシュメモリ装置およびその製造方法に適用した第1の実施形態について図1〜図13を参照しながら説明する。
図3は、メモリセル領域MにおけるメモリセルアレイArの一部の構造と、周辺回路領域Pに形成される高耐圧用トランジスタTrmの構造を模式的な平面図により示している。
【0013】
NAND型フラッシュメモリ装置1(不揮発性記憶装置、半導体記憶装置、半導体装置)は、メモリセル領域Mおよび周辺回路領域Pに区画形成されている。図2は、メモリセル領域Mにおける回路の一形態を示している。NAND型のフラッシュメモリ装置のメモリセルアレイArは、ビット線BL側やソース線S側にそれぞれ接続された選択ゲートトランジスタTrsおよびTrsと、これらの選択ゲートトランジスタTrsおよびTrs間に複数個直列接続されたメモリセルトランジスタTrnとから構成されている。これらのメモリセルアレイArが図2に示すように縦横方向に配列されることによりメモリセル領域Mが形成される。
【0014】
他方、周辺回路領域Pには、図3に示すように、メモリセル領域Mに形成されるトランジスタTrnの構成に比較して比較的高電圧が印加され、メモリセル領域Mの各メモリセルを駆動するトランジスタTrm等を備えた回路が形成されている。
尚、図3において、GCはコントロールゲート電極配線、FGはフローティングゲート電極、SGは選択ゲート配線、CBはビット線コンタクト形成領域、BLはビット線、AAはアクティブエリア(Active Area:活性領域)、STIは素子分離領域(Shallow Trench Isolation)を示している。
【0015】
図1(a)は図3におけるA−A線に沿う模式的な縦断側面図を示しており、図1(b)は図3におけるB−B線に沿う模式的な縦断側面図を示しており、さらに図1(c)は図3におけるC−C線に沿う模式的な縦断側面図を示している。
本実施形態においては、メモリセル領域Mおよび周辺回路領域Pについて、それぞれビット線BLおよびシリコン半導体基板2に形成された拡散層3または4間を接続する接続配線層5および6(本発明のコンタクトプラグに相当)の製造方法に主な特徴を備えており、以下その部分の特徴について詳細な説明を行う。
【0016】
<構造について>
以下、メモリセル領域Mにおける各トランジスタTrnおよびTrsの構造と、周辺回路領域PにおけるトランジスタTrmの構造について図1を参照しながら説明する。
図1(b)および図1(c)に示すように、各トランジスタTrm,TrnおよびTrsのゲート電極形成領域Gには、p型のシリコン半導体基板2上に基板上絶縁膜(ゲート絶縁膜、トンネル絶縁膜)としての第1のシリコン酸化膜7、第1の多結晶シリコン層8、第2の多結晶シリコン層9、ONO(Oxide Nitride Oxide)膜10、第3の多結晶シリコン層11、タングステンシリサイド(WSi)層12,第1のシリコンナイトライド膜13の順に下から積層形成されている。
【0017】
尚、図1(b)に示す選択ゲートトランジスタTrs、および図1(c)に示す周辺回路領域PのトランジスタTrmのゲート電極形成領域Gにおいて、第1ないし第3の多結晶シリコン層8、9、11はその外部において電気的に接続されているが、この接続形態については図示していない。また、p型のシリコン半導体基板2上に形成された実施形態を示すが、これはpウェル領域に形成されていても良いし、必要に応じて逆導電型のシリコン半導体基板に形成されていても良い。
【0018】
メモリセル領域Mにおける第1のシリコン酸化膜7は、例えば8nmの膜厚で形成されており、各トランジスタTrsおよびTrnの第1のゲート絶縁膜として機能する。周辺回路領域Pにおける第1のシリコン酸化膜7は、メモリセル領域Mの第1のシリコン酸化膜と比較して厚く形成されており、例えば40nmの膜厚で形成されている。
第1および第2の多結晶シリコン層8および9は、p型の不純物がドープされた多結晶シリコンが積層形成されることにより例えば100nmの膜厚に形成されており、メモリセル領域Mにおいては、図1(a)に示すように、トランジスタTrnのフローティングゲート電極FGとして機能する。
【0019】
ONO膜10は、図1(a)に示すように、第2の多結晶シリコン層9の側壁にも形成されている。ONO膜10は、素子分離領域(STI)に埋込み形成される素子分離膜として機能する第2のシリコン酸化膜14や第1のシリコン酸化膜7と共に第1および第2の多結晶シリコン層8および9を覆うように例えば17nm(Oxide5nm:SiN7nm:Oxide5nm)の膜厚により形成される。ONO膜10は、トランジスタTrnのゲート電極形成領域Gにおける第1および第2の多結晶シリコン層8および9と、第3の多結晶シリコン層11およびタングステンシリサイド層12と(フローティングゲート電極FGとコントロールゲート電極GC)を電気的に高抵抗に保つために形成されている。
【0020】
このとき、メモリセル領域に形成されるフローティングゲート電極FGおよびコントロールゲート電極GCを合わせて複数の第1の電極層と定義している。周辺回路領域に形成される第1および第2の多結晶シリコン層8および9と、第3の多結晶シリコン層11およびタングステンシリサイド層12とを合わせて第2の電極層と定義している。
第3の多結晶シリコン層11は、p型の不純物がドープされた多結晶シリコンにより例えば100nm膜厚で形成されている。第3の多結晶シリコン層11は、トランジスタTrnのゲート電極形成領域Gにおいては、タングステンシリサイド層12と共にコントロールゲート電極GCとして機能する。また、トランジスタTrsのゲート電極形成領域Gにおいて、第3の多結晶シリコン層11は第1および第2の多結晶シリコン層8および9並びにタングステンシリサイド層12と共に選択ゲート電極SGとして機能し、所謂ワード線として構成される。尚、第1ないし第3の多結晶シリコン層8、9、11は、それぞれ多結晶シリコンに代えてアモルファスシリコンにより形成されていても良い。
【0021】
タングステンシリサイド層12は、例えば70nmの膜厚により形成されている。また、第1のシリコンナイトライド膜13は、例えば300nmの膜厚により形成されている。
メモリセル領域Mにおける領域CB2内において、これらの層7〜13の側壁には、第2のシリコンナイトライド膜15が形成されている。この領域CB2は、本発明のコンタクトホール16の形成領域に相当する。
【0022】
第1および第2のシリコンナイトライド膜13および15は、ゲート電極形成領域G間に形成される領域CB2内においては、上に凸となるように湾曲して形成されており、セルフアラインマスク膜として機能する。
メモリセル領域Mにおいて、領域CB2よりも大きな領域である領域CB1内の第1のシリコンナイトライド膜13上には第3のシリコンナイトライド膜20が形成されている。
【0023】
他方、周辺回路領域Pにおいて、層7〜13のうちゲート電極形成領域Gの側壁には、第2のシリコン酸化膜17が形成されており、さらに、第3のシリコン酸化膜18が第2のシリコン酸化膜17を覆うように形成されている。また、第2のシリコンナイトライド膜19が、第3のシリコン酸化膜18の外側壁に形成されている。さらに、第3のシリコンナイトライド膜20が、第2のシリコンナイトライド膜19および第3のシリコン酸化膜18を覆うように形成されている。
【0024】
メモリセル領域Mにおいて、領域CB1外の第1のシリコンナイトライド膜13上には、第2および第3のシリコン酸化膜17および18が形成されている。この第3のシリコン酸化膜18の側壁には、第2のシリコンナイトライド膜19が形成されている。そして、第3のシリコンナイトライド膜20が、層7〜12(コントロールゲート電極GC、フローティングゲート電極FG)を覆うように形成されている。
【0025】
メモリセル領域Mにおいて、複数のゲート電極形成領域Gの第3のシリコンナイトライド膜20間には、BPSG膜22(第4のシリコン酸化膜:本発明の第2の絶縁膜に相当)が埋込み形成されている。このBPSG膜22は、層7〜13に覆われた第3のシリコンナイトライド膜20の上面より下方に埋込み形成されており、後述する第5のシリコン酸化膜23と共に第3のシリコンナイトライド膜20を覆うように形成されている。また、このBPSG膜22上と第3のシリコンナイトライド膜20上には、層間絶縁膜として第5のシリコン酸化膜23(本発明の第2の絶縁膜に相当)が形成されている。第5のシリコン酸化膜23は、例えば350[nm]の膜厚により形成されている。
【0026】
メモリセル領域Mにおいて、複数のゲート電極形成領域G間における領域CB2には、第1のコンタクトホール16が形成されている。この第1のコンタクトホール16は、その上部が楕円柱状に形成されると共に、この下部がその上部に形成された楕円柱の径よりも径が縮小した楕円柱状に形成されている。第1のコンタクトホール16の上部を含む領域CB4内には、穴部24が第5のシリコン酸化膜23の上部に形成されている。尚、図1(b)に示すように、領域CB4は領域CB2を含む領域である。
【0027】
他方、図1(c)に示すように、周辺回路領域Pにおいてゲート電極形成領域Gに隣接する領域CB5には第2のコンタクトホール28が形成されている。尚、領域CB5は領域CB3を含む領域である。この第2のコンタクトホール28は、第5のシリコン酸化膜23の中間から第5のシリコン酸化膜23の下方のシリコン半導体基板2に至るまで縦長楕円柱状に形成されている。また、第2のコンタクトホール28の上部には、穴部25が形成されている。
【0028】
メモリセル領域Mおよび周辺回路領域Pにおいて、穴部24および25並びに第1および第2のコンタクトホール16および28には、チタン層26が埋込み形成されている。このチタン層26の上にはタングステン層27が埋込み形成されている。チタン層26は、タングステン層27と他の膜とが接触しないようにバリアメタルとして形成されている。これらのチタン層26やタングステン層27により接続配線層(コンタクトプラグ)5、6が形成されている。タングステン層27は、電極材として機能し上部配線(図示せず)と電気的に接続する。
【0029】
<詳細な製造方法について>
以下、図4ないし図13をも参照しながら、詳細な製造方法について説明する。尚、図4〜図13の図面中、同一の添え字(a)〜(c)を付した図面については、それぞれ図3の平面図におけるA−A線、B−B線、C−C線に沿う縦断側面図を示している。尚、本発明の製造方法を実現できれば、後述説明する工程は必要に応じて省いても良い。
【0030】
(1)図4に示す構造を形成する工程について
メモリセル領域Mにおいては、p型のシリコン半導体基板2の上に第1のシリコン酸化膜7を例えば8[nm]形成し、周辺回路領域Pの高耐圧系トランジスタTrmを形成する領域においては、第1のシリコン酸化膜7を例えば40[nm]形成する。そして、減圧CVD(Low Pressure Chemical Vapor Deposition)法によりp型の不純物がドープされた第1の多結晶シリコン膜8を例えば40[nm]形成し、さらに第4のシリコンナイトライド膜30を例えば90[nm]形成し、さらに第6のシリコン酸化膜31を例えば230[nm]形成する。
【0031】
そして、その上にレジスト(図示せず)を塗布し、リソグラフィ技術により当該レジストを所望のマスクパターン(図示せず)に形成する。そして、当該マスクパターンをマスクとしてRIE(Reactive Ion Etching)法により第6のシリコン酸化膜31、第4のシリコンナイトライド膜30、第1の多結晶シリコン膜8、第1のシリコン酸化膜7およびシリコン半導体基板2に溝を形成することにより、素子分離領域STIを形成するための溝部32を形成する。
【0032】
その後、酸化性雰囲気内で加熱することにより、露出した溝部32の側壁に例えば6[nm]の第7のシリコン酸化膜33を形成する。次にHDP(High Density Plasma)法により例えば550[nm]の第8のシリコン酸化膜34を溝部32に埋込み形成するように堆積する。すると図4に示すように形成される。
【0033】
(2)図5に示す構造を形成する工程について
(1)の形成工程終了後、第8および第6のシリコン酸化膜34および31を第4のシリコンナイトライド膜30が露出するまでCMP(Chemical Mechanical Polishing)法により平坦化し、例えば900℃の窒素性雰囲気中において加熱する。
【0034】
次に、第4のシリコンナイトライド膜30をマスクとして、Bufferedフッ酸(HF)処理により第8のシリコン酸化膜34を例えば10[nm]エッチングし、この後、例えば150℃のリン酸処理により第4のシリコンナイトライド膜30を除去する。このようにして、第2のシリコン酸化膜14を主体とした素子分離領域STIが形成されるようになる。
さらに、減圧CVD法により第2の多結晶シリコン膜9を例えば60[nm]形成し、その上に第9のシリコン酸化膜35を例えば130[nm]形成し、さらにレジスト(図示せず)を塗布しリソグラフィ技術により所望のマスクパターン(図示せず)に形成し、当該マスクパターンをマスクとしてRIE(Reactive Ion Etching)法により第9のシリコン酸化膜35をエッチング加工する。
【0035】
このとき、素子分離領域STI間における第2の多結晶シリコン膜9上に第9のシリコン酸化膜35が形成されるようになり、素子分離領域STIの真上方に形成された第9のシリコン酸化膜35が除去される。そして、レジストを剥離した後、減圧CVD法により第10のシリコン酸化膜36を例えば45[nm]形成する。すると、図5に示すように形成される。
【0036】
(3)図6に示す構造を形成する工程について
(2)の形成工程終了後、エッチバック法により第9および第10のシリコン酸化膜35および36を全面エッチバックする。すると、素子分離領域STIの真上方に形成された第9および第10のシリコン酸化膜35および36が除去され、第2の多結晶シリコン膜9が露出する。
【0037】
素子分離領域STI間に形成された第9および第10のシリコン酸化膜35および36をマスクとして第2の多結晶シリコン膜9をRIE法によりエッチング加工する。その後、HF蒸気によりマスクとして形成された第9および第10のシリコン酸化膜35および36を除去する。
さらに、減圧CVD法によりONO膜(第2のゲート絶縁膜)10を例えば17[nm]形成し酸化性雰囲気中において加熱する。この後、減圧CVD法により第3の多結晶シリコン膜11を例えば80[nm]形成し、さらにその上にPVD(Physical Vapor Deposition)法によりタングステンシリサイド(WSi)層12を形成する。さらにその上に減圧CVD法により第1のシリコンナイトライド13を例えば300[nm]形成する。
【0038】
その上にレジスト(図示せず)を塗布し、リソグラフィ技術によりレジストを所定のマスクパターンに加工し、当該マスクパターンをマスクとしてRIE法により第1のシリコンナイトライド膜13をエッチングすることにより除去する。具体的には、メモリセル領域Mおよび周辺回路領域Pにおいて各トランジスタTrs、Trn、Trmのゲート電極形成領域G(図6(b)および図6(c)参照)を除いて第1のシリコンナイトライド膜13を除去する。
【0039】
この後、レジストを剥離し、第1のシリコンナイトライド膜13をマスクとしてRIE法によりタングステンシリサイド膜12、第3の多結晶シリコン膜11、ONO膜10、第2および第1の多結晶シリコン膜9および8を加工する。さらに800℃の窒素雰囲気中において加熱し、引き続き酸化性雰囲気中において加熱することにより第2のシリコン酸化膜17を例えば6[nm]形成する。この加工工程により、図6に示すような構造が形成される。
【0040】
すると、図6に示すように、素子分離領域STI上に形成された第2の多結晶シリコン膜9が除去され、第1および第2の多結晶シリコン膜8および9が分断されるようになり、フローティングゲート電極FGが複数に分断されるようになる(複数の電極層の形成)。
【0041】
(4)図7に示す構造を形成する工程について
(3)に示す形成工程後、p型の不純物をイオン注入することによりソース/ドレイン拡散層21を形成する。さらに第3のシリコン酸化膜18を全面に例えば20[nm]形成し、その上にレジスト(図示せず)を塗布し、このレジストに所定のレジストパターンを形成し、希釈したBufferdフッ酸(HF)によりメモリセル領域Mのビット線コンタクト形成領域内の一部となる領域CB1に形成された第2および第3のシリコン酸化膜17および18を除去する。
【0042】
次にRTA(Rapid Thermal Annealing)法により酸素雰囲気中において加熱することにより第2および第3のシリコン酸化膜17および18の密度を高める。減圧CVD法により第2のシリコンナイトライド膜(符号15および19参照)を例えば20[nm]形成し、当該第2のシリコンナイトライド膜をRIE法により全面エッチバックする。
すると、図7(b)に示すように、メモリセル領域Mの領域CB1内では、第1ないし第3の多結晶シリコン膜8、9、11やタングステンシリサイド膜12、ONO膜10、第1のシリコンナイトライド膜13の外側壁に対して第2のシリコンナイトライド膜15が残存するようになる。また、前記した領域CB1以外の領域においては、第3のシリコン酸化膜18の外側壁に第2のシリコンナイトライド膜19が残存するようになる。
【0043】
この後、さらに第3のシリコンナイトライド膜20を減圧CVD法により全面に例えば20[nm]形成し、例えば850℃の酸素雰囲気中において加熱する。すると図7に示す構造が形成されるようになる。
(5)図8に示す構造を形成する工程について
(4)の形成工程後、常圧CVD法によりBPSG膜22(本発明の第2の絶縁膜)を埋込み形成する。このとき、図8(b)および図8(c)に示すように、各トランジスタTrs、Trnのゲート電極形成領域G間の第3のシリコンナイトライド膜20間にBPSG膜22が埋込み形成されるようになり、領域CB1内にもBPSG膜22が埋込み形成される。
【0044】
そして、第3のシリコンナイトライド膜20が露出するまでBPSG膜22をCMP法により平坦化する。そして、この上に層間絶縁膜として第5のシリコン酸化膜23をプラズマCVD法により例えば350nm形成し、その後例えば970℃の窒素雰囲気中において加熱する。すると、図8に示す構造が形成される。
【0045】
(5)に示す構造を形成工程後、図9に示すように、この上にレジスト37を塗布し、リソグラフィ技術によりレジスト37を所定のマスクパターンに加工する。このマスクパターンは、メモリセル領域Mではセルフアライン形成技術により第1のコンタクトホール16を形成するための領域CB2を開口したパターンを示しており、周辺回路領域Pではノンセルフアライン形成技術により第2のコンタクトホール28を形成するための領域CB3(非セルフアライン形成領域)を開口したパターンを示している。
【0046】
そして、図10に示すように、このマスクパターンをマスクとしてRIE法により第5のシリコン酸化膜23およびBPSG膜22および第1のシリコン酸化膜7をエッチングして除去すると共に、露出したシリコン半導体基板2に対してp型の不純物をイオン注入することでソース/ドレイン拡散層3および4を形成する。
この場合、図10(b)に示すように、領域CB2に対してセルフアライン形成技術により第1のコンタクトホール16を形成する。具体的には、シリコンナイトライド膜に対して高選択比の得られる条件下において第5のシリコン酸化膜23およびBPSG膜22をエッチングする。この領域CB2は、図3に示すように、平面的には楕円状(立体的には楕円柱状)に形成されるが、その楕円の長手方向(長径:アクティブエリア方向)は例えば420[nm]に形成され、楕円の短径は例えば90[nm](ワード線形成方向:ゲート電極形成方向)に形成される。この領域CB2は、セルフアライン形成領域に相当する。
【0047】
この場合、メモリセル領域Mの領域CB2内では、第5のシリコン酸化膜23およびBPSG膜22を除去するときにセルフアライン形成技術によりエッチングしているため、第2および第3のシリコンナイトライド膜15および20は、図10に示すように、その肩部A(図10(b)参照)が削りとられるものの、選択ゲートトランジスタTrsのゲート電極を構成する膜8、9、10、11および12の側壁に第2および第3のシリコンナイトライド膜15および20が残存するようになる。
【0048】
他方、周辺回路領域Pでは、図10(c)に示すように、シリコン半導体基板2と上層配線(図示せず)との間にコンタクトプラグを形成するための領域CB3に対してセルフアライン形成技術を用いることなく(以下、非セルフアライン形成技術と称する)第2のコンタクトホール28を円筒状に形成する。
尚、セルフアライン技術によりメモリセル領域M内の領域CB2をエッチングし、非セルフアライン形成技術により周辺回路領域P内の領域CB3についてエッチングするようにしているが、これはメモリセル領域Mおよび周辺回路領域Pについてエッチング条件が合致すれば必要に応じて同時にエッチング処理しても良いし、別工程でエッチング処理するようにしても良い。
【0049】
そして、この後レジスト37を除去し、イオン注入法により領域CB2およびCB3に対してドーパントを注入し970℃の窒素性雰囲気中において加熱しドーパントを活性化する。
ところで、上層配線(図示せず)を形成する工程前までの構造完成図を図1(b)および図1(c)に示すように、領域CB2周囲(周辺)における第5のシリコン酸化膜23の上部についてさらに開孔径の大きな領域CB4の穴部24を形成し、当該領域CB4にチタン膜26やタングステン層27を埋込み形成することで埋込性を良化させている。尚、チタン層26に代えてTiN層により形成しても良い。領域CB4は、長径800[nm]の楕円柱状に形成される。
【0050】
そこで、図10に示す構造の形成工程後、第5のシリコン酸化膜23の上にレジスト(図示せず)をパターニング形成し、領域CB4について第5のシリコン酸化膜23の上部をエッチングすることで単純に穴部24を形成した場合には、第2および第3のシリコンナイトライド膜15および20の肩部Aが薄く形成されるにも関わらず、さらに肩部Aのシリコンナイトライド膜が除去されるようになってしまう。肩部Aが薄く形成されると、前述した工程においてエッチング除去したシリコン酸化膜が第1および第2のシリコンナイトライド膜13および15間に残存している場合には、エッチング処理がこのシリコン酸化膜を通じてタングステンシリサイド層12まで達してしまう虞がある。
【0051】
具体的には、セルフアライン形成技術により第1のコンタクトホール16が形成された後には、本実施形態の製造方法ではシリコンナイトライド膜の残膜は例えば300〜400[Å]程度の膜厚しか残存しない。セルフアラインマスク膜として機能する第1のシリコンナイトライド膜13の膜厚を厚くすることで絶縁性能を保持することも考えられるものの、第1のシリコンナイトライド膜13の厚さを厚くしすぎるとアスペクト比が高くなってしまうため、第1および第2のコンタクトホール16および28を所望の形状に形成することが困難となり、第1のシリコンナイトライド膜13の厚さを厚くすることはできない。
【0052】
すなわち、単純に領域CB4について第5のシリコン酸化膜23の上部をエッチングし穴部24を形成した場合には、最悪の場合、トランジスタTrsのゲート電極のタングステンシリサイド膜12に至るまでエッチング除去されてしまうようになる。この後、もし領域CB4に対して接続配線層5を埋込み形成すると、この接続配線層5がタングステンシリサイド膜12に接触してしまうように埋込み形成されることになり、不具合を生じてしまう。
【0053】
さらに、別の方法として次に示す方法が挙げられる。すなわち、図10に示す構造を形成した後、肩部Aが露出しないように領域CB2に対して肩部Aの上方で且つ第5のシリコン酸化膜23の上面より下方まで予め多結晶シリコン層等の接続配線(図示せず)を埋込み形成した後、第5のシリコン酸化膜23の上部を開孔する方法も考えられる。しかし、その後、さらに第5のシリコン酸化膜23の上面より上方まで接続配線を埋込み形成する必要があり、複数回に分けて接続配線層5を埋込み形成する必要があるため、コストが大幅に上昇してしまう。
【0054】
そこで、本実施形態においては、次に示す工程により第5のシリコン酸化膜23の上部を開孔し穴部24および25を形成する。すなわち、図10に示す構造を形成した後、図11に示すように、半導体ウェハをスピンさせながらフォトレジスト38(下層レジスト)を第5のシリコン酸化膜23(層間絶縁膜)の上面から例えば500[nm]上方まで形成する。このフォトレジスト38は、樹脂、光・酸発生材、シクロヘキサンおよび架橋材の混合剤による塗布型のレジストであり、メモリセル領域Mの領域CB2および周辺回路領域Pの領域CB3に形成された第1および第2のコンタクトホール16および28内にも堆積するようになる。
【0055】
そして、さらにその上に塗布型酸化膜39(レジスト間膜:露光ストッパ膜:パターニングストッパ膜)を全面に例えば110nm形成する。塗布型酸化膜39は、ポリシロキサン、光・酸発生材、プロピレングリコールモノエチルエーテル、プロピレングリコールモノプロピルエーテルおよび水の混合材により構成されている。
さらにその上に、フォトレジスト40(上層レジスト)を塗布する。このフォトレジスト40は、ポリメタクリレート、光・酸発生材、乳酸エチルおよびメトキシプロピルアセラートの混合剤により構成されている。フォトレジスト40を塗布した後、マスク(図示せず)を介してリソグラフィ技術によりフォトレジスト40を露光する。この場合、塗布型酸化膜39は、フォトレジスト40を露光する際の露光ストッパ膜として作用するため、塗布型カーボン膜39の上層側のフォトレジスト40のみパターニング形成することができる。
【0056】
すると、図11に示すように、領域CB2(セルフアライン形成領域に相当)よりも径の広い領域CB4のセルフアライン形成領域周囲についてフォトレジスト40にパターニング形成されると同時に、領域CB3(非セルフアライン形成領域に相当)よりも径の広い領域CB5の非セルフアライン形成領域周囲についてフォトレジスト40がパターニング形成されるようになる。
【0057】
このようにして、フォトレジスト38および40並びに塗布型酸化膜39により多層レジスト構造41が形成される。尚、領域CB3は、平面的には長径が例えば100〜200[nm]の楕円形状の領域であり、領域CB5は少なくとも領域CB3を含む領域であり、平面的には長径が例えば200〜300[nm]の楕円形状の領域である。
その後、パターニング形成された上層側のレジスト40をマスクとして、RIE法により塗布型酸化膜39およびフォトレジスト38および第5のシリコン酸化膜23の上部について領域CB4および領域CB5に穴部24および25を同時に加工する。このとき、図12に示すように、この穴部24および25の深さdを例えば200[nm](2000Å)とするように加工する。
【0058】
すると、図示しないが、穴部24および25を加工する前段階においては、第1および第2のコンタクトホール16および28内に形成された下層側のフォトレジスト38が、第1ないし第3のシリコンナイトライド膜13、15および20の上方まで形成されているため、その後下層側のフォトレジスト38を介して穴部24および25を加工すると、下層側のフォトレジスト38が穴部24および25の底面の下方まで減るものの、第2および第3のシリコンナイトライド膜15および20の肩部Aがさらに削りとられることなく穴部24および25を所望の深さまで加工することができる。したがって、第1ないし第3のシリコンナイトライド膜13、15および20が削り取られることがなくなり絶縁機能を維持できる。
【0059】
その後、領域CB2およびCB3内に形成された下層側のフォトレジスト38を同時に除去し、イオン注入法により所定の領域にドーパントを注入し、800℃の窒素雰囲気中において10分間加熱し、ドーパントを活性化することで拡散層3および4を形成する。
さらに、図13(b)および図13(c)に示すように、PVD法によりチタン(Ti)膜26を例えば45[nm]形成し、550℃、90分の水素を含有する窒素性雰囲気中において加熱する。そして、その上にPVD法によりタングステン(W)膜27を例えば400[nm]形成する。すると、メモリセル領域Mおよび周辺回路領域Pに対して同時にチタン層26およびタングステン層27が形成されるようになる。その後、CMP法によりタングステン(W)層27を第5のシリコン酸化膜23が露出するまで平坦化し、400℃、30分の水素を含む窒素性雰囲気中において加熱する。
【0060】
本実施形態の製造方法によれば、第1ないし第3のシリコンナイトライド膜13、15および20を覆い保護するように第5のシリコン酸化膜23の上方まで下層側のフォトレジスト38を形成し、その上に塗布型酸化膜39および上層側のフォトレジスト40を塗布し、上層側のフォトレジスト40をパターニング形成し、上層側のフォトレジスト40をマスクとして塗布型酸化膜39および下層側のフォトレジスト38を介して第5のシリコン酸化膜23の上部に穴部24および25を形成するため、セルフアライン形成技術により領域CB2に形成された第1のコンタクトホール16に対してさらに開孔幅の大きな領域CB4に穴部24を形成するときに領域CB2内をさらにエッチング処理する必要があったとしても、下層側のフォトレジスト38が領域CB2の第1ないし第3のシリコンナイトライド膜13、15および20を保護するように作用するため、当該第1ないし第3のシリコンナイトライド膜13、15、20の絶縁性能を保持できるようになる。
【0061】
しかも、メモリセル領域Mおよび周辺回路領域Pに対してチタン層(Ti)26およびタングステン(W)層27を同時に埋込み形成することができるようになるため、工程数の増加を招くことなくコストを削減できる。
さらに、このような製造方法によれば、第1ないし第3のシリコンナイトライド膜13、15および20は、その膜厚を従来に比較して厚くする必要がない。これにより、領域CB2に埋込み形成されたBPSG膜22に対して第1のコンタクトホール16を形成するときには、アスペクト比を低くしながら形成できるため、第1のコンタクトホール16を容易に形成できるようになる。
【0062】
(第2の実施形態)
図14は、本発明の第2の実施形態の説明図を示すもので、第1の実施形態と異なるところは、塗布型カーボン膜に代えて塗布型反射防止膜を塗布したところにある。第1の実施形態と同一部分には同一符号を付して以下異なる部分のみ説明する。
図10の形成工程後、塗布型反射防止膜42を第1および第2のコンタクトホール16および28内に形成する。この塗布型反射防止膜50は、乳酸エチル、メトキシプロピルアセラートを主成分とした膜により形成されており、少なくとも第5のシリコン酸化膜23の上面より上方まで形成される。
【0063】
そして、その上にフォトレジスト51を塗布し、図14に示すように、領域CB6およびCB7が開孔するようにフォトレジスト51をリソグラフィ技術により所定のパターンに形成する。このとき、塗布型反射防止膜50は、パターニング形成するときのパターニングストッパ膜として機能し、図14に示すように、フォトレジスト51は、領域CB6およびCB7について開孔するようになる。この領域CB6は、少なくとも領域CB2を含む領域により形成され、その長径および短径が共に大きな径(例えば長径800[nm]、短径420[nm])で形成された領域である。
【0064】
さらに、このフォトレジスト51のパターンをマスクとして、RIE法により塗布型反射防止膜42および第5のシリコン酸化膜23をエッチング加工することで第5のシリコン酸化膜23の上部に穴部24および25を形成する。穴部24および25を形成した後の工程については、第1の実施形態と同様のためその説明を省略する。
本実施形態に係る半導体装置の製造方法によれば、第1および第2のコンタクトホール16および28に塗布型反射防止膜50を第5のシリコン酸化膜23の上面の上方まで埋込み形成し、その上にフォトレジスト51を塗布しこのフォトレジスト51をパターニング形成し、当該フォトレジスト51をマスクとして第5のシリコン酸化膜23の上部に穴部24および25を形成しているため、第1ないし第3のシリコンナイトライド膜13、15および20に孔が形成されることを回避することができる。
【0065】
しかも、領域CB6およびCB7について第1および第2のコンタクトホール16および28にチタン層26およびタングステン層27を埋込み形成するときに、別工程において埋込み形成する必要がなくなり、同時に埋込み形成できるようになる。
【0066】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示すような変形、もしくは拡張が可能である。
NAND型のフラッシュメモリ装置1に適用した実施形態を示したが、シリコン半導体基板2上に基板上絶縁膜を介して複数の電極層(例えば、MOSトランジスタのゲート電極)を備えている半導体装置であればどのような半導体装置に適用しても良い。すなわち、NOR型のフラッシュメモリ装置、不揮発性記憶装置、DRAM半導体記憶装置、SRAM半導体記憶装置等に適用しても良い。
チタン層26およびタングステン層27により接続配線層5を形成した実施形態を示したが、このチタン(Ti)層26およびタングステン(W)層27に代えてアルミニウム(Al)、銅(Cu)、銀(Ag)の何れの材質により形成しても良い。
【図面の簡単な説明】
【0067】
【図1】本発明の第1の実施形態を示す模式的な断面図((a)は図3におけるA−A線に沿う断面図、(b)は図3におけるB−B線に沿う断面図、(c)は図3におけるC−C線に沿う断面図)
【図2】メモリセル領域における電気的構成図
【図3】模式的な平面図
【図4】一製造工程を示す図(その1)
【図5】一製造工程を示す図(その2)
【図6】一製造工程を示す図(その3)
【図7】一製造工程を示す図(その4)
【図8】一製造工程を示す図(その5)
【図9】一製造工程を示す図(その6)
【図10】一製造工程を示す図(その7)
【図11】一製造工程を示す図(その8)
【図12】一製造工程を示す図(その9)
【図13】一製造工程を示す図(その10)
【図14】本発明の第2の実施形態を示す図11相当図
【符号の説明】
【0068】
図面中、1はNAND型フラッシュメモリ装置(半導体装置)、2はシリコン半導体基板(半導体基板)、5は接続配線層(コンタクトプラグ)、7は第1のシリコン酸化膜(基板上絶縁膜)、13は第1のシリコンナイトライド膜(第1の絶縁膜)、15は第2のシリコンナイトライド膜(第1の絶縁膜)、16は第1のコンタクトホール、20は第3のシリコンナイトライド膜(第1の絶縁膜)、22はBPSG膜(第2の絶縁膜)、23は第5のシリコン酸化膜(第2の絶縁膜)、24および25は穴部、28は第2のコンタクトホール、38はフォトレジスト(下層側のレジスト)、39は塗布型酸化膜(パターニングストッパ膜)、40はフォトレジスト(上層側のレジスト)、CB2は領域(セルフアライン形成領域)、CB3は領域(非セルフアライン形成領域)、GCはコントロールゲート電極(電極層)、FGはフローティングゲート電極(電極層)を示す。
【特許請求の範囲】
【請求項1】
半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、
前記複数の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜とは異なる材質による第2の絶縁膜を前記複数の電極層間に形成された第1の絶縁膜上に埋込み前記第1の絶縁膜を覆うように形成する工程と、
前記第1の絶縁膜に対して高選択比を有する条件下において前記複数の電極層間に形成された前記第2の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記コンタクトホールに対して前記第2の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記第2の絶縁膜の上部をエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上に基板上絶縁膜を介して複数の第1の電極層を分離してセルフアライン形成領域に形成すると同時に前記半導体基板上に基板上絶縁膜を介して第2の電極層を非セルフアライン形成領域に形成する工程と、
前記第1および第2の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜とは異なる材質による第2の絶縁膜を前記複数の第1の電極層間に形成された第1の絶縁膜上に埋込み前記第1の絶縁膜を覆うように形成する工程と、
前記複数の第1の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記セルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して前記第2の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記セルフアライン形成領域周辺および非セルフアライン形成領域周辺の前記第2の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、
これらの複数の電極層がそれぞれ覆われるように形成された第1の絶縁膜と、
この第1の絶縁膜とは異なる材質により前記第1の絶縁膜を覆うように形成された第2の絶縁膜と、
前記複数の電極層間に対して前記第1および第2の絶縁膜に形成されたコンタクトホールと、
前記第2の絶縁膜の上部に対して前記コンタクトホールよりも開孔幅の大きな径に形成された穴部と、
前記コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、
前記第1の絶縁膜は、前記コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴とする半導体装置。
【請求項4】
前記第1の絶縁膜は、シリコンナイトライド膜により形成されていることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第2の絶縁膜は、シリコン酸化膜により形成されていることを特徴とする請求項3記載の半導体装置。
【請求項1】
半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、
前記複数の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜とは異なる材質による第2の絶縁膜を前記複数の電極層間に形成された第1の絶縁膜上に埋込み前記第1の絶縁膜を覆うように形成する工程と、
前記第1の絶縁膜に対して高選択比を有する条件下において前記複数の電極層間に形成された前記第2の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記コンタクトホールに対して前記第2の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記第2の絶縁膜の上部をエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上に基板上絶縁膜を介して複数の第1の電極層を分離してセルフアライン形成領域に形成すると同時に前記半導体基板上に基板上絶縁膜を介して第2の電極層を非セルフアライン形成領域に形成する工程と、
前記第1および第2の電極層をそれぞれ覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜とは異なる材質による第2の絶縁膜を前記複数の第1の電極層間に形成された第1の絶縁膜上に埋込み前記第1の絶縁膜を覆うように形成する工程と、
前記複数の第1の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記セルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して前記第2の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記セルフアライン形成領域周辺および非セルフアライン形成領域周辺の前記第2の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、
これらの複数の電極層がそれぞれ覆われるように形成された第1の絶縁膜と、
この第1の絶縁膜とは異なる材質により前記第1の絶縁膜を覆うように形成された第2の絶縁膜と、
前記複数の電極層間に対して前記第1および第2の絶縁膜に形成されたコンタクトホールと、
前記第2の絶縁膜の上部に対して前記コンタクトホールよりも開孔幅の大きな径に形成された穴部と、
前記コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、
前記第1の絶縁膜は、前記コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴とする半導体装置。
【請求項4】
前記第1の絶縁膜は、シリコンナイトライド膜により形成されていることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第2の絶縁膜は、シリコン酸化膜により形成されていることを特徴とする請求項3記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−19372(P2006−19372A)
【公開日】平成18年1月19日(2006.1.19)
【国際特許分類】
【出願番号】特願2004−193541(P2004−193541)
【出願日】平成16年6月30日(2004.6.30)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
【公開日】平成18年1月19日(2006.1.19)
【国際特許分類】
【出願日】平成16年6月30日(2004.6.30)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
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