ＲＲＡＭ薄膜堆積用の基板表面処理方法
【課題】 スピンコーティング処理を用い、プログラム可能なＣＭＲ薄膜デバイスを提供する。
【解決手段】 酢酸金属ベースの酢酸溶液のＣＭＲ前駆体を準備する工程１０、ウェハを準備する工程、スピンコーティングチャンバー内にウェハを設置する工程、少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程、ウェハを乾燥清浄空気中で約５００〜６００℃の温度範囲で約１〜６時間ポストアニーリングする工程２６、及び、半導体装置を形成する工程を有し、前記スピンコーティング及び加熱する工程が、ＣＭＲ前駆体をチャンバー内のウェハ表面に注入する工程１４、ウェハを約１５００〜３０００ｒｐｍのスピン速度に約３０秒間加速する工程１６、ウェハを約１８０℃で約１分間ベーキングする工程１８、約２３０℃に昇温してウェハを約１分間ベーキングする工程２０、及び、ウェハを約５００℃で約５分間アニーリングする工程２２を有する。
【解決手段】 酢酸金属ベースの酢酸溶液のＣＭＲ前駆体を準備する工程１０、ウェハを準備する工程、スピンコーティングチャンバー内にウェハを設置する工程、少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程、ウェハを乾燥清浄空気中で約５００〜６００℃の温度範囲で約１〜６時間ポストアニーリングする工程２６、及び、半導体装置を形成する工程を有し、前記スピンコーティング及び加熱する工程が、ＣＭＲ前駆体をチャンバー内のウェハ表面に注入する工程１４、ウェハを約１５００〜３０００ｒｐｍのスピン速度に約３０秒間加速する工程１６、ウェハを約１８０℃で約１分間ベーキングする工程１８、約２３０℃に昇温してウェハを約１分間ベーキングする工程２０、及び、ウェハを約５００℃で約５分間アニーリングする工程２２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）：ＲＲＡＭはシャープ株式会社の登録商標）の製造方法に関し、より詳細には、ＲＲＡＭ薄膜堆積用の基板として表面処理された遷移金属を使用し、表面処理された遷移金属の使用によりＲＲＡＭ薄膜に可逆的抵抗変化を付与する技術に関する。
【背景技術】
【０００２】
ＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）等のペロブスカイト金属酸化物は、超巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）を示す材料であり、電気的パルスの印加による可逆的な抵抗変化特性を示す。ＰＣＭＯ薄膜は、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）及び部分的エピタキシャルＰｔ基板の両方の上にパルスレーザアブレーション法（ＰＬＡ）で堆積していた。下記の非特許文献１及び下記特許文献１に、ＰＣＭＯ薄膜に電気的パルスを室温で印加して発生する抵抗変化についての開示がある。当該ＰＣＭＯ薄膜は、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）及び部分的エピタキシャルＰｔ基板の両方の上にパルスレーザ堆積法（ＰＬＤ）で堆積させた。電気的パルスの極性は抵抗変化の性質、つまり、抵抗の増減を決定する。Ｘ線回折（ＸＲＤ）極点図により、ＰＣＭＯ薄膜のエピタキシャル属性が確認される。
【０００３】
室温動作可能で電気的プログラム可能な抵抗性不揮発性メモリデバイスが、ＬａＡｌＯ３上のＹＢＣＯ上にエピタキシャル成長させたＰＣＭＯを用いて作製された（非特許文献１及び特許文献１参照）。この種のメモリは反転した短い電気的パルスを用いることで可逆的にプログラム可能である。メモリセルは１ビットまたは多ビット情報を記憶できる。
【０００４】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ ｅｔａｌ．，“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．７６，Ｎｏ．１９，ｐｐ．２７４９−２７５１，２０００年５月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、当該ＰＣＭＯは結晶状態でなければならず、更に、ＹＢＣＯ等の特定の下部電極上に成長されなければならず、結果として、現行のシリコン集積回路製造技術との互換性がないという問題があった。ＰＣＭＯの結晶成長温度または結晶化温度は、７００℃以上の比較的高温であるため、メモリデバイスを現行の集積回路製造技術に組み込むのが極めて困難となっている。更に付言すれば、単結晶ＰＣＭＯで回路領域全体を覆うことが不可能である。単一グレインＰＣＭＯ結晶上に形成されたメモリセルの特性と、粒界領域を覆う多グレインＰＣＭＯ結晶上に形成されたメモリセルの特性は同じでないため、回路歩留まり及びメモリ特性上の問題が生じる。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置に使用されるＣＭＲ（超巨大磁気抵抗）薄膜の製造方法は、酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、ウェハを準備する工程と、スピンコーティングチャンバー内にウェハを設置する工程と、少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、前記半導体装置を形成する工程と、を有し、前記スピンコーティング及び加熱する工程が、前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、前記ベーキング温度を約２３０℃に昇温する工程と、前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とする。
【０００７】
本発明の目的は、スピンコーティング製造処理を用いて、プログラム可能なＣＭＲ薄膜デバイスを提供することにある。
【０００８】
また、本発明の他の目的は、電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加し、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加してプログラム可能なＣＭＲ薄膜デバイスを提供することにある。
【０００９】
上述の本発明の要旨と目的は、本発明の本質を簡単に理解するために提供されたものである。図面を参照した発明を実施するための最良の形態の詳細な説明により、本発明の更なる理解が得られる。
【発明を実施するための最良の形態】
【００１０】
本発明に係るＣＭＲ薄膜の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００１１】
本発明方法による特別な表面処理後の遷移金属は、ＲＲＡＭ薄膜を集積化するための電極として使用できる。ＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）等の超巨大磁気抵抗（ＣＭＲ）物質は、電気的パルスの印加による抵抗変化特性を示す。本発明方法の第１の実施形態として、Ｐｔ０．２Ｃｏ０．８合金による表面処理を施したロジウム基板上にＰＣＭＯ薄膜を形成する。当該ＰＣＭＯ薄膜は、短い電気的パルス印加による可逆的な抵抗変化を示す。
【００１２】
ＰＣＭＯ薄膜は、可逆的な抵抗変化特性を有することが知られている。ＰＣＭＯ薄膜の抵抗は、電圧振幅５Ｖでパルス幅１００ｎｓ等のナノ秒期間の電気的パルス印加によって高抵抗状態に増加する。その抵抗を低抵抗状態にリセットするには、例えば、電圧振幅３Ｖでパルス幅１０μｓ等のマイクロ秒期間の電気的パルスを印加すればよい。かかる特徴的な抵抗スイッチング特性によって、ＰＣＭＯ薄膜は、不揮発性メモリ素子としての特筆すべき応用が期待されている。
【００１３】
白金はＰＣＭＯ薄膜を集積化するのに使用される共通の電極であるが、白金以外の、例えば、Ｉｒ、Ｒｕ、Ａｕ、Ａｇ、及び、Ｃｏ等の遷移金属、或いは、ＴｉＮ、ＴａＮ、ＴｉＡｌＮＸ、及び、ＴａＡｌＮＸ等の金属窒化物が、ＲＲＡＭデバイス中の電極として使用できる。当該遷移金属に加えて、遷移金属合金もＰＣＭＯ薄膜の集積化用の電極として使用できる。一例として、これに限定されるものではないが、Ｐｔ、Ｒｈ、Ｐｄ、及び、Ｉｒを含む合金が含まれる。
【００１４】
ＣＭＲ材料、及び、一実施例としてのＰＣＭＯ薄膜が、Ｐｔ０．２Ｃｏ０．８合金による表面処理を施したロジウム基板上にスピンコーティングされる。図１に、本スピンコーティング工程が、全体的に符号１０によって矢示され、図示されている。スピンコーティングの前駆体は、酢酸金属ベースの酢酸溶液であり、本願発明者等の先行出願（米国特許出願第１０／８３１，６７７号、出願日：２００４年４月２３日）に開示されている。
【００１５】
先ず、０．２５Ｍ ＰＣＭＯ溶液が準備される（ステップ１２）。当該ＰＣＭＯ溶液がスピンコーティングチャンバー内のウェハの表面に注入される（ステップ１４）。ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する（ステップ１６）。スピンコーティングされたウェハが約１８０℃のベーキング温度で約１分間ベーキングされ（ステップ１８）、ベーキング温度が約２３０℃に昇温され、更に１分間ベーキングされる（ステップ２０）。当該ウェハは、約５００℃で約５分間、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）アニーリングされる（ステップ２２）。ステップ１４〜ステップ２２のスピンコーティング及び加熱工程が、３回繰り返される（ステップ２４）。その後、ウェハは、乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングされる（ステップ２６）。
【００１６】
ＰＣＭＯ膜の集積化は、ＳｉＯ２／シリコンウェハの上に、Ｐｔ／ＰＣＭＯ／Ｒｈを積層してなされ、ロジウム（Ｒｈ）層はＰｔ０．２Ｃｏ０．８合金で表面処理されている。当該ＰＣＭＯ膜は、約４５０〜６００℃の温度範囲から昇温された温度で約１〜６時間の時間範囲の間空気中においてポストアニーリングされる。
【００１７】
図２乃至図９に、本発明方法によって作製されたＰＣＭＯ薄膜の電気的特性の評価結果を示す。ＰＣＭＯ薄膜の書き込み特性を検討するために、該薄膜の抵抗は低抵抗状態に初期化され、単発の書き込みパルスが印加された。同様に、ＰＣＭＯ薄膜のリセット特性を検討するために、該薄膜の抵抗は高抵抗状態に初期化され、単発のリセットパルスが印加された。書き込みパルスまたはリセットパルス印加後の抵抗状態は、読み出し電圧０．５Ｖを印加して読み出された。
【００１８】
図２乃至図５に示すように、抵抗変化を生じさせるためには、電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加すべきである。リセット処理に対しては、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加すべきである。抵抗変化率は、１桁〜２桁の範囲である。
【００１９】
図６は、書き込み動作を電圧４．５Ｖ、パルス幅５０ｎｓで行い、リセット動作を電圧２Ｖ、パルス幅５μｓで行った場合の抵抗スイッチング特性を示している。
【００２０】
図７に、ＰＣＭＯ薄膜のオージェ分析結果を示す。図７より、ロジウム金属表面に薄いコバルト層の存在が明らかに示されており、ＰＣＭＯ薄膜中に強く拡散している。白金は、低濃度のため、オージェ分析では検出されていない。
【００２１】
図８及び図９は、ＰＣＭＯ薄膜のＥＤＸ（エネルギー分散型Ｘ線分析）分光分析パターンを示しており、図８は、Ｒｈ−Ｐｔ−Ｃｏ合金に対するＥＤＸ分析結果を、図９は、Ｐｔ０．２Ｃｏ０．８合金処理を施したＲｈ基板上のＰＣＭＯ膜のＥＤＸ分析結果を、夫々示している。ＰＣＭＯ薄膜中のＰｒ、Ｃａ、Ｍｎの存在の表示に加えて、Ｒｈ、Ｐｔ、及び、Ｃｏの各元素の存在が基板中において表示されている。
【００２２】
以上、本発明に係るＣＭＲ薄膜の製造方法、即ち、ＲＲＡＭ薄膜堆積のための基板表面処理方法について説明した。尚、本発明方法は、上記実施形態の方法に限定されるものではなく、特許請求の範囲で示される本発明の技術的範囲内における上記基板表面処理方法の他のバリエーションまたは修正が可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明に係るＣＭＲ薄膜の製造方法の一実施形態を示すフローチャート
【図２】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図３】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図４】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図５】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図６】本発明に係るＣＭＲ薄膜の製造方法で作製されたＰＣＭＯ薄膜のスイッチング特性を示す図
【図７】本発明に係るＣＭＲ薄膜の製造方法で作製されたＰＣＭＯ薄膜のオージェ分析結果を示す図
【図８】Ｒｈ−Ｐｔ−Ｃｏ合金基板とＰＣＭＯ薄膜のＥＤＸ（エネルギー分散型Ｘ線分析）パターンを示す図
【図９】Ｐｔ０．２Ｃｏ０．８合金処理を施したＲｈ基板のＥＤＸ（エネルギー分散型Ｘ線分析）パターンを示す図
【符号の説明】
【００２４】
１０： 本発明に係るＣＭＲ薄膜の製造方法のスピンコーティング工程全体
１２： ＣＭＲ前駆体を準備する工程
１４： ＣＭＲ前駆体をウェハの表面に注入する工程
１６： ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程
１８： ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程
２０： ウェハを約２３０℃に昇温されたベーキング温度で約１分間ベーキングする工程
２２： ウェハを約５００℃で約５分間ＲＴＡアニーリングする工程
２４： ステップ１４〜２２のウェハをスピンコーティング及び加熱する工程を３回繰り返す工程
２６： ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程
【技術分野】
【０００１】
本発明は、抵抗性ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）：ＲＲＡＭはシャープ株式会社の登録商標）の製造方法に関し、より詳細には、ＲＲＡＭ薄膜堆積用の基板として表面処理された遷移金属を使用し、表面処理された遷移金属の使用によりＲＲＡＭ薄膜に可逆的抵抗変化を付与する技術に関する。
【背景技術】
【０００２】
ＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）等のペロブスカイト金属酸化物は、超巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）を示す材料であり、電気的パルスの印加による可逆的な抵抗変化特性を示す。ＰＣＭＯ薄膜は、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）及び部分的エピタキシャルＰｔ基板の両方の上にパルスレーザアブレーション法（ＰＬＡ）で堆積していた。下記の非特許文献１及び下記特許文献１に、ＰＣＭＯ薄膜に電気的パルスを室温で印加して発生する抵抗変化についての開示がある。当該ＰＣＭＯ薄膜は、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）及び部分的エピタキシャルＰｔ基板の両方の上にパルスレーザ堆積法（ＰＬＤ）で堆積させた。電気的パルスの極性は抵抗変化の性質、つまり、抵抗の増減を決定する。Ｘ線回折（ＸＲＤ）極点図により、ＰＣＭＯ薄膜のエピタキシャル属性が確認される。
【０００３】
室温動作可能で電気的プログラム可能な抵抗性不揮発性メモリデバイスが、ＬａＡｌＯ３上のＹＢＣＯ上にエピタキシャル成長させたＰＣＭＯを用いて作製された（非特許文献１及び特許文献１参照）。この種のメモリは反転した短い電気的パルスを用いることで可逆的にプログラム可能である。メモリセルは１ビットまたは多ビット情報を記憶できる。
【０００４】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ ｅｔａｌ．，“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．７６，Ｎｏ．１９，ｐｐ．２７４９−２７５１，２０００年５月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、当該ＰＣＭＯは結晶状態でなければならず、更に、ＹＢＣＯ等の特定の下部電極上に成長されなければならず、結果として、現行のシリコン集積回路製造技術との互換性がないという問題があった。ＰＣＭＯの結晶成長温度または結晶化温度は、７００℃以上の比較的高温であるため、メモリデバイスを現行の集積回路製造技術に組み込むのが極めて困難となっている。更に付言すれば、単結晶ＰＣＭＯで回路領域全体を覆うことが不可能である。単一グレインＰＣＭＯ結晶上に形成されたメモリセルの特性と、粒界領域を覆う多グレインＰＣＭＯ結晶上に形成されたメモリセルの特性は同じでないため、回路歩留まり及びメモリ特性上の問題が生じる。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置に使用されるＣＭＲ（超巨大磁気抵抗）薄膜の製造方法は、酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、ウェハを準備する工程と、スピンコーティングチャンバー内にウェハを設置する工程と、少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、前記半導体装置を形成する工程と、を有し、前記スピンコーティング及び加熱する工程が、前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、前記ベーキング温度を約２３０℃に昇温する工程と、前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とする。
【０００７】
本発明の目的は、スピンコーティング製造処理を用いて、プログラム可能なＣＭＲ薄膜デバイスを提供することにある。
【０００８】
また、本発明の他の目的は、電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加し、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加してプログラム可能なＣＭＲ薄膜デバイスを提供することにある。
【０００９】
上述の本発明の要旨と目的は、本発明の本質を簡単に理解するために提供されたものである。図面を参照した発明を実施するための最良の形態の詳細な説明により、本発明の更なる理解が得られる。
【発明を実施するための最良の形態】
【００１０】
本発明に係るＣＭＲ薄膜の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００１１】
本発明方法による特別な表面処理後の遷移金属は、ＲＲＡＭ薄膜を集積化するための電極として使用できる。ＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）等の超巨大磁気抵抗（ＣＭＲ）物質は、電気的パルスの印加による抵抗変化特性を示す。本発明方法の第１の実施形態として、Ｐｔ０．２Ｃｏ０．８合金による表面処理を施したロジウム基板上にＰＣＭＯ薄膜を形成する。当該ＰＣＭＯ薄膜は、短い電気的パルス印加による可逆的な抵抗変化を示す。
【００１２】
ＰＣＭＯ薄膜は、可逆的な抵抗変化特性を有することが知られている。ＰＣＭＯ薄膜の抵抗は、電圧振幅５Ｖでパルス幅１００ｎｓ等のナノ秒期間の電気的パルス印加によって高抵抗状態に増加する。その抵抗を低抵抗状態にリセットするには、例えば、電圧振幅３Ｖでパルス幅１０μｓ等のマイクロ秒期間の電気的パルスを印加すればよい。かかる特徴的な抵抗スイッチング特性によって、ＰＣＭＯ薄膜は、不揮発性メモリ素子としての特筆すべき応用が期待されている。
【００１３】
白金はＰＣＭＯ薄膜を集積化するのに使用される共通の電極であるが、白金以外の、例えば、Ｉｒ、Ｒｕ、Ａｕ、Ａｇ、及び、Ｃｏ等の遷移金属、或いは、ＴｉＮ、ＴａＮ、ＴｉＡｌＮＸ、及び、ＴａＡｌＮＸ等の金属窒化物が、ＲＲＡＭデバイス中の電極として使用できる。当該遷移金属に加えて、遷移金属合金もＰＣＭＯ薄膜の集積化用の電極として使用できる。一例として、これに限定されるものではないが、Ｐｔ、Ｒｈ、Ｐｄ、及び、Ｉｒを含む合金が含まれる。
【００１４】
ＣＭＲ材料、及び、一実施例としてのＰＣＭＯ薄膜が、Ｐｔ０．２Ｃｏ０．８合金による表面処理を施したロジウム基板上にスピンコーティングされる。図１に、本スピンコーティング工程が、全体的に符号１０によって矢示され、図示されている。スピンコーティングの前駆体は、酢酸金属ベースの酢酸溶液であり、本願発明者等の先行出願（米国特許出願第１０／８３１，６７７号、出願日：２００４年４月２３日）に開示されている。
【００１５】
先ず、０．２５Ｍ ＰＣＭＯ溶液が準備される（ステップ１２）。当該ＰＣＭＯ溶液がスピンコーティングチャンバー内のウェハの表面に注入される（ステップ１４）。ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する（ステップ１６）。スピンコーティングされたウェハが約１８０℃のベーキング温度で約１分間ベーキングされ（ステップ１８）、ベーキング温度が約２３０℃に昇温され、更に１分間ベーキングされる（ステップ２０）。当該ウェハは、約５００℃で約５分間、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）アニーリングされる（ステップ２２）。ステップ１４〜ステップ２２のスピンコーティング及び加熱工程が、３回繰り返される（ステップ２４）。その後、ウェハは、乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングされる（ステップ２６）。
【００１６】
ＰＣＭＯ膜の集積化は、ＳｉＯ２／シリコンウェハの上に、Ｐｔ／ＰＣＭＯ／Ｒｈを積層してなされ、ロジウム（Ｒｈ）層はＰｔ０．２Ｃｏ０．８合金で表面処理されている。当該ＰＣＭＯ膜は、約４５０〜６００℃の温度範囲から昇温された温度で約１〜６時間の時間範囲の間空気中においてポストアニーリングされる。
【００１７】
図２乃至図９に、本発明方法によって作製されたＰＣＭＯ薄膜の電気的特性の評価結果を示す。ＰＣＭＯ薄膜の書き込み特性を検討するために、該薄膜の抵抗は低抵抗状態に初期化され、単発の書き込みパルスが印加された。同様に、ＰＣＭＯ薄膜のリセット特性を検討するために、該薄膜の抵抗は高抵抗状態に初期化され、単発のリセットパルスが印加された。書き込みパルスまたはリセットパルス印加後の抵抗状態は、読み出し電圧０．５Ｖを印加して読み出された。
【００１８】
図２乃至図５に示すように、抵抗変化を生じさせるためには、電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加すべきである。リセット処理に対しては、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加すべきである。抵抗変化率は、１桁〜２桁の範囲である。
【００１９】
図６は、書き込み動作を電圧４．５Ｖ、パルス幅５０ｎｓで行い、リセット動作を電圧２Ｖ、パルス幅５μｓで行った場合の抵抗スイッチング特性を示している。
【００２０】
図７に、ＰＣＭＯ薄膜のオージェ分析結果を示す。図７より、ロジウム金属表面に薄いコバルト層の存在が明らかに示されており、ＰＣＭＯ薄膜中に強く拡散している。白金は、低濃度のため、オージェ分析では検出されていない。
【００２１】
図８及び図９は、ＰＣＭＯ薄膜のＥＤＸ（エネルギー分散型Ｘ線分析）分光分析パターンを示しており、図８は、Ｒｈ−Ｐｔ−Ｃｏ合金に対するＥＤＸ分析結果を、図９は、Ｐｔ０．２Ｃｏ０．８合金処理を施したＲｈ基板上のＰＣＭＯ膜のＥＤＸ分析結果を、夫々示している。ＰＣＭＯ薄膜中のＰｒ、Ｃａ、Ｍｎの存在の表示に加えて、Ｒｈ、Ｐｔ、及び、Ｃｏの各元素の存在が基板中において表示されている。
【００２２】
以上、本発明に係るＣＭＲ薄膜の製造方法、即ち、ＲＲＡＭ薄膜堆積のための基板表面処理方法について説明した。尚、本発明方法は、上記実施形態の方法に限定されるものではなく、特許請求の範囲で示される本発明の技術的範囲内における上記基板表面処理方法の他のバリエーションまたは修正が可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明に係るＣＭＲ薄膜の製造方法の一実施形態を示すフローチャート
【図２】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図３】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図４】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図５】ＰＣＭＯ薄膜のスイッチング性能を示す図
【図６】本発明に係るＣＭＲ薄膜の製造方法で作製されたＰＣＭＯ薄膜のスイッチング特性を示す図
【図７】本発明に係るＣＭＲ薄膜の製造方法で作製されたＰＣＭＯ薄膜のオージェ分析結果を示す図
【図８】Ｒｈ−Ｐｔ−Ｃｏ合金基板とＰＣＭＯ薄膜のＥＤＸ（エネルギー分散型Ｘ線分析）パターンを示す図
【図９】Ｐｔ０．２Ｃｏ０．８合金処理を施したＲｈ基板のＥＤＸ（エネルギー分散型Ｘ線分析）パターンを示す図
【符号の説明】
【００２４】
１０： 本発明に係るＣＭＲ薄膜の製造方法のスピンコーティング工程全体
１２： ＣＭＲ前駆体を準備する工程
１４： ＣＭＲ前駆体をウェハの表面に注入する工程
１６： ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程
１８： ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程
２０： ウェハを約２３０℃に昇温されたベーキング温度で約１分間ベーキングする工程
２２： ウェハを約５００℃で約５分間ＲＴＡアニーリングする工程
２４： ステップ１４〜２２のウェハをスピンコーティング及び加熱する工程を３回繰り返す工程
２６： ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程
【特許請求の範囲】
【請求項１】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項２】
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項３】
前記ウェハを準備する工程が、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項４】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項５】
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項６】
最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項７】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、を有し、
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層、及び、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を備える物質群から選択される物質層をシリコン基板上に形成する工程を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項８】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項９】
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項１０】
最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項１１】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加し、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程と、を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項１２】
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【請求項１３】
前記ウェハを準備する工程が、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【請求項１４】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【請求項１】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項２】
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項３】
前記ウェハを準備する工程が、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項４】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項５】
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項６】
最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項１に記載のＣＭＲ薄膜の製造方法。
【請求項７】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、を有し、
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層、及び、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を備える物質群から選択される物質層をシリコン基板上に形成する工程を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項８】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項９】
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項１０】
最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程を有することを特徴とする請求項７に記載のＣＭＲ薄膜の製造方法。
【請求項１１】
半導体装置に使用されるＣＭＲ薄膜の製造方法であって、
酢酸金属ベースの酢酸溶液状態におけるＣＭＲ前駆体を準備する工程と、
ウェハを準備する工程と、
スピンコーティングチャンバー内にウェハを設置する工程と、
少なくとも３回繰り返されるウェハをスピンコーティング及び加熱する工程と、
前記ウェハを乾燥清浄空気中において約５００〜６００℃の温度範囲で約１〜６時間の時間範囲の間ポストアニーリングする工程と、
前記半導体装置を形成する工程と、
電圧振幅が少なくとも４．５Ｖでパルス幅が少なくとも５０ｎｓの書き込みパルスを印加し、最小電圧振幅が少なくとも２Ｖでパルス幅が少なくとも２μｓのリセットパルスを印加して前記半導体装置をプログラムする工程と、を有し、
前記スピンコーティング及び加熱する工程が、
前記ＣＭＲ前駆体を前記スピンコーティングチャンバー内に供給し、前記チャンバー内の前記ウェハの表面に注入する工程と、
前記ウェハを約１５００〜３０００ｒｐｍの範囲のスピン速度に約３０秒間加速する工程と、
前記ウェハを約１８０℃のベーキング温度で約１分間ベーキングする工程と、
前記ベーキング温度を約２３０℃に昇温する工程と、
前記ウェハを前記昇温されたベーキング温度で約１分間ベーキングする工程と、
前記ウェハを約５００℃で約５分間アニーリングする工程と、を有することを特徴とするＣＭＲ薄膜の製造方法。
【請求項１２】
前記ウェハを準備する工程が、前記ウェハ上にＰｔ０．２Ｃｏ０．８合金の表面処理を施したロジウム層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【請求項１３】
前記ウェハを準備する工程が、前記ウェハ上にＲｈ−Ｐｔ−Ｃｏ合金層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【請求項１４】
前記ウェハを準備する工程が、シリコンウェハ上にＳｉＯ２層を形成する工程を含むことを特徴とする請求項１１に記載のＣＭＲ薄膜の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２４９０１（Ｐ２００６−２４９０１Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００５−１５３２７６（Ｐ２００５−１５３２７６）
【出願日】平成１７年５月２６日（２００５．５．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１７年５月２６日（２００５．５．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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