【課題】消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できる半導体メモリ装置を提供する。
【解決手段】本発明に係る半導体メモリ装置１００は、基板１０と、基板１０の上に形成された炭化シリコン層２０と、炭化シリコン層２０の上に形成された金属酸化物層３０と、金属酸化物層３０と電気的に接続された第１電極４０と、基板１０と電気的に接続された第２電極５０と、を含む。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化されたメモリ素子を有する半導体装置を提供することを課題とする。
【解決手段】基板上に第１の半導体膜と、第２の半導体膜を形成し、第１の半導体膜及び第２の半導体膜を覆って第１の絶縁膜を形成し、第１の半導体膜及び第２の半導体膜上に、第１の絶縁膜を介してそれぞれ第１の導電膜及び第２の導電膜を形成し、第１の導電膜を覆って第２の絶縁膜を形成し、第１の半導体膜上に設けられた第１の導電膜上に第２の絶縁膜を介して第３の導電膜を選択的に形成し、第１の半導体膜に第３の導電膜をマスクとして不純物元素を導入し、第２の半導体膜に第２の導電膜を通して不純物元素を導入する。 （もっと読む）

【課題】微細化に対して有利であり、コンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造法を提供する。
【解決手段】選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上の第１絶縁膜３０及び第１バリア膜３１に第１幅Ａ１で第１方向に伸びるコンタクトホール下部３５ａが、第２絶縁膜３２を貫通して底部がコンタクトホール下部３５ａと連接し、第１方向に第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂが設けられ、コンタクトホール下部３５ａ及びコンタクトホール上部３５ｂ内にコンタクト電極３６が設けられている。 （もっと読む）

【課題】SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。
【解決手段】SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＰ型の拡散層４１上には、キャパシタ３の誘電膜用のシリコン酸化膜４２が形成されている。シリコン酸化膜４２上には、キャパシタ３の上部電極用のポリシリコン膜４３、４４が形成されている。そして、ポリシリコン膜４３の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４２の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＮ型の拡散層４０上には、キャパシタ３の誘電膜用のシリコン酸化膜４１が形成されている。シリコン酸化膜４１上には、キャパシタ３の上部電極用のポリシリコン膜４２、４３が形成されている。そして、ポリシリコン膜４２の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４１の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

【課題】ダミーセルに生じるチャージポンピング現象の対策を施し、かつ、従来よりも回路規模の小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的に浮遊状態のフローティングボディ５０を含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのデータを検出するときに検出の基準となる基準電位を生成するダミーセルＤＣと、メモリセルのゲートに接続されたワード線ＷＬＬ、ＷＬＲと、ダミーセルのゲートに接続されたダミーワード線ＤＷＬＬ、ＤＷＬＲと、メモリセルのソースまたはドレインおよびダミーセルのソースまたはドレインに接続されたビット線ＢＬＬ、ＢＬＲと、ダミーセルのソースまたはドレインに隣接し、該ダミーセルのフローティングボディと同じ導電型の拡散層８０と、ダミーセルのフローティングボディ、ダミーセルのソースまたはドレイン、および、拡散層はバイポーラトランジスタＢＰＴＬ、ＢＰＴＲを構成する。 （もっと読む）

【課題】不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えた所望特性の半導体装置を低コストの下に製造し易い半導体装置の製造方法を得ること。
【解決手段】不揮発性メモリ素子と、電界効果トランジスタと、バイポーラトランジスタとを備えた半導体装置を製造するにあたって、１つのポリシリコン膜をパターニングして、不揮発性メモリ素子での浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン膜３３ａとバイポーラトランジスタのエミッタ電極６２とを一緒に形成し、その後、不揮発性メモリ素子での絶縁膜の元となる浮遊ゲート用積層膜を浮遊ゲート用ポリシリコン膜３３ａ上に形成してから、不揮発性メモリ素子の制御ゲート電極、絶縁膜、および浮遊ゲート電極、ならびに電界効果トランジスタのゲート電極を形成する。 （もっと読む）

【課題】D-Aコンバータの性能を向上させることができる。
【解決手段】複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備するDACであって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。 （もっと読む）

【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。 （もっと読む）

本発明は、メモリを構成する各部分が２つの異なる基板上に配置されている、メモリ回路構造（１０）に関するものである。メモリセルアレイ（１６）は、特に、１つの基板に配置されている。制御回路（３８）は、特に、他の基板に配置されている。メモリを適切に分割することで、製造コストの大幅な低減を図ることができる。
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