トランジスタの制御ゲート（２８）およびウェル領域（１２）に、それぞれ、第１および第２の電圧を印加するステップを含む不揮発性メモリのトランジスタ（１０）の電荷蓄積場所から放電するための方法。第１の電圧はトランジスタの制御ゲートに印加され、制御ゲートは、トランジスタの選択ゲート（１８）に隣接して位置する一部を少なくとも有する。トランジスタは、制御ゲートの下に位置するトランジスタの構造の誘電体（２２，２６）内に配置されたナノクラスタ（２４）を有する電荷蓄積場所を含む。最後に、第２の電圧が、制御ゲートの下に位置するウェル領域（１２）に印加される。第１の電圧および第２の電圧の印加により、電荷蓄積場所のナノクラスタから電子を放出するために前記構造の両端に電圧差が発生する。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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メモリは、チャネル領域（１７２５）を含む半導体構造（１１０５）の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所（１７１３、１７１５、１７０９及び１７１１）とを有する。チャネル領域は、２つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース／ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ（１８０１）内に実装することができ、一方のゲート構造が１つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが１ビットのデータを記憶する、４つの電荷蓄積場所を含む。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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ＳＯＮＯＳフラッシュメモリセル（２４）をＵＶにより誘発される電荷から保護する方法であって、ＳＯＮＯＳフラッシュメモリセル（２４）を半導体デバイス（１０、５０）に製造するステップと、ＳＯＮＯＳフラッシュメモリセル（２４）上に、少なくとも１つのＵＶ保護層（３８、４６、４８、又は５２）を蒸着させるステップとを含み、ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。ＳＯＮＯＳフラッシュメモリセル（２４）と、少なくとも１つのＵＶ保護層（３８、４６、４８又は５２）（ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる）を含むＳＯＮＯＳフラッシュメモリデバイス（１０、５０）が提供される。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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メモリセル４８のアレイ３０にデータパターンをストアし、再生するための方法であり、活性コラム４５ｂ及び４５ｇと、不活性コラム４５ｃ及び４５ｆとを含み、活性コラム４５ｂ及び４５ｇにデータパターンをストアする。不活性メモリセルプログラミングパターン３２が識別される。バルク消去中、過消去及び活性メモリセル４８への電流リークを回避するために定期的に電荷をストアする目的で電荷がストアされる、不活性コラム４５ｃ及び４５ｆのメモリセル４８の全てあるいは選択された複数のメモリセルを、前述の不活性メモリセルプログラミングパターン３２が識別する。
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【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。 （もっと読む）