個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタに関する。より詳細には、個別ゲート構造を備えたトランジスタを形成する方法に関する。
【背景技術】
【０００２】
チャネル領域の側壁に隣接するゲート構造を備えたトランジスタを使用して、回路を半導体装置の中に実現する。このようなトランジスタの一例として、フィンＦＥＴトランジスタが挙げられる。通常、フィンＦＥＴトランジスタは、基板に垂直に延びるフィン構造の中に位置するチャネル領域と、フィン構造のチャネルの両辺に沿って位置する縦型ゲート部分を含むゲート構造とを含んでいる。特定の実施形態では、チャネル領域は、上に延びるソース領域とドレイン領域との間で延びる。フィンＦＥＴトランジスタの例は、米国特許第６，４１３，８０２号に示されている。
【０００３】
半導体装置には、チャネル領域の各側壁に隣接して位置する個別ゲート構造を備えたトランジスタを用いることが望ましい。しかしながら、このようなトランジスタを形成することは難しい。例えば、米国特許第６，４３３，６０９号の図２Ｂには、個別ゲート構造を備えたフィンＦＥＴが示されている。しかしながら、この特許は、ゲート構造をフィン構造の頂部の上で分割するための位置合わせ問題に起因して形成が困難になる方法を開示している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
望まれるのは、個別ゲート構造を備えたトランジスタを形成する方法を改善することである。
【課題を解決するための手段】
【０００５】
本発明の一態様における半導体装置を形成する方法は、基板及び基板の上に半導体構造を設けることを含む。半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する。本方法は、更に、少なくとも一つの実質的に共形な層を基板の上に堆積させることを含む。少なくとも一つの実質的に共形な層は少なくとも一つのゲート材料層を含む。少なくとも一つの実質的に共形な層は、半導体構造の上の所定の高さに頂部表面を有する。本方法は、更に、実質的に平坦な層を、基板の上であり、かつ半導体構造の上の少なくとも一つの実質的に共形な層の頂部表面の高さよりも低い位置に形成すること、半導体構造の頂部表面の上のゲート材料層を、研磨以外の方法でエッチングすることを含む。
【０００６】
本発明の別の態様における半導体装置を形成する方法は、基板及び基板の上に半導体構造を設けることを含む。半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する。本方法は、更に、ゲート材料から成る第１の実質的に共形な層を基板の上に、かつ半導体構造の上に堆積させること、所定の材料から成る第２の実質的に共形な層を、第１の実質的に共形な層の上に堆積させること、第２の実質的に共形な層を堆積させた後に、実質的に平坦な層を基板の上に形成することを含む。本方法は、更に、半導体構造の頂部表面の上の第１の実質的に共形な層をエッチングすること、半導体構造の頂部表面の上の第２の実質的に共形な層をエッチングすること、第１の実質的に共形な層の一部に接触するコンタクトを形成することを含む。
【０００７】
本発明の別の態様における半導体構造を形成する方法は、基板を設けること、基板の上に半導体フィンを形成することを含む。フィンは第１側壁及び第２側壁を有する。本方法は、更に、電荷蓄積材料層を基板の上に形成することを含む。電荷蓄積材料層は、フィンの第１側壁に隣接する第１部分及びフィンの第２側壁に隣接する第２部分を含む。本方法は、更に、電荷蓄積材料層を形成した後に、ゲート材料層を基板の上に形成することを含む。ゲート材料層は、フィンの第１側壁に隣接する第１部分及びフィンの第２側壁に隣接する第２部分を含む。本方法は、更に、半導体フィンの上のゲート材料層を除去することを含む。
【発明を実施するための最良の形態】
【０００８】
添付図面を参照することにより、当該技術分野の当業者は本発明について更に深く理解することができ、かつ当該技術分野の当業者には、本発明の多くの目的、特徴、及び利点が明らかとなろう。
【０００９】
特に断らない限り、同じ参照符号を異なる図において使用して、同じ構成要素を指すものとする。
以下に、本発明を実現する形態に関する詳細な記述を示す。本記述は本発明を例示するために為されるものであり、本発明を制限するものと解釈されるべきではない。
【００１０】
図１は、本発明による個別ゲート構造を備えたトランジスタを形成する一工程の間での半導体ウェハの一実施形態の部分側部断面図を示している。ウェハ１０１は絶縁層１０３を備えた基板を含む。構造１０４は絶縁層１０３の上に形成されている。構造１０４は、絶縁層１０３の上に形成されている半導体構造部分１０５と、半導体構造部分１０５及び層１０３の上に形成されている誘電体部分１１１（例えば、二酸化シリコン）と、部分１１１及び部分１０５の上に位置する窒化物部分１０９とを含む。一実施形態では、構造１０４は、半導体材料層を層１０３の上に堆積させ、誘電体層を半導体層の上に形成し（例えば、半導体層の熱酸化により、または高Ｋ誘電体の原子層堆積により）、次に、窒化物層を誘電体の上に堆積させることにより形成される。次に、半導体層、誘電体層、及び窒化物層をパターニングして構造１０４を形成する。その後、誘電体層１０６を半導体構造部分１０５の側壁の上に形成する。後で示すように、トランジスタのチャネル領域及び電流端子領域を構造１０４の半導体構造部分１０５の中に形成する。一実施形態では、半導体構造部分１０５は、絶縁層１０３上に接合されたエピタキシャル・シリコンから作製される。他の実施形態では、部分１０５はポリシリコンまたは他の半導体材料により作製される。一実施形態では、構造１０４はフィンＦＥＴのフィン構造である。他の実施形態では、部分１０９は、エッチング用ハード・マスクとして利用することができる他の材料（例えば他の誘電体）により作製される。
【００１１】
次に、図２を参照すると、共形なポリシリコン層２０３が構造１０４上を含むウェハ１０１の上に堆積されている。後で示すように、ポリシリコン層２０３を利用して、フィンＦＥＴトランジスタの個別ゲート構造を形成する。他の実施形態では、層２０３は、例えばタングステン、チタン、タンタル、タンタル・シリコン窒化物、コバルト・シリサイドまたはニッケル・シリサイドのようなシリサイド、ゲルマニウム、シリコン・ゲルマニウム、他の金属、またはこれらの材料の組み合わせのような他のゲート材料により作製される。図示の実施形態では、共形な窒化物層２０５を、次に、層２０３の上に堆積させる。一実施形態では、層２０５は、エッチング層２０３の反射防止コーティング及びハード・マスクの両方として使用される。層２０５は、特定の実施形態では設けなくてもよい。特定の実施形態では、層２０３は、層２０５の堆積前にドープされる。これらの実施形態では、層２０５は、種々のエネルギー、角度、及び／又は元素を使用する１回または複数回のイオン注入によりドープされる。例えば、一実施形態では、図２に示す図に対して層２０３の左側には、第１ドーパントが第１角度でドープされ、当該部分を第１導電型とし、図２に示す図に対して層２０３の右側には、図２に示す図に対して第２角度でドープされ、当該部分を第２導電型としてもよい。
【００１２】
図３は、層２０５及び２０３をパターニングしてゲート構造３０１を形成した後のウェハ１０１の部分等角図である。特定の実施形態では、層２０５及び２０３は、従来のフォトリソグラフィ法を利用することによりパターニングされる。パターニングの間、窒化物部分１０９のうちの、構造１０４の上に位置するが、ゲート構造３０１の下には位置しない部分を除去する。他の実施形態では、窒化物部分１０９のうちのこの部分は製造工程の後の工程において除去される。
【００１３】
構造１０４は、電流端子領域３０３及び３０５を含み、これらの領域は構造１０４の部分１０５の各端部に位置する。結果として得られるトランジスタ構造が電界効果トランジスタ（ＦＥＴ：Filed Effect Transistor ）である一実施形態では、領域３０３及び３０５はソース領域及びドレイン領域としてそれぞれ機能する。領域３０３及び３０５は、この場合は、例えばイオン注入またはプラズマ・ドーピングによりドープされる。
【００１４】
図４は、平坦層４０３をウェハ１０１の上に堆積させた後のウェハ１０１の部分断面図を示している。特定の実施形態では、層４０３は、例えばフォト・レジスト、スピン・オン・ガラス、または有機反射防止コーティング材料により作製される。層４０３は、スピン塗布により、あるいは化学気相成長に引き続いて化学的機械研磨またはリフローを行なうことにより形成される。
【００１５】
図５は、層４０３を、窒化物層２０３のうちの構造１０４の上に位置する部分５０５の頂部下方の高さにまでエッチ・バックして、部分５０５を露出させた後のウェハ１０１を示している。一実施形態では、層４０３は、例えば従来のドライ・エッチングまたはウェット・エッチングによりエッチ・バックされる。図示の実施形態では、エッチ・バックの後、層４０３は、少なくとも層２０５の部分５０３を覆うのに十分な厚さを有しているため、層２０５の部分５０５は、部分５０３が除去されることなく、エッチングにより除去される。
【００１６】
他の実施形態では、図５に示すような層４０３の結果として得られる構造は、層４０３の材料を、図５に示す高さ、または他の所望の高さにまで平坦に堆積させることにより形成される。
【００１７】
図６は、窒化物層２０５のうちの構造１０４の上に位置する部分５０５をエッチングにより除去した後の、図５と同じ図を示している。図６に示すように、層４０３は、層２０５の部分５０３が部分５０５のエッチングの間に除去されることがないように部分５０３を保護する。
【００１８】
図７を参照すると、層２０５の部分５０５を除去した後、層２０３のうちの、以前、層２０５の除去部分５０５の下方に位置していた部分を、研磨以外（non-abrasive）の方法によるエッチング（例えば、ウェットまたはドライ）により除去することによって、個別ゲート構造７０１及び７０３が形成されている。層４０３（層２０５の残存部分と共に）は、層２０３の部分７０７及び７０９が層２０３のエッチングの間に除去されることがないようにこれらの部分を保護する。ゲート構造７０１及び７０３はそれぞれ、構造１０４の側壁に沿って位置する垂直部分を有する。
【００１９】
個別ゲート構造の形成に平坦層を利用することによって、ゲート材料の一部を除去してトランジスタの個別のゲート構造をマスク工程を追加することなく形成することができる。特定の実施形態では、平坦層によって、ゲート構造のうちの構造１０４の上の部分を除去することができ、ゲート構造のうちの個別ゲート構造を形成するために使用される部分を除去することがない。特定の実施形態では、共形な層のうちの構造１０４の上に位置するゲート材料を含む各部分は平坦層から露出するため、これらの部分を、例えばエッチングにより除去して、追加のマスク工程を使用することなく、ゲート構造を絶縁することができる。従って、前述した個別のゲートの形成に際する位置合わせ問題を回避することができる。
【００２０】
図８は、層４０３及び２０５の残存部分を除去した後の、図７と同じ図を示している。特定の実施形態では、これらの層は、ウェットまたはドライ・エッチングにより除去される。他の実施形態では、層４０３及び２０５の残存部分は除去されない。
【００２１】
図９は、図８に示すトランジスタの等角図を示している。後の処理工程において、トランジスタのスペーサ及びシリサイド層を従来の半導体技術を使用して形成する。領域９０３及び９０５は電流端子コンタクトとして（例えば、ＦＥＴのソース／ドレイン・コンタクトとして）機能する。また、領域９０７及び９０９は、ゲート構造７０１及び７０３のゲート・コンタクトとしてそれぞれ機能する。
【００２２】
図１０は、ゲート・ビア１００３及び１００５を領域９０７及び９０９の上にそれぞれ形成した後の、図８と同じ図を示している。低Ｋ誘電体材料１００９は、結果として得られるトランジスタ構造の上に堆積する形で示されている。本明細書では示されていない、あるいは記載されてない他の従来の処理工程をウェハ１０１に対して実行して、半導体装置の他の従来の構造（例えば配線またはパッシベーション層のような）を形成することができる。その後、ウェハを単体化して、ウェハの複数の集積回路を分離する。
【００２３】
本発明による個別ゲート構造を備えたトランジスタを、他のプロセスによって形成してもよい。例えば、平坦層４０３の形成及び（例えば層２０３における）ゲート材料のうちの構造１０４上に位置する部分の除去を、図１０に関連して上述したスペーサ及び／又はシリサイドの形成の後に行なってもよい。また、個別ゲート構造を備えたトランジスタを、共形な窒化物層２０５を利用しないで形成してもよい。これらの実施形態では、平坦層４０３は、ゲート材料層（例えば２０３）のうちの構造１０４上に位置する層の頂部が露出してエッチングされるように形成される。
【００２４】
特定の実施形態では、複数の個別ゲート構造は、物理配線（例えば、複数のゲート構造の間に延びる導電材料）または複数のゲート構造の選択的な接続を可能にする他のトランジスタによって接続される。
【００２５】
図１１〜１７は、本発明による個別ゲート構造を備えたトランジスタの別の実施形態を形成する種々の工程における半導体ウェハの図を示している。形成されるトランジスタは、トランジスタのゲートとチャネル領域との間に位置する電荷蓄積部分も含む。後に議論されるように、このようなトランジスタはデータを電荷蓄積部分に保存する不揮発性メモリ素子として利用可能である。
【００２６】
ウェハ１１０１は、絶縁層１１０３を有する基板を含む。構造１１０４は絶縁層１１０３の上に形成されている。一実施形態では、構造１１０４は、電荷蓄積部分を有するフィンＦＥＴトランジスタの「フィン」構造である。構造１１０４は、絶縁層１１０３上に形成される半導体構造部分１１０５と、半導体構造部分１１０５及び層１１０３の上に形成される誘電体部分１１１１（例えば二酸化シリコン）と、部分１１１１及び部分１１０５の上に位置する窒化物部分１１０９とを含む。一実施形態では、構造１１０４は、半導体材料層を層１１０３の上に堆積させ、誘電体層を半導体層の上に形成し（例えば、半導体層の熱酸化により、あるいは高Ｋ誘電体の原子層堆積により）、次に、窒化物層を誘電体の上に堆積させることにより形成される。次に、半導体層、誘電体層、及び窒化物層をパターニングして、半導体層、誘電体部分１１１１、及び窒化物部分１１０９の側壁が互いに同一平面上にある構造を形成する。図示の実施形態では、半導体層の残りの部分を次に調整して（例えば、等方性ドライ・エッチングを使用して）、残りの半導体層の側壁を後退させて図１１に示すように部分１１０５を形成する。他の実施形態では、構造部分１１０５を調整しない。特定の実施形態では、構造部分１１０５を、半導体層をパターニングする前に従来の半導体処理方法によりドープして、部分１１０５のチャネル領域を特定導電型とする。
【００２７】
その後、誘電体層１１０７を半導体構造部分１１０５の側壁の上に形成する。後に示すように、チャネル領域及び電流端子領域を部分１１０５の中に形成する。一実施形態では、半導体構造部分１１０５は、絶縁層１１０３上に接合されたエピタキシャル・シリコンにより作製される。他の実施形態では、部分１１０５はポリシリコンまたは他の半導体材料により作製される。一実施形態では、構造１１０４はフィンＦＥＴのフィン構造である。
【００２８】
図１２を参照すると、次に、電荷蓄積材料層１２０３が、構造１１０４を含むウェハ１１０１の上に堆積されている。一実施形態では、層１２０３は、ポリシリコン（例えば浮遊ゲート・トランジスタの場合と同じように）のような導電材料から成る層を含む。他の実施形態では、層１２０３は、複数の電荷トラップ・エレメントを有する材料を含む他のタイプの電荷蓄積材料（例えば、薄膜トランジスタの場合の窒化シリコン）を含む。他の実施形態では更に、層１２０３は個別電荷蓄積材料（例えば、誘電体層に埋め込まれるシリコン・ナノ結晶）を含む。特定の実施形態では、ナノ結晶は直径が２〜１０ｎｍであり、かつ３〜１０ｅ^１１／ｃｍ^２の密度を有する。他の実施形態では、層１２０３は、例えばシリコン・ナノ結晶層及びシリコン・ナノ結晶層上に堆積する窒化シリコン層、または２つの誘電体材料層の間に埋め込まれるシリコン・ナノ結晶層のような複数の層により形成される。
【００２９】
図１３は、層１２０３をエッチングして、層１２０３のうちの窒化物部分１１０９及び絶縁層１１０３の上に位置する部分を除去した後のウェハ１１０１の部分断面図を示している。層１２０３の残りの各部分は、後にエッチングされ、構造１１０４の対向する側壁の上に位置する分離された電荷蓄積構造１３０７及び１３０５を形成する。一実施形態では、層１２０３を等方性ドライ・エッチングを用いてエッチングして蓄積構造１３０７及び１３０５を形成する。電荷蓄積材料が高抵抗率材料により作製され、ほとんどリーク電流が流れないような特定の実施形態では、層１２０３はエッチングされない。このような実施形態では、電荷蓄積部分を有する電荷蓄積構造は連続層１２０３の一部となる。
【００３０】
図１４は、誘電体から成る共形な制御層１４０３をウェハ１１０１の上に堆積させた後に、更に、共形なゲート材料層１４０７を層１４０３の上に堆積させた後のウェハ１１０１の部分断面図を示している。
【００３１】
ゲート材料層１４０７を堆積させた後、図２〜８に関して上述したプロセスと同様のプロセスによりウェハを更に処理して、２つのゲート構造を形成する。例えば、図２の窒化物層２０５と同様の窒化物層（図示せず）を層１４０７の上に堆積させる。次に、その窒化物層及び層１４０７をパターニングして、図３に示すゲート構造３０１と同様のゲート構造を形成する。特定の実施形態では、電荷蓄積層１２０３のうちの誘電体層１１０７の側部の上に位置し、かつゲート構造の下には位置しない部分を、層１４０７のエッチング後にエッチングする。ゲート構造を形成した後、（図５に示す層４０３と同様の）平坦層を形成するが、この場合、窒化物層のうちの構造１１０４の上方に位置する部分を露出させる（図５及び図５に関して説明している記載を参照されたい）。窒化物層の露出部分を除去した後、図６〜８及びこれらの図に関する説明において示されている方法と同様の方法で、構造１１０４の上方に位置するゲート材料をエッチングしてゲート構造１５０５及び１５０３を形成する（図１５を参照されたい）。
【００３２】
図１５は、ゲート構造１５０５及び１５０３を形成した後のウェハ１１０１の部分側面図を示している。図１６は、図１５に示すトランジスタ構造の部分等角図である。領域１６０７及び１６０５は電流端子領域として機能し、これらの電流端子領域には、電流端子コンタクト（例えば、ＦＥＴのソース／ドレイン・コンタクト）として機能する１６１１及び１６１３が設けられている。また、領域１６２０及び１６１７は、それぞれゲート構造１５０５及び１５０３のゲート・コンタクトとして機能する。
【００３３】
特定の実施形態では、ゲート構造１５０３及び１５０５はドープされる。これらのゲート構造の材料は、一実施形態では、窒化物層（例えば２０５）をゲート材料層上に堆積させる前に、ドープされる。また、特定の実施形態では、電流端子領域１６０７及び１６０５は、ゲート構造１５０５及び１５０３を形成した後にドープされ、半導体構造部分１１０５のチャネル領域の導電型とは異なる導電型が実現される。
【００３４】
後の処理工程では、シリサイド層、スペーサ、ゲート・ビア、及び電流端子ビアをトランジスタ構造１６２１の上に従来の半導体技術を使用して形成する。低Ｋ誘電体材料（例えば１００９）も、結果として得られるトランジスタ構造１６２１の上に堆積させることができる。本明細書では示されていない、あるいは記載されていない他の従来の処理工程をウェハ１１０１に実施して集積回路の他の従来構造（例えば配線及びパッシベーション層のような）を形成する。
【００３５】
図１６に示す、結果として得られるトランジスタ構造１６２１は不揮発性メモリ・セルとして利用することができ、このメモリ・セルは、４つの分離された電荷蓄積部分（各２つは、電荷蓄積構造１３０５及び１３０７にそれぞれ含まれる）を有し、４つの電荷蓄積部分はそれぞれが１ビット・データを保存する。
【００３６】
図１７は、図１６に示すトランジスタ構造１６２１の一部を切断したときの上面図である。電荷蓄積構造１３０５は２つの電荷蓄積部分１７０９及び１７１１を含み、電荷蓄積構造１３０７は２つの電荷蓄積部分１７１３及び１７１５を含む。これらの４つの電荷蓄積部分に対して、電圧を電流端子領域１６０５及び１６０７、及びゲート構造１５０３及び１５０５に印加することにより、書き込み、読み出し、及び／又は消去を行なうことができる。
【００３７】
一実施形態では、トランジスタ構造１６２１は２つの機能ＭＯＳＦＥＴトランジスタとして動作し、これらのＭＯＳＦＥＴトランジスタは、ソース／ドレイン領域を共有し、かつそれぞれが２つの電荷蓄積部分を有する。ゲート構造１５０３は、これらの機能トランジスタのうちの一方のゲートとして機能し、ゲート構造１５０５は、他方の機能トランジスタのゲートとして機能する。電荷蓄積部分１７０９及び１７１１は、ゲート構造１５０３をそのゲートとして有する機能トランジスタの電荷蓄積部分として機能する。電荷蓄積部分１７１３及び１７１５は、ゲート構造１５０５をそのゲートとして有する機能トランジスタの電荷蓄積部分として機能する。
【００３８】
図示の実施形態では、半導体構造部分１１０５は、電流端子領域１６０５と１６０７との間に位置するチャネル領域１７２５（破線によりほぼ区分される）を含む。チャネル領域１７２５にドープしてこのチャネル領域を第１導電型とし、電流端子領域１６０５及び１６０７にドープしてこれらの電流端子領域を第２導電型とする。
【００３９】
トランジスタ構造１６２１が動作している間、ゲート構造１５０３に関連する機能トランジスタのしきい値電圧を超える電圧をゲート構造１５０３に印加すると、反転領域が、ゲート構造１５０３に隣接するチャネル領域１７２５の側壁に沿って形成される。ゲート構造１５０５に関連する機能トランジスタのしきい値電圧を超える電圧をゲート構造１５０５に印加すると、反転層が、ゲート構造１５０５に隣接するチャネル領域１７２５の側壁に沿って形成される。部分１１０５がゲート構造１５０３と１５０５との間で比較的薄いような特定の実施形態では、反転層が生じる領域が重なる可能性がある。
【００４０】
電荷をこれらの電荷蓄積部分の各々に注入して（例えば、ホット・キャリア注入により）、当該電荷蓄積部分に関連する機能トランジスタのしきい値電圧を大きくすることができる。例えば、電荷を電荷蓄積部分１７０９に保存するために、正電圧（Ｖｐｐ）をゲート構造１５０３に印加し、１／２Ｖｐｐを電流端子領域１６０５に印加し、接地電位を電流端子領域１６０７及びゲート構造１５０５に印加する。
【００４１】
これらの電荷蓄積部分の各々に対して、互いに独立した形で読み出しを行なうことができる。正電圧（Ｖｄｄ）を、電荷蓄積部分に隣接するゲート構造に印加し、かつ正電圧（Ｖｄｄ）を、電荷蓄積部分の反対側の電流端子に印加することにより、電荷蓄積部分に保存される電荷を効果的に読み出すことができ、他の電荷蓄積部分に保存される電荷の影響を受けることがない。例えば、電荷蓄積部分１７０９に対する読み出しを行なうために、正電圧を、ゲート構造１５０３及び電流端子領域１６０７に印加し、かつ接地電位（ＶＳＳ）をゲート構造１５０５及び電流端子領域１６０５に印加する。電流端子領域１６０７に印加する電圧を十分に大きい正の電圧にして、その大きい正の電圧によって、電荷蓄積部分１７１１に含まれる全ての電荷が効果的にマスクされるか、あるいは遮断されるようにする。このようにして、チャネル領域を通る電流は主として部分１７０９に保存される電荷の影響を受けるが、他の電荷蓄積部分に保存される電荷の影響は決して受けることがない。
【００４２】
電荷蓄積部分に保存されている電荷を消去するために、ホット・ホール注入法を利用することができる。例えば、電荷蓄積部分１７０９に保存されている電荷を消去するために、負電圧（−Ｖｐｐ）をゲート構造１５０３に印加し、かつ正電圧（Ｖｐｐ）を、電荷蓄積部分１７０９に隣接する電流端子領域１６０５に印加する。接地電位（Ｖｓｓ）を電流端子領域１６０５及びゲート構造１５０５に印加する。
【００４３】
別の実施形態では、構造１６２１の電荷蓄積部分に対する消去は、同時に、負電圧（−Ｖｐｐ）をゲート構造１５０３及び１５０５に印加し、かつ正電圧（Ｖｐｐ）を電流端子領域１６０５及び１６０７に印加することにより行なうことができる。
【００４４】
他の実施形態では、他の書き込み方法、読み出し方法、及び／又は消去方法を利用して、トランジスタ構造１６２１の電荷蓄積部分の電荷を書き込み、読み出し、かつ／または消去することができる。例えば、２つの蓄積部分を有する不揮発性メモリ・セルに対する読み出しを行なう他の従来方法を使用してもよい。
【００４５】
他の実施形態では、トランジスタ構造１６２１が２つの電荷蓄積部分のみを用いるようにトランジスタ構造を利用することができる。一つのこのような実施形態では、第１電荷蓄積部分が電荷蓄積構造１３０５の中に位置し、第２電荷蓄積部分が電荷蓄積構造１３０７の中に位置する。これらの実施形態では、トランジスタ構造１６２１は２つの機能トランジスタとして利用され、各機能トランジスタは一つの電荷蓄積部分を有する。このような実施形態の一例では、電荷蓄積層は、例えば浮遊ゲート・トランジスタの場合におけるような導電材料（例えばポリシリコン）により作製される。
【００４６】
２つの電荷蓄積部分しか持たない他の実施形態では、各電荷蓄積構造（１３０５及び１３０７）は個別に電荷を保存することができ、トランジスタ構造１６２１に対する読み出しは、４つのしきい値電圧レベルを有する単一の機能トランジスタに対する読み出しとして行なわれる。しきい値電圧はこれらの電荷蓄積構造の両方に保存される電荷の関数となる。本実施形態では、電荷蓄積構造に対する書き込みは、ゲート構造に異なる電圧を印加することにより行われる。トランジスタ構造に対する読み出しは、これらのゲート構造の両方に単一の電圧を印加することにより行われる。これらの実施形態のうちの特定の実施形態では、ゲート構造は異なる導電型であることが好ましい、あるいは異なる仕事関数を有する。
【００４７】
他の実施形態では、チャネル領域の側壁に隣接するゲート構造を有するトランジスタ構造は他の構成を有することができる。例えば、チャネル領域１７２５の幅、長さ、及び／又は高さを他の寸法にしてもよい。また、他の実施形態では、複数のトランジスタ構造を連結し、各トランジスタ構造が隣接するトランジスタ構造と共に電流端子領域（例えば１６０７）を共有するようにすることができる。チャネル領域（例えば１７２５）及びゲート構造（例えば１５０３及び１５０５）は、共有電流端子領域（例えば１６０７と１６０５）の間に位置させる。このような実施形態の例は、図１８に示すアレイにより表わすことができ、この場合、一つのトランジスタ構造の電流端子領域は別のトランジスタ構造の電流端子として機能する。例えば、図１６を参照すると、第２中間構造（図示せず）は、構造１１０４の中間構造１６３１が末端構造１６３０から延びるのとは反対の方向（図１７に示す図に対して左側の方向）に末端構造１６３０から延びる。第３中間構造（図示せず）は、中間構造１６３１が末端構造１６２９から延びるのとは反対の方向（図１７に示す図に対して右側の方向）に末端構造１６２９から延びる。ゲート構造１５０３及び１５０５と同様のゲート構造ペアが、第２中間構造及び第３中間構造の各側壁に隣接し、中間構造１６３１に対してゲート構造１５０３及び１５０５の位置と同様である。
【００４８】
他の実施形態では、ゲート構造１５０３及び１５０５は異なる導電型とすることができる。これは、一実施形態では、異なるドーパント元素を角度を付けてイオン注入することにより行なわれる。例えば、ゲート構造１５０５にはＰ＋ドーパントを注入し、ゲート構造１５０３にはＮ＋ドーパントを注入する。
【００４９】
図１８はトランジスタ構造１６２１を、４つの蓄積部分（１７１３，１７０９，１７１５，１７１１）を含むメモリ・セルとして用いる不揮発性メモリ・アレイの回路図である。一実施形態では、アレイ１８０１は集積回路装置の不揮発性メモリ・アレイである。アレイ１８０１は多くのメモリ・セルを含み、各セル（例えば、１８０９，１８０５，１８０７）は、トランジスタ構造１６２１と同様のトランジスタ構造を用いる。各セルは、蓄積部分１７１３，１７０９，１７１５，１７１１と同様の４つの蓄積部分を含む。
【００５０】
各セルのゲート構造（例えば、１５０５及び１５０３）はワード・ラインに接続されている。例えば、ゲート構造１５０５はワード・ラインＷＬ０に接続され、ゲート構造１５０３はワード・ラインＷＬ１に接続されている。メモリ・セルの各電流端子領域はビット・ラインに接続されている。例えば、端子領域の端子コンタクト１６１１はビット・ラインＢＬ１に接続され、電流端子コンタクト１６１３はビット・ラインＢＬ２に接続されている。アレイ１８０１のビット・ライン（ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３）及びワード・ライン（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）は従来のメモリ・アレイ制御回路（図示せず）に接続され、この制御回路がこれらのラインの電圧を制御する。メモリ・セル群はアレイ１８０１として行及び列に配列される。図示の実施形態では、セル１８０９及びトランジスタ構造１６２１のセルは同じ行に位置し、セル１８０９及び１８０７は同じ列に位置する。
【００５１】
図１９は、図１８に示すビット・ライン及びワード・ラインに印加される電圧を示し、これらの電圧により、蓄積部分１７１３に対する書き込み、消去、及び読み出しを行なう。一実施形態では、Ｖｐｐ＝８．０Ｖ，Ｖｓｓ＝０，Ｖｄｄ＝４．０である。蓄積部分１７１３に対する読み出しを行なうために、ＢＬ１は、図１９の表の「ＳＡ」で示すようにセンス・アンプ（図示せず）に接続され、トランジスタが導通しているか否かが判断される。トランジスタが導通しているか否かは、電荷が読み出し対象の電荷蓄積部分（例えば１７１３）に保存されているか否かによって変わる。部分１７１３に対して書き込みを行なうために、ＶＰＰ／２の電圧をビット・ラインＢＬ１及びＢＬ１の手前に位置する全てのビット・ライン（例えばＢＬ０）に印加して、ＢＬ１の手前に位置するワード・ラインＷＬ０に接続されているゲートを有する部分（例えば、電荷蓄積部分１８２１）に対する書き込みが行われないようにする。接地電圧ＶＳＳをＢＬ１の後ろに位置する全てのビット・ライン（例えば、ＢＬ２及びＢＬ３）に印加して、ＢＬ２の後ろに位置する電荷蓄積部分（例えば１８２３）に対して誤って書き込みが行われることがないようにする。
【００５２】
他の実施形態では、アレイ１８０１の電荷蓄積部分に対する消去はブロック消去機能により実施される。これらの実施形態では、正電圧を全てのビット・ラインに印加し、かつ負電圧を全てのワード・ラインに印加する。
【００５３】
図２０は、図１８に示すビット・ライン及びワード・ラインに印加される電圧を示し、これらの電圧により、蓄積部分１７１１に対する書き込み、消去、及び読み出しを行なう。
【００５４】
図１９，２０の表に示されているように、書き込み、消去、または読み出し対象の電荷蓄積部分の反対側のセルのゲートを、これらの動作の間に接地（ＶＳＳ）にバイアスする。例えば、電荷蓄積部分１７１３の反対側のゲート構造１５０３を、部分１７１３に対する書き込み動作、消去動作、及び読み出し動作の間にＶＳＳにバイアスする。
【００５５】
図２１及び２２は、別の実施形態におけるアレイ１８０１のビット・ライン及びワード・ラインに印加される電圧を示しており、これらの電圧により、１８０１の電荷蓄積部分に対する書き込み、消去、及び読み出しを行なわれる。本実施形態では、書き込み対象のセルの電荷蓄積部分の反対側のゲートを、当該部分に関連するセルのゲートの電圧の反転電圧にバイアスする。例えば、図２１を参照すると、部分１７１３に対する書き込みを行なうために、ゲート構造１５０５に接続され、かつ電荷蓄積部分１７１３に関連するワード・ライン（ＷＬ０）に正電圧ＶＰＰを印加し、ゲート構造１５０３に接続され、かつ電荷蓄積部分１７１３の反対側に位置するワード・ライン（ＷＬ１）に−ＶＰＰを印加する。本実施形態では、トランジスタ構造のチャネル領域の幅及び導電型は、ゲート構造に隣接するチャネル領域の電位が対向するゲート構造による影響を受けるように選択される。
【００５６】
負の書き込み電圧を、書き込み対象の電荷蓄積部分の反対側のゲートに印加することができるため、書き込み対象のセルに関連するゲートに印加される電圧を、負の書き込み電圧が反対側のゲートに印加されるのに応じる形で小さくすることができる。例えば、一実施形態では、ＶＰＰを６．０ボルトとすることができる。従って、本実施形態によって書き込み電圧を小さくすることができるため、より小さな書き込み電圧を利用することができる。特定の実施形態では、書き込み電圧を小さくすることによって、書き込み電圧を供給する回路に必要な領域を小さくすることができる。
【００５７】
対向する側壁に隣接するゲート構造を備えたトランジスタをメモリ・アレイにおいて使用することにより得られる別の利点は、電荷蓄積部分の反対側のゲートによって、プレーナ構造のＣＭＯＳトランジスタの良好な電圧制御回路と同じように効果的に動作する電圧制御回路を備えた、例えばフィンＦＥＴのようなトランジスタが実現できることにある。しかしながら、プレーナ構造のＣＭＯＳトランジスタの良好な電圧制御回路とは異なり、反対側のゲートの電圧は、アレイの他の行のゲートからは独立した形で制御することができる。これによって、他のタイプの電荷蓄積型トランジスタを用いた場合に使用することができる方法よりも、更に有利な書き込み及び消去方法を使用することができる。
【００５８】
図１８に示すアレイにより得られる他の利点は、プレーナ構造のＣＭＯＳ型ＮＶＭセルにおける場合よりもより多くの電荷蓄積部分を所与の領域に設けることができることにある。更に、図１８のアレイの場合、４つの個別の蓄積部分に対する書き込みを２つの電流端子コンタクトのみを利用することで行なうことができるため、トランジスタをアレイの中に、一層近接する形で配置することができる。特定の実施形態では、トランジスタ構造１６２１と同様のトランジスタ構造は、フィンＦＥＴ技術または他のタイプのシリコン・オン・インシュレータ技術を用いる装置を有する集積回路の中で容易に用いられる。
【００５９】
別の実施形態では、トランジスタ構造１２６１を変更して、一つの電荷蓄積構造のみを、ゲートとチャネル領域の側壁との間に有するようにすることができる。このようなトランジスタの一実施形態の場合、反対側の側壁は、この側壁と、この側壁に対向するゲートとの間に電荷蓄積構造を持たない。反対側のゲートは、効果的な良好なバイアス電圧制御回路として機能する。
【００６０】
更に、上述したようなトランジスタ構造を、他の構成を有するメモリ・アレイの中に用いることができる。また、他の実施形態では、半導体構造の対向する側壁に隣接する２つの個別ゲート構造を有し、かつこれらのゲート構造とこれらの側壁との間に位置する電荷蓄積部分を有するメモリ・セルは、個別ゲート構造を形成する他の従来プロセスを含む、本明細書に開示するもの以外の他の半導体プロセスにより形成されてもよい。
【００６１】
本発明の特定の実施形態を示し、記載してきたが、当該技術分野の当業者であれば、本明細書により得られる示唆に基づいて、更なる変更及び変形を、本発明及びその広範囲の態様から逸脱しない範囲において加えることができ、従って添付の請求項がこれらの請求項の技術範囲にこのような変更及び変形の全てを、このような変更及び変形の全てが本発明の真の技術思想及び技術範囲に含まれるのと同様に包含するものであることが理解できるであろう。
【図面の簡単な説明】
【００６２】
【図１】本発明によるトランジスタを形成する一工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図２】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図３】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分等角図。
【図４】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図５】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図６】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図７】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図８】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図９】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分等角図。
【図１０】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの一実施形態の部分側部断面図。
【図１１】本発明によるトランジスタを形成する一工程の間の半導体ウェハの別の実施形態の部分側部断面図。
【図１２】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの別の実施形態の部分側部断面図。
【図１３】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの別の実施形態の部分側部断面図。
【図１４】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの別の実施形態の部分側部断面図。
【図１５】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの別の実施形態の部分側部断面図。
【図１６】本発明によるトランジスタを形成する別の工程の間の半導体ウェハの別の実施形態の部分等角図。
【図１７】本発明によるトランジスタの別の実施形態の一部を切断したときの上面図。
【図１８】本発明によるメモリ・アレイの一実施形態の模式図。
【図１９】本発明によるメモリ・アレイの一つの電荷蓄積部分に対する書き込み、消去、及び読み出しを行なうためのメモリ・アレイのビット・ライン及びワード・ラインに印加される一連の電圧の一実施形態の表。
【図２０】本発明によるメモリ・アレイの別の電荷蓄積部分に対する書き込み、消去、及び読み出しを行なうためのメモリ・アレイのビット・ライン及びワード・ラインに印加される一連の電圧の一実施形態の表。
【図２１】本発明によるメモリ・アレイの一つの電荷蓄積部分に対する書き込み、消去、及び読み出しを行なうための別のメモリ・アレイのビット・ライン及びワード・ラインに印加される一連の電圧の別の実施形態の表。
【図２２】本発明によるメモリ・アレイの別の電荷蓄積部分に対する書き込み、消去、及び読み出しを行なうための別のメモリ・アレイのビット・ライン及びワード・ラインに印加される一連の電圧の別の実施形態の表。

【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって、
基板及び該基板の上に半導体構造を設けることであって、該半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する、設けること、
少なくとも一つの実質的に共形な層を前記基板の上に堆積させることであって、該少なくとも一つの実質的に共形な層は、少なくとも一つのゲート材料層を含み、かつ前記半導体構造の上の所定の高さに頂部表面を有する、堆積させること、
実質的に平坦な層を、前記基板の上であり、かつ前記半導体構造の上の前記少なくとも一つの実質的に共形な層の前記頂部表面の高さよりも低い位置に形成すること、
前記半導体構造の前記頂部表面の上のゲート材料層を、研磨以外の方法でエッチングすること、
を備える方法。
【請求項２】
請求項１に記載の方法であって、更に、
前記実質的に平坦な層を前記基板の上に形成する前に、前記少なくとも一つの実質的に共形な層をパターニングしてゲート構造を形成することを備え、
前記半導体構造の前記頂部表面の上のゲート材料層を、研磨以外の方法でエッチングすることは、更に、前記半導体構造の前記頂部表面の上の前記ゲート構造のゲート材料層をエッチングすることを含む、方法。
【請求項３】
請求項１に記載の方法において、前記ゲート材料層は前記基板の表面に実質的に平行に延びる部分を有し、本方法は、更に、前記ゲート材料層のうちの、前記基板の表面に実質的に平行に延びる前記部分の上にコンタクトを形成することを備える、方法。
【請求項４】
請求項１に記載の方法において、前記実質的に平坦な層を形成することは、
前記実質的に平坦な層の材料を、前記少なくとも一つの実質的に共形な層の前記頂部表面の高さよりも高い位置まで堆積させること、
前記実質的に平坦な層の材料を、前記少なくとも一つの実質的に共形な層の頂部表面の高さよりも低い位置までエッチ・バックして、前記半導体構造の前記頂部表面の上の前記少なくとも一つの実質的に共形な層の前記頂部表面を露出させること、
を含む、方法。
【請求項５】
請求項１に記載の方法において、前記実質的に平坦な層を形成することは、前記実質的に平坦な層の材料を、前記半導体基板の表面の上に、前記少なくとも一つの実質的に共形な層の前記頂部表面の高さよりも低い位置まで堆積させることを含む、方法。
【請求項６】
請求項１に記載の方法において、前記実質的に平坦な層を形成することは、前記実質的に平坦な層の材料をスピン塗布することを含む、方法。
【請求項７】
請求項１に記載の方法において、前記少なくとも一つの実質的に共形な層は、更に、前記ゲート材料層の上に窒化物層を含む、方法。
【請求項８】
請求項７に記載の方法であって、更に、
前記ゲート材料層を、研磨以外の方法でエッチングする前に、前記半導体構造の前記頂部表面の上の前記窒化物層をエッチングすること、
を備える方法。
【請求項９】
請求項１に記載の方法であって、更に、
前記少なくとも一つの実質的に共形な層を形成する前に、誘電体層を前記半導体構造の上に形成すること、
を備える方法。
【請求項１０】
請求項９に記載の方法であって、更に、
前記少なくとも一つの実質的に共形な層を形成する前に、電荷蓄積材料層を前記半導体構造の上に形成すること、
を備え、該電荷蓄積材料層は、前記第１側壁に隣接して位置する第１部分及び前記第２側壁に隣接して位置する第２部分を含む、方法。
【請求項１１】
請求項１０に記載の方法において、前記電荷蓄積材料層は、電荷を蓄積するポリシリコン及び窒化シリコンのうちの少なくとも一方を含む、方法。
【請求項１２】
請求項１０に記載の方法において、前記電荷蓄積材料層は、電荷を蓄積するナノ結晶を含む、方法。
【請求項１３】
請求項１に記載の方法において、前記実質的に平坦な層はフォト・レジストを含む、方法。
【請求項１４】
請求項１に記載の方法において、前記ゲート材料層はポリシリコンを含む、方法。
【請求項１５】
請求項１に記載の方法において、前記ゲート材料層は金属を含む、方法。
【請求項１６】
請求項１に記載の方法において、前記少なくとも一つの共形な層は、前記ゲート材料層の後に形成される第２の実質的に共形な層を含み、該第２の実質的に共形な層はエッチング停止層として使用される、方法。
【請求項１７】
請求項１に記載の方法であって、更に、
頂部表面を有する誘電体構造を、前記半導体構造の前記頂部表面の上に設けることを備え、
前記少なくとも一つの実質的に共形な層は、前記誘電体構造の上に堆積され、前記ゲート材料層を、研磨以外の方法でエッチングすることは、更に、前記誘電体構造の前記頂部表面の上のゲート材料層をエッチングすることを含む、方法。
【請求項１８】
請求項１７に記載の方法において、前記ゲート材料層を、研磨以外の方法でエッチングすることは、更に、前記ゲート材料のうちの、前記第１側壁に隣接して位置する第１部分、及び前記ゲート材料のうちの、前記第２側壁に隣接して位置する第２部分を残すように、前記ゲート材料層をエッチングすることを含み、前記ゲート材料の第１部分及び第２部分はそれぞれ、前記半導体構造の前記頂部表面の高さよりも高い位置であり、かつ前記誘電体構造の前記頂部表面の高さよりも低い位置に頂部表面を有する、方法。
【請求項１９】
請求項１に記載の方法であって、更に、
第１タイプのドーパントを前記基板に対して第１の角度で、前記第１側壁に隣接する領域のゲート材料層に注入すること、
第２タイプのドーパントを前記基板に対して第２の角度で、前記第２側壁に隣接する領域のゲート材料層に注入すること、
を備える方法。
【請求項２０】
半導体装置を形成する方法であって、
基板及び該基板の上に半導体構造を設けることであって、該半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する、設けること、
ゲート材料から成る第１の実質的に共形な層を、前記基板及び前記半導体構造の上に堆積させること、
所定の材料から成る第２の実質的に共形な層を、前記第１の実質的に共形な層の上に堆積させること、
前記第２の実質的に共形な層を堆積させた後に、実質的に平坦な層を前記基板の上に形成すること、
前記半導体構造の前記頂部表面の上の前記第１の実質的に共形な層をエッチングすること、
前記半導体構造の前記頂部表面の上の前記第２の実質的に共形な層をエッチングすること、
前記第１の実質的に共形な層の一部に接触するコンタクトを形成すること、
を備える方法。
【請求項２１】
請求項２０に記載の方法において、前記第１の実質的に共形な層をエッチングすることにより、前記半導体構造の前記第１側壁に隣接し、かつ前記基板の第１部分の上に延在する前記第１の実質的に共形な層の第１部分、及び前記半導体構造の前記第２側壁に隣接し、かつ前記基板の第２部分の上に延在する前記第１の実質的に共形な層の第２部分が形成され、該第１部分及び第２部分は互いに電気的に絶縁される、方法。
【請求項２２】
請求項２１に記載の方法において、前記コンタクトを形成することは、前記基板の第１部分の上の前記第１の実質的に共形な層の前記第１部分に接触するコンタクトを形成することを含む、方法。
【請求項２３】
請求項２２に記載の方法であって、更に、前記基板の第２部分の上の前記第１の実質的に共形な層の前記第２部分に接触する第２コンタクトを形成することを備える、方法。
【請求項２４】
請求項２０に記載の方法であって、更に、前記第１の実質的に共形な層をエッチングし、かつ前記第２の実質的に共形な層をエッチングした後に、前記実質的に平坦な層を除去することを備える、方法。
【請求項２５】
請求項２４に記載の方法であって、更に、前記第１の実質的に共形な層をエッチングし、かつ前記第２の実質的に共形な層をエッチングした後に、前記第２の実質的に共形な層を除去することを備える、方法。
【請求項２６】
請求項２０に記載の方法において、前記実質的に平坦な層はスピン塗布材料である、方法。
【請求項２７】
請求項２０に記載の方法であって、更に、前記第２の実質的に平坦な層を堆積させる前に、前記第１の実質的に共形な層のうちの、前記半導体構造の電流端子部分の上の部分を除去することを備える、方法。
【請求項２８】
請求項２０に記載の方法において、前記実質的に平坦な層を形成することは、前記実質的に平坦な層の材料を、前記半導体構造の前記頂部表面の上の前記第２の実質的に共形な層の頂部表面の高さよりも低い位置にまで堆積させることを含む、方法。
【請求項２９】
請求項２０に記載の方法であって、更に、前記第１の実質的に共形な層をエッチングする前に、前記実質的に平坦な層をエッチ・バックして、前記実質的に平坦な層を、前記半導体構造の上の前記第２の実質的に共形な層の頂部表面の高さよりも低い位置にまで下げることを備える、方法。
【請求項３０】
請求項２０に記載の方法であって、更に、
前記第１の実質的に共形な層を形成する前に、電荷蓄積材料層を前記基板及び前記半導体構造の上に形成することを備え、該電荷蓄積材料層は、前記第１側壁に隣接して位置する第１部分及び前記第２側壁に隣接して位置する第２部分を含む、方法。
【請求項３１】
請求項３０に記載の方法において、前記電荷蓄積材料層は、電荷を蓄積する窒化シリコン及びポリシリコンのうちの少なくとも一方を含む、方法。
【請求項３２】
請求項３０に記載の方法において、前記電荷蓄積材料層は電荷を蓄積するナノ結晶を含む、方法。
【請求項３３】
半導体構造を形成する方法であって、
基板を設けること、
第１及び第２側壁を有する半導体フィンを前記基板の上に形成すること、
前記フィンの前記第１側壁に隣接する第１部分及び前記フィンの前記第２側壁に隣接する第２部分を含む電荷蓄積材料層を前記基板の上に形成すること、
前記電荷蓄積材料層を形成した後に、前記フィンの前記第１側壁に隣接する第１部分及び前記フィンの前記第２側壁に隣接する第２部分を含むゲート材料層を前記基板の上に形成すること、
前記半導体フィンの上の前記ゲート材料層を除去すること、
を備える方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【公表番号】特表２００７−５０４６７９（Ｐ２００７−５０４６７９Ａ）
【公表日】平成１９年３月１日（２００７．３．１）
【国際特許分類】
【出願番号】特願２００６−５３２４２４（Ｐ２００６−５３２４２４）
【出願日】平成１６年４月１６日（２００４．４．１６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１１８６９
【国際公開番号】ＷＯ２００４／１０７３９９
【国際公開日】平成１６年１２月９日（２００４．１２．９）
【出願人】（５０４１９９１２７）フリースケール　セミコンダクター　インコーポレイテッド (806)
【Ｆターム（参考）】