ＢＥＯＬプロセスにおいて、ＵＶによって誘発されたＳＯＮＯＳデュアルビットのフラッシュメモリデバイスの電荷を低減するＵＶブロック層
ＳＯＮＯＳフラッシュメモリセル（２４）をＵＶにより誘発される電荷から保護する方法であって、ＳＯＮＯＳフラッシュメモリセル（２４）を半導体デバイス（１０、５０）に製造するステップと、ＳＯＮＯＳフラッシュメモリセル（２４）上に、少なくとも１つのＵＶ保護層（３８、４６、４８、又は５２）を蒸着させるステップとを含み、ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。ＳＯＮＯＳフラッシュメモリセル（２４）と、少なくとも１つのＵＶ保護層（３８、４６、４８又は５２）（ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる）を含むＳＯＮＯＳフラッシュメモリデバイス（１０、５０）が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＢＥＯＬ工程（back-end-of-line：後工程）において、デバイスにおいて紫外線によって誘発される電荷を低減するための紫外線（ＵＶ）照射ブロック層を含むＳＯＮＯＳフラッシュメモリデバイスを準備するためのプロセスに関する。
【背景技術】
【０００２】
不非揮発性メモリデバイスは現今、電源を切っても情報を記憶しておく必要がある電子部品に広く用いられている。不揮発性メモリデバイスには、読み出し専用メモリ（ＲＯＭ：read-only-memory）デバイスと、プログラム可能読出し専用メモリ（ＰＲＯＭ：programmable-read-only memory）デバイスと、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ：erasable-programmable-read-only-memory）デバイスと、電気消去可能プログラム可能読出し専用メモリ（ＥＥＰＲＯＭ：electrically-erasable-programmable-read-only-memory）デバイスとが含まれる。ＥＥＰＲＯＭデバイスは電気的にプログラムでき、かつ電気的に消去ができる点で、その他の不揮発性メモリデバイスとは異なる。フラッシュＥＥＰＲＯＭデバイスは、メモリセルが電気的にプログラムでき、かつ電気的に消去ができる点で、ＥＥＰＲＯＭデバイスと類似している。しかし、フラッシュＥＥＰＲＯＭデバイスによって、単一の電流パルスを用いているデバイスの全てのメモリセルを消去することが可能となる。
【０００３】
ＥＥＰＲＯＭデバイス技術の製品開発努力によって重点的に取り組まれているのは、プログラミング速度を向上させること、プログラム電圧と読み出し電圧を低下させること、データの保持時間を向上させること、セルの消去時間を低減すること、セルの寸法を縮小すること、である。ＥＥＰＲＯＭを製造するための１つの重要な誘電材料は、酸化物−窒化物−酸化物（ＯＮＯ）構造である。ＯＮＯ構造を用いている第１のＥＥＰＲＯＭデバイスとしては、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）タイプのセルが挙げられる。ＯＮＯ構造を用いている第２のＥＥＰＲＯＭデバイスとしては、フローティングゲートＦＬＡＳＨメモリデバイスが挙げられ、ＯＮＯ構造はフローティングゲート（一般にはポリシリコンフローティングゲート）上に形成される。
【０００４】
ＳＯＮＯＳデバイスでは、電荷はプログラミング中に基板からＯＮＯ構造の窒化シリコン層へと運ばれる。電圧はゲートとドレインに印加され、縦方向と横方向に電界が形成される。この電界により、チャネル長沿いにある電子が加速される。電子がチャネルに沿って移動するので、電子の中には、十分なエネルギーを得て、底部の二酸化シリコン層のポテンシャル障壁を飛び越え、窒化シリコン層に捕獲されるものもある。電界はドレインの近くが最も強いので、電子はドレイン領域の近くに捕獲される。ソースとドレインに印加された電位を反転させることにより、電子がチャネルに沿って反対方向に移動し、ソース領域近くの窒化シリコン層の中に注入される。窒化シリコンは導電性ではないために、窒化シリコン層の中に導入される電荷は局在する傾向にある。したがって、電位の印加に応じて、電荷は単一の連続した窒化シリコン層内の連続していない領域に蓄積されうる。
【０００５】
不揮発性メモリの設計者たちは、電子が窒化シリコン層内に局在して蓄積する性質を利用し、また、ONO層内の電荷が蓄積された２つの領域を利用したメモリ回路を設計している。このタイプの不揮発性メモリデバイスは、デュアルビットのEEPROMとして周知であり、このEEPROMはカリフォルニア州サニーベールの、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃ.の商標、ＭＩＲＲＯＲＢＩＴＪの下で利用可能である。このＭＩＲＲＯＲＢＩＴＪデュアルビットのＥＥＰＲＯＭにより、メモリ・アレイは同じサイズの従来のＥＥＰＲＯＭと比べて、２倍量の情報を記録することができる。左右のビットは各メモリセルの左右の領域に近い、窒化シリコン層の物理的に異なる領域に記録される。次に、２つのビットをプログラムし、同時の読み出しを可能にするプログラミング法が用いられる。メモリセルの２つのビットは、ゲート領域と、ソース領域、又はドレイン領域のいずれかに適切な消去電圧を加えることによって、１つ１つ消去することができる。
【０００６】
ＳＯＮＯＳフラッシュメモリデバイスに関連するキー・コンセプトとは、デバイスを正確に動作させるためには、双方のビットが書き込みと読み出しを別々に実行することが必須だということである。ビットのうちの１つがプログラムされると、プログラムされたビット上の逆読み、つまり、リバース・リードが高電圧、つまり、“０”を検知し、また、プログラムされていないビット上のリバース・リードが低電圧、つまり“１”を検知する必要がある。したがって、プログラムされていないビット上のリバース・リード（プログラムされたビット上の順読み、つまり、フォーワード・リードに等しい）は、捕獲電荷領域を突き抜け、高くて十分な読み出し電流を生成する必要がある。前述のことが発生しない場合は、プログラムされていないビットは、“１”として、つまり、導電性のビットとして読み出しされることができないであろう。
【０００７】
誘電電荷蓄積層を含むＳＯＮＯＳフラッシュメモリデバイスが直面している１つの問題点は、電荷蓄積層に電荷が蓄積されることと、製造中に、特にＢＥＯＬプロセスステップにおいて、つまり、フラッシュメモリセルの形成に続いて、紫外線照射に晒された結果、電圧がその後上昇することである。高レベルのＵＶ照射を含むプロセスによって、このような電荷の蓄積が起き、また同時に電圧も上昇する。この電圧の上昇によって、全てのビットが高電圧、つまり、“０”を示すことになるであろう。更に、電荷の蓄積が大きい場合、利用可能な電圧によって蓄積した電荷を容易に消去することはできない。その結果、ＳＯＮＯＳデバイスは、電荷蓄積デバイスとして役に立たなくなる。
【０００８】
電荷蓄積エレメント用にポリシリコン、又はその他の導電性材料を有するフローディングゲートフラッシュデバイスでは、、紫外線に晒されるのは問題ではない。このようなデバイスでは、フローティングゲートは意図的にＵＶ照射に晒され、プロセスの間にフローディングゲートのメモリセル上に蓄積されるいずれの電子電荷が中和される。例えば、米国特許第６，３５０，６５１号では、ＵＶ照射がこのような方法で用いられている。
【０００９】
このようなプロセスはSONOSフラッシュメモリデバイスには適用されない。その理由は、電荷蓄積層は、大きな電荷を蓄積する紫外線照射へ晒すことによって、不可逆的な損傷を受けうるからである。また、電荷は紫外線照射へ更に晒されることによって、中和されることができないからである。
【００１０】
そのため、ＢＥＯＬプロセスの間にＳＯＮＯＳデバイスの電荷蓄積層を、ＵＶ照射への露出から保護するための設備を備えたデバイスと方法とが求められている。したがって、電荷の堆積と電圧の上昇がＳＯＮＯＳ構造において、特にＢＥＯＬプロセスにおいて発生しないことを確実にする、このような製造技術の進歩性が求められている。
【発明の開示】
【００１１】
本発明は、一実施形態では、ＳＯＮＯＳフラッシュメモリデバイスに関し、該ＳＯＮＯＳフラッシュメモリデバイスには、ＳＯＮＯＳフラッシュメモリセルと、少なくとも１つのＵＶ保護層とが含まれ、ＵＶ保護層には実質的にＵＶ不透過性材料が含まれる。
本発明は、
【００１２】
一実施形態では、本発明はＳＯＮＯＳフラッシュメモリデバイスに関し、該ＳＯＮＯＳフラッシュメモリデバイスには、ＳＯＮＯＳフラッシュメモリセルと、ＳＯＮＯＳフラッシュメモリセル上に蒸着されたＵＶ保護コンタクト・キャップ層と、実質的にＵＶ不透過性の材料を含むＵＶ保護コンタクト・キャップ層と、少なくとも１つの付加的なＵＶ保護層、とが含まれる。この少なくとも１つの付加的なＵＶ保護層にはＵＶ不透過性材料を含む少なくとも１つの副層が含まれる。各ＵＶ不透過性材料は、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、または、シリコンリッチなＳｉＣＮが１つ以上含まれる。ＵＶ保護層はＳＯＮＯＳフラッシュメモリセルを、ＳＯＮＯＳフラッシュメモリデバイスの製造において、ＢＥＯＬプロセスの間に、ＵＶ露出の結果生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する。
【００１３】
別の実施形態では、本発明はＳＯＮＯＳフラッシュメモリセルをＵＶによって誘発される電荷から保護する方法に関し、この方法には、半導体デバイスにおいてＳＯＮＯＳフラッシュメモリセルを製造することと、ＳＯＮＯＳフラッシュメモリセル上に、少なくとも１つのＵＶ保護層を蒸着すること、とを含む。ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。
【００１４】
一実施形態では、ＵＶ保護層はＳＯＮＯＳフラッシュメモリデバイスの製造において、ＢＥＯＬプロセスの間に、ＵＶ露出から生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する。
【００１５】
したがって、ＵＶ保護層を与えることによって、本発明により、ＵＶによって誘発されるＳＯＮＯＳフラッシュメモリセルの電荷の問題が、特にＢＥＯＬプロセスの間に克服される。本発明により与えられる利点は、（１）ＢＥＯＬのＵＶ照射からデバイスを保護するＵＶ保護層を形成すること、（２）ＵＶによって誘発される電荷からＳＯＮＯＳフラッシュメモリセルを保護すること、（３）現在導入されている製造プロセスに容易に適応できるプロセスの変更を提供すること、（４）標準の誘電体機能に加えて、前述の付加機能を有する上部の層やコンタクト・キャップ層、インターレベル誘電体層のうちの少なくとも１つ以上を形成すること、などである。したがって、本発明によりＯＮＯ製造技術において利点を与え、また、ＳＯＮＯＳフラッシュメモリデバイスのＯＮＯ構造において、確実に、電荷を適切に分離させ、その一方で、同時に明確なプロセスと経済的な利点を与える。本発明をＳＯＮＯＳフラッシュメモリデバイスに関して説明し、また、本発明は特にＳＯＮＯＳフラッシュメモリデバイスに適用できるが、本発明は不所望のＵＶ電荷に晒される電荷蓄積層を含むいずれの半導体デバイスの形成に広く応用することができる。
【発明の詳細な説明】
【００１６】
実施形態の簡素化、及び明瞭化のために、図面に示されている要素は一定の縮尺で描かれる必要はない。例えば、いくつかの要素の寸法は明瞭化のために相互に関して誇張されている。更に、適切と考えられる箇所には、参照符号は図面の間で繰り返され、対応する要素を示している。
【００１７】
更に、以下に説明しているプロセスステップと構造によって、集積回路を製造するための完全なプロセス・フローは形成されないことを理解されたい。本発明は従来技術で現今用いられている集積回路の製造技術と併せて実行されることができる。また、本発明を理解するために必要であるので、一般に実行されているプロセスステップの大半だけを含めている。
【発明を実施するための最良の形態】
【００１８】
図１を参照すると、トランジスタ１０の概略的断面図が示されており、一実施形態では、ＭＩＲＲＯＲＢＩＴＪなどの、デュアルビットのＥＥＰＲＯＭデバイスで用いるのに適した、ＳＯＮＯＳフラッシュメモリセルである。トランジスタ１０には、半導体基板１６に設けられ、チャネル領域１８によって離間されている、ソース／ドレイン領域１２と１４とが含まれる。基板１６は、例えば、単結晶のシリコンウエーハであることができる。基板１６はまた、ガリウム砒素、シリコン・オン・インシュレータ層、エピタキシャル層、シリコンゲルマニウム層、ゲルマニウム・オン・インシュレータ層、又は、その他の周知の半導体基板であることができる。スタック・ゲート２４はチャネル領域１８上に形成される。図１に示すように、スタック・ゲート２４には、コントロールゲート電極２６、及び、底部酸化層又はトンネル酸化層２８と、電荷蓄積層３０と、上部の酸化層３２とを含むＯＮＯ構造が含まれる。一実施形態では、電荷蓄積層３０は窒素電荷蓄積層である。一実施形態では、電荷蓄積層３０には窒化シリコンが含まれる。他の実施形態では、電荷蓄積層３０には、ｈｉｇｈ−Ｋ誘電材料などの周知の誘電電荷蓄積材料が含まれる。適切なｈｉｇｈ−Ｋ誘電電荷蓄積材料は、同時係属中であり、本発明の譲受人に譲渡された米国特許出願第１０／０３６，７５７号［USE OF HIGH-K DIELECTRIC MATERIALS IN MODIFIED ONO STRUCTURE FOR SEMICONDUCTOR DEVICES］に開示されている。更に、スタック・ゲート２４にはサイドウォール・ライナ３４が含まれる。図１に示すように、電荷３６ａと３６ｂは電荷蓄積層３０に格納されることができ、ＳＯＮＯＳ、又はＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭデバイスにおいて、電荷蓄積層、又は電子蓄積層として機能する。
【００１９】
引き続き図１を参照すると、スタック・ゲート２４は第１インターレベル誘電体（ＩＬＤ：interlevel dielectric）層２０[ＩＤＬ０（“ＩＬＤゼロ”）層２０とも呼ばれる]によって覆われ、かつ、囲まれている。一実施形態では、ＩＬＤ０層２０は二酸化シリコンである。他の実施形態では、ＩＬＤ０層２０は、ホウ素リン珪酸塩ガラス（ＢＰＳＧ：boron phosphosilicate glass）などのその他の材料、又はこのような層に用いられるその他周知の材料を有することができる。図１の実施形態では、ＩＬＤ０層２０は、スタック・ゲート２４の高さよりも厚みがある。
【００２０】
例示のＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタ１０の動作において、ゲート電極２４へ、また必要に応じてソース／ドレイン領域１２と１４へ電圧が印加される。印加された電圧によって、ソース／ドレイン領域１２と１４から電荷が発生し、電荷はチャネル領域１８を通って伝播する。プログラミング中に、電荷が十分に強い縦型電界に遭遇すると、その電荷はチャネル領域１８から底部の酸化層２８を通って、窒化シリコン電荷蓄積層３０へ注入されるか、チャネル領域１８から底部の酸化層２８を介して、窒化シリコン電荷蓄積層３０へ通り抜ける。電荷蓄積層は、電子蓄積層とも呼ばれる。例えば、コントロールゲート電極２６と、ソース／ドレイン領域１２と１４とへ印加される特定の電圧値によって、電荷３６ａ、３６ｂは電荷蓄積層３０の中へ伝送され、また、電荷３６ａ、３６ｂは、ソース／ドレイン領域１２、又はソース／ドレイン領域１４のどちらか一方に近接する領域に局在される。
【００２１】
デュアル−ビットのＥＥＰＲＯＭデバイスを適切に機能させるために、以下のことが当業者に理解されよう。それは、電荷３６ａと３６ｂが最初に導入された電荷蓄積層３０の領域に絶縁される必要があり、また、電荷蓄積層３０のプログラミング前には、いずれの電荷も存在すべきではないことである。デュアル−ビットのＥＥＰＲＯＭデバイスの適切なパフォーマンスのために、電荷蓄積層３０の状態（プログラムされている、またはプログラムされていない状態）を適切に維持することが要求される。特に、電荷蓄積層３０は、電荷蓄積層３０の電荷を生成し得る入射ＵＶ照射から保護される必要がある。上述の通り、このような意に反して生成された電荷は、蓄積されたデータにエラーを引き起こし、更に、電荷蓄積層３０へダメージを与えうる。
【００２２】
本発明によれば、入射ＵＶ照射からの、電荷蓄積層３０の不所望の電荷蓄積は、本明細書に説明しているＵＶ保護層を形成することによって最小化される。このような意に反する電荷の侵入からの保護と、本発明により得られる、改善されたＤｕａｌ‐Ｂｉｔ ＥＥＰＲＯＭのパフォーマンスは、本発明に従い上記に説明された構造の製造プロセスの説明に従えば、より良く理解されるであろう。
【００２３】
図１に示す実施形態では、第１ＩＬＤ層２０は、コンタクト・キャップ層３８により覆われている。コンタクト・キャップ層３８は、“Ｃ１”層とも呼ばれることができる。一実施形態では、コンタクト・キャップ層３８には、ＵＶ照射を吸収するシリコンリッチな材料が含まれる。一実施形態では、コンタクト・キャップ層３８には、シリコンリッチな窒化物、シリコンリッチな酸化物、シリコンリッチな炭化物、又は、シリコンリッチな炭化物‐窒化物などの、実質的にＵＶ不透過性(UV opaque)の材料が含まれる。一実施形態では、コンタクト・キャップ層３８には、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、又は、シリコンリッチな、炭化-窒化シリコンのうち一つ以上が含まれる。コンタクト・キャップ層３８は、ＣＶＤ、ＬＰＣＶＤ、ＡＰＣＶＤなどの、様々なプロセス技術によって蒸着されることができる。一実施形態では、コンタクト・キャップ層３８はＣＶＤプロセスによって形成される、シリコンリッチな窒化シリコン層を有している。一実施形態では、実質的にＵＶ不透過性のコンタクト・キャップ層３８は、トランジスタ１０をＵＶ照射から保護する。ＵＶ照射はトランジスタ１０のスタック・ゲート２４の形成後のプロセスの間に、トランジスタ１０に悪影響を及ぼしうるものである。一実施形態では、コンタクト・キャップ層３８は、十分にＵＶ不透過性であり、少なくとも約９５％の入射ＵＶ照射をブロックすることができる。別の実施形態では、コンタクト・キャップ層３８は十分にＵＶ不透過性であり、少なくとも約９８％の入射ＵＶ照射をブロックすることができる。また別の実施形態では、コンタクト・キャップ層３８は十分にＵＶ不透過性であり、約９９％の入射ＵＶ照射をブロックすることができる。コンタクト・キャップ層３８が有しているシリコンリッチ材料は、以下に更に詳しく説明されている。
【００２４】
一実施形態では（図示せず）、コンタクト・キャップ層３８には、第１の、実質的にＵＶ不透過性の副層と、ＵＶ不透過性ではない材料を有す、第２副層とが含まれる。第１の、実質的にＵＶ不透過性の副層と、第２副層を有するコンタクト・キャップ層３８の実施形態は、合計の層厚が薄くすることができる点を除けば、ＵＶ保護層４６に関して以下に説明している層と実質的に同じである。一実施形態では、コンタクト・キャップ層３８の、実質的にＵＶ不透過性の第１副層は、第２副層よりも実質的に厚みがある。一実施形態では、コンタクト・キャップ層３８の合計の厚みが実質的に薄いために、第２副層は存在しない。一実施形態では、コンタクト・キャップ層３８には、単一の、実質的にＵＶ不透過性の層だけが含まれる。
【００２５】
引き続き図１を参照すると、トランジスタ１０には更に、導電性の接続プラグ４０が含まれる。この接続プラグ４０は、例えば、タングステンプラグであることができる。導電性プラグ４０は、ＩＬＤ０層２０の開口部４２に形成される。開口部４２はＩＬＤ層２０を通り貫通し、トランジスタ１０のソース１２、及び／又はドレイン１４への経路又はビアを提供する。トランジスタ１０には更に、金属電極４４が含まれる。金属電極４４は、例えば、トランジスタ１０を電源や隣接するトランジスタへ接続するエレメント（ビットラインなど）とすることができる。図１の導電性プラグ４０は、金属電極４４とソース領域１２、及び／又はドレイン１４領域との間に電気的接続を与える。図２に示す一実施形態では、導電性プラグ４０は１方のトランジスタ１０のソース１２領域と、隣接するトランジスタのドレイン１４領域の双方へ電気的接続を与える。
【００２６】
図１に示す実施形態では、トランジスタ１０はＵＶ保護層４６に覆われている。一実施形態では、UV保護層４６は、ＩＬＤ１と呼ばれる第２のインターレベル誘電体層である。UV保護層４６には、第１の実質的にＵＶ不透過性ライナ、つまり副層４６ａと、第２副層４６ｂとが含まれる。一実施形態では、第２副層４６ｂは、実質的に第１副層４６ａよりも厚く、したがって、第１副層４６ａは、ライナとも呼ばれる。一実施形態では、第１の、実質的にＵＶ不透過性の副層４６ａは、トランジスタ１０をＵＶ照射から保護する。ＵＶ照射は、トランジスタ１０のスタック・ゲート２４を形成した後のプロセスの間に、トランジスタ１０に悪影響を及ぼしうるものである。一実施形態では、第１副層４６ａは、十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも約９５％をブロックすることができる。別の実施形態では、第１副層４６ａは十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも約９８％をブロックすることができる。更に別の実施形態では、第１副層４６ａは十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも９９％をブロックすることができる。
【００２７】
本明細書に用いられているように、”実質的にＵＶ不透過性である“という用語は、ＵＶ不透過性である、と説明される層が入射するＵＶ光の少なくとも約９０％をブロックするということである。本明細書に用いられているように、”実質的にＵＶ不透過性でない“という用語は、ＵＶ不透過性でない、と説明される層が、ＵＶ照射を吸収せずに、入射するＵＶ照射の大部分を通すということである。本明細書に用いられているように、”実質的にＵＶトランスペアレント（ＵＶ透過性である）“という用語は、実質的にＵＶ透過性である、と説明される層が、ＵＶ照射を吸収せずに、入射するＵＶ照射の少なくとも７５％を通すということである。このような用語は、材料が位相のシフト、波長、又はその他の特性などの影響をＵＶ照射に及ぼさないことを意味するものではない。
【００２８】
第１副層４６ａには、ＵＶ照射を吸収するシリコンリッチな材料が含まれる。一実施形態では、シリコンリッチな材料は実質的には、本明細書で定義されているＵＶ不透過性の材料である。一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、又は、シリコンリッチなＳｉＣＮのうち一つ以上が含まれる。
【００２９】
一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコンが含まれる。従来技術で周知の通り、純粋な、又は化学量論量の二酸化シリコンは実質的にはＵＶ照射を通すものであり、約４００ｎｍの波長を有す近紫外線照射から、約２００ｎｍまでの波長を有すＵＶ照射を含む。しかし、二酸化シリコンのシリコンの含有量を化学量論量の比率以上に増加させると、屈折率と材料のＵＶ吸収性が高まる。したがって、シリコンリッチな二酸化シリコンによって、ＵＶブロック力が高められる。シリコン含量が増えると、ＵＶブロックまたは、不透明度が高まる。したがって、一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコンが含まれ、シリコンの総量は第１副層４６ａを実質的にＵＶ不透過性にするのに十分な量である。一実施形態では、シリコンリッチな二酸化シリコンは、化学式ＳｉＯｘを有しており、ｘ＜２である。一実施形態では、シリコンリッチな二酸化シリコンは化学式ＳｉＯｘを有しており、１．８≦ｘ≦１．９９である。１実施形態では、シリコンリッチな二酸化シリコンは化学式ＳｉＯｘを有しており、１．８８≦ｘ≦１．９５である。
【００３０】
一般に、コンタクト・キャップ層３８を含む、ＵＶ保護層において用いられているシリコンリッチタイプの材料には、対応の、シリコンリッチでないタイプの同一の材料よりも高い屈折率が含まれる。一般に、これらの材料のシリコン含量をリッチ化することは、これらの材料の屈折率の向上と、ＵＶ不透過性の向上の両方に関連する。
【００３１】
周知のとおり、実質的に化学量論量の二酸化シリコンの屈折率は、約１．４６である。上述のとおり、シリコンリッチな二酸化シリコンの屈折率は、二酸化シリコンの屈折率よりも高い。一実施形態では、第１副層４６ａは、約１．５から約１．８までの屈折率を有す。別の実施形態では、第１副層４６ａは約１．５５から約１．７５までの屈折率を有す。別の実施形態では、第１副層４６ａは約１．６から約１．７までの屈折率を有し、また、一実施形態では、第１副層４６ａは約１．６以上の屈折率を有す。
【００３２】
ここで、また、明細書と請求の範囲を通して、値域と比率の上限は組み合わせられることができる。したがって、例えば、前述の屈折率の値域においては、約１．６から約１．８までの範囲は特に詳述されていないが、このような値域は開示の範囲内である。
【００３３】
一実施形態では、第１副層４６ａには、シリコンリッチな窒化シリコンが含まれる。窒化シリコンは、そのシリコンリッチではない、化学量論量タイプでは、通常はＳｉ３Ｎ４の式で表されるシリコンリッチな窒化シリコンには、Ｓｉをリッチ化した窒化シリコンが含まれる。したがって、シリコンリッチな窒化シリコンに対する化学式が、ＳｉｘＮ４と記述される場合、ｘ値は３以上である。一実施形態では、３．０１．ｘ．４である。一実施形態では、ｘ値の値域は３以上であり、つまり、約３．０１から約４までである。一実施形態では、ｘ値の値域は、約３．１から約３．８までであり、別の態様では、ｘ値の値域は、約３．１５から約３．６までである。
【００３４】
一実施形態では、第１副層４６ａにはシリコンリッチな炭化シリコン、ＳｉＣが含まれる。炭化シリコンには通常、実験に基づいた、化学量論量の化学式、ＳｉＣが与えられる。シリコンリッチなＳｉＣには、化学量論量のＳｉＣと関連する、Ｓｉをリッチ化したＳｉＣが含まれる。したがって、炭化シリコンがシリコンリッチなＳｉＣにおいて、ＳｉａＣｂと表示される場合、ａ＞ｂであり、また、ａ＋ｂ＝２である。一方で、化学量論量のＳｉＣでは、ａは実質的にｂと等しく、つまり、ａ≒ｂであり、また、ａ＋ｂ＝２、である。一実施形態では、シリコンリッチなＳｉＣにおいて、ａの値域は１．０１から約１．２であり、また、ａ＋ｂ＝２、である。一実施形態では、シリコンリッチなＳｉＣにおいて、ａの値域は１．０２から約１．１であり、また、ａ＋ｂ＝２、である。したがって、シリコンリッチではないＳｉＣでは、ａの値域は０．９９以上１．０１未満であり、ｂ＝２．ａである。
【００３５】
一実施形態では、第１副層４６ａには、シリコンリッチなＳｉＣＮが含まれる。ＳｉＣＮは、炭化珪素窒化物（silicon carbon nitride）、炭窒化物（silicon carbonitride）、及び、珪素シアン化物（silicon syanide）などの様々な名称で呼ばれている。この実験式、ＳｉＣＮは形成される条件によって変化する。しかし一般にはＳｉ３Ｎ４やＣ３Ｎ４と類似していると考えられ、ＳｉとＣの成分は入れ替えることができる。“入れ替えられた”ＳｉとＣの化学式は（Ｓｉ；Ｃ）３Ｎ４と呼ばれることもある。本明細書では、この材料は単にＳｉＣＮと呼ばれる。シリコンリッチなＳｉＣＮには、多量のＳｉと少量のＣが含まれ、また、シリコンリッチではないＳｉＣＮには、少量のＳiと、多量のＣが含まれる。したがって、ＳｉＣＮには一般の化学式、ＳｉｘＣｙＮ４が含まれると考えられうる。この化学式を用いると、シリコンリッチなＳｉＣＮでは、ｘ＞１．５であり、ｙ＜１．５である。また、シリコンリッチでないＳｉＣＮでは、x．１．５であり、y．１．５である。一実施形態では、シリコンリッチなＳｉＣＮにおいて、ｘの値域は１．５以上から約２．５までであり、ｙの値域は約０．５から約１．５未満である。一実施形態では、シリコンリッチなＳｉＣＮにおいて、ｘの値域は約１．５５から約２．２５までであり、また、ｙの値域は約０．７５から約１．４５までである。
【００３６】
一実施形態では、シリコンリッチなＳｉＣＮには、ＣとＮに対して、化学量論量を超えるＳｉが含まれる。化学量論量を超えるＳｉを含むＳｉＣＮには、Ｎの量と化学量論量的に等しくなるために必要なＳｉとＣの量を超える量のＳｉとＣが含まれる。ＳｉＣＮのＳｉをリッチ化することによって、量を増加することができる。この実施形態では、例えば、ｙ＝１．５で、ｘ＞１．５の場合である。したがって、ＳｉＣＮのＣとＮの総量に基づいて、Ｓｉの含量がリッチ化される。換言すれば、Ｎに関連するＣの含量が決定されると、含まれる化学量論的な量のＳｉではなく、この実施形態では、シリコンリッチなＳｉＣＮにおいて、Ｓｉの含量は必要とされる化学量論的な量よりも高く、したがって、化学量論量を超えるＳｉが含まれる。
【００３７】
一実施形態では、第１副層４６ａのシリコンリッチな材料は、約４５０ｎｍから約１９０ｎｍまでのＵＶ値域のＵＶ照射を吸収する。一実施形態では、第１副層４６ａのシリコンリッチな材料は、約４００ｎｍから約２００ｎｍまでのＵＶ値域のＵＶ照射を吸収する。一実施形態では、第１副層４６ａのシリコンリッチな材料は、約３９０ｎｍから約２１０ｎｍまでのＵＶ値域のＵＶ照射を吸収する。
【００３８】
一実施形態では、ＵＶの吸収性、つまり透過率（％Ｔ）は、ヒューレット−パッカード社のＵＶ分光光度計を用いて、２５２ｎｍの波長で測定される。この波長でＵＶ照射を測定することにより、通常のUV照射の吸収性を適切に予測することができる。
【００３９】
一実施形態では第２副層４６ｂには、シリコンリッチではないタイプの、第１副層の材料が含まれる。したがって、例えば、第１副層４６ａにシリコンリッチな二酸化シリコンが含まれる実施形態では、第２副層４６ｂには、シリコンリッチではない、又は、実質的に化学量論量の二酸化シリコンが含まれる。同様に、第１副層４６ａにシリコンリッチな二酸化シリコンが含まれる実施形態では、第２副層４６ｂはシリコンリッチでない、又は、実質的に化学量論量の窒化シリコンが含まれる。同様に、第１副層４６ａがシリコンリッチな炭化シリコンを含む実施形態では、第２副層４６ｂはシリコンリッチでない、又は、実質的に化学量論量の炭化シリコンが含まれる。また同様に、第１副層４６ａにシリコンリッチなＳｉＣＮが含まれる実施形態では、第２副層４６ｂには、シリコンリッチでない、又は、実質的に化学量論量のＳｉＣＮが含まれる。
【００４０】
一実施形態では、第２副層４６ｂは、ＵＶ不透過性ではない。一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、波長は約２００ｎｍにまで縮小する。一実施形態では、第２副層４６ｂは、少なくともある程度高エネルギーのＵＶ照射を吸収する。つまり、第２副層４６ｂは約２５４ナノメータ（ｎｍ）から約２００ｎｍまでの、又は約１９０ｎｍまでの値域の波長を有すＵＶ照射を吸収する。
【００４１】
一実施形態では、第２副層４６ｂは二酸化シリコンである。一実施形態では、第２副層４６ｂは、通常の化学式がＳｉＯｘである二酸化シリコンであり、ｘ．２である。一実施形態では、第２副層４６ｂは通常の化学式ＳｉＯ２を有する二酸化シリコンであり、つまり、実質的に化学量論量の二酸化シリコンである。別の実施形態では、第２副層４６ｂはシリコンリッチでない窒化シリコン、Ｓｉ３Ｎ４であり、つまり、実質的に化学量論量の窒化シリコンである。別の実施形態では、第２副層４６ｂは上記に定義しているように、シリコンリッチでない炭化シリコン、ＳｉＣである。別の実施形態では、第２副層４６ａは上記に定義しているように、シリコンリッチではないＳｉＣＮである。
【００４２】
図２に１組の隣接するトランジスタ１０ａと１０ｂの第２の概略図を示す。図１に示す実施形態のように、図２に示す実施形態には半導体基板１６が含まれ、半導体基板１６の上には隣接する２つのトランジスタ１０ａと１０ｂが形成されている。各トランジスタ１０ａと１０ｂには、ソース領域１２と、ドレイン領域１４と、チャネル領域１８とが含まれる。各トランジスタ１０ａと１０ｂのチャネル領域１８上に形成されているのはそれぞれ、スタック・ゲート２４ａと２４ｂであり、図１のトランジスタ１０に関連して詳細が説明されている。図１のように、図２の各トランジスタ１０ａと１０ｂには、ＩＬＤ０層２０と呼ばれる第１のインターレベル誘電体層２０が含まれ、該ＩＬＤ０層２０はスタック・ゲート２４ａと２４ｂの各々を覆い、囲んでいる。図１のように、ＩＬＤ０層２０は、コンタクト・キャップ層３８に覆われている。一実施形態では、コンタクト・キャップ層３８はＵＶブロック層である。
【００４３】
図２に、第１の導電性プラグ４０ａと、金属導体４４と、第２の導電性プラグ４０ｂを示す。図２の実施形態では、導電性プラグ４０ａは、金属導体４４と、２つの隣接するトランジスタ１０ａ、１０ｂの隣接するドレイン１４とソース１２との間に、電気的接続を与える。図２には第２の導電性プラグ４０ｂが例示されており、該導電性プラグ４０ｂにより、外部ソース（図示せず）から金属導体４４へ電気的接続が与えられる。
【００４４】
図２に示すように、コンタクト・キャップ層３８は、ＵＶ保護層４６によって覆われている。一実施形態では、図２に示すＵＶ保護層４６は、ＩＬＤ１と呼ばれる第２のインターレベル誘電体層である。ＵＶ保護層４６には、第１の、実質的にＵＶ不透過性の副層４６ａと、第２副層４６ｂとが含まれる。図１に関連して上述しているように、一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、また、一実施形態では、第２副層４６ｂは実質的にＵＶ不透過性ではない。図１に示す、ＵＶ保護層４６の実施形態に関する上記の説明は、全ての点が図２の実施形態に完全に適用可能であるので、ここでは繰返し説明はしない。
【００４５】
図３に本発明の別の実施形態を概略的に示す。図３は半導体デバイス５０の一部を示しており、該デバイス５０には、図１と図２に関して説明しているようなトランジスタなどが含まれうる。図３に示している構造には、ＢＥＯＬプロセスの間に用いられる層が描かれている。このデバイス５０には、第１のインターレベル誘電体層２０（ＩＬＤ０層２０）が含まれ、該ＩＬＤ０層２０はスタック・ゲート（図示せず）を覆う層に、又は半導体デバイスのその他の構造に設けられることができる。図３のＩＬＤ０層２０は図１と２の実施形態に関して上記に説明しているのもと実質的に同一である。デバイス５０には更にコンタクト・キャップ層３８が含まれる。該コンタクト・キャップ層は図１と２の実施形態に関して上記に説明しているものと実質的に同一である。図３に示すデバイス５０には、第１の導電性プラグ４０ａと、第２の導電性プラグ４０ｂとが含まれる。図３に示すデバイス５０には、第１の導電性金属４４ａと第２の導電性金属４４ｂも含まれる。第１の導電性プラグ４０ａにより、第１の導電性金属４４ａと第２の導電性金属４４ｂとの間に電気的接続が与えられる。第２の導電性プラグ４０ｂにより、第２の導電性金属４４ｂと外部電源、又はその他のデバイス（図示せず）との間に電気的接続が与えられる。
【００４６】
図３に示す半導体デバイス５０には２つのＵＶ保護層が含まれる。デバイス５０には第１のＵＶ保護ＩＬＤ層４６と、第２のＵＶ保護層４８とが含まれる。一実施形態では、第１のＵＶ保護ＩＬＤ層４６と第２のＵＶ保護層４８は両方とも、その材料や厚み、機能などは図１と図２に関して上記に説明しているＵＶ保護層４６と実質的に同一である。
【００４７】
一実施形態では、図３に示す第１のＵＶ保護ＩＬＤ層４６は第２のインターレベル誘電体層であり、ＩＬＤ１と呼ばれる。図３に示す第１のＵＶ保護層４６には、第１の、実質的にＵＶ不透過性の副層４６ａと、第２副層４６ｂとが含まれる。一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、別の実施形態では、第２副層４６ｂは実質的にＵＶ不透過性ではない。
【００４８】
一実施形態では、図３に示す第２のＵＶ保護層４８は第３のインターレベル誘電体層であり、ＩＬＤ２と呼ばれる。図３に示す第２のＵＶ保護層４８には、第２の、実質的にＵＶ不透過性の副層４８ａと、第２副層４８ｂとが含まれる。一実施形態では、第２副層４８ｂは実質的にＵＶ透過性であり、別の実施形態では、第２副層４８ｂは実質的にＵＶ不透過性ではない。
【００４９】
言うまでもなく、ＵＶ保護層の厚みは、ＵＶ保護層を形成しているそれぞれの副層の厚みの合計である。一実施形態では、第１副層は約３００オングストロームから約１０００オングストロームまでの範囲の厚みを有し、また、ＵＶ保護層は合計で約４０００オングストロームから約１０，０００オングストロームまでの厚みを有している。別の実施形態では、第１副層は約４００オングストロームから約８００オングストロームまでの範囲の厚みを有し、ＵＶ保護層は合計で約５０００オングストロームから約８０００オングストロームまでの厚みを有している。別の実施形態では、第１副層は、約５００オングストロームから約７００オングストロームまでの範囲の厚みを有し、ＵＶ保護層は合計で約６０００オングストロームから約７０００オングストロームまでの厚みを有している。別の実施形態では、第１副層４６ａは、ＢＥＯＬプロセスの結果生じる、入射ＵＶ照射を吸収するのに十分な厚みを有している。ＢＥＯＬプロセスには例えばＰＥＣＶＤ（半導体デバイスに材料を続けて蒸着する際に用いられることができる）などが含まれる。ＵＶ保護層がコンタクト・キャップ層３８や上部の酸化物層などに単一の層を構成している実施形態では、ＵＶ保護層の厚みは、約３００オングストロームから約１０００オングストロームまでの範囲である。
【００５０】
当業者であれば、本発明の前述の実施形態を詳細に説明しているが、本発明の更なる実施形態には付加的なＵＶ保護層を含むことができることが理解されよう。いくつかのこのような実施形態では、ＵＶ保護層は更なるインターレベル誘電体層、つまりＩＬＤ３層などのＩＬＤを構成することができる。ＩＬＤ０層の場合では、実質的にＵＶ不透過性の副層はコンタクト・キャップ層３８であり、このコンタクト・キャップ層３８は図１−３で示しているＩＬＤ１層とＩＬＤ２層の実施形態のように、ボトム、つまり底部の層ではなく、実質的にトップの、つまり上部の層である。その他の実施形態では、ＵＶ保護層はＩＬＤ層以外の層である。例えば、ＵＶ保護層は上部の酸化物層であることができる。上部の酸化物層は半導体デバイスの全体を覆う。一実施形態では、コンタクト・キャップ層３８と上部の酸化物層は上記に説明しているように、ＵＶ保護層を有している。一実施形態では、これらの層には、ＵＶ不透過性の第１副層と、ＵＶ不透過性ではない第２副層が含まれ、各副層については上記に説明されている。別の実施形態では、コンタクト・キャップ層、また、更に別の実施形態では、ＵＶ保護を含む２つの副層を備えた構成とは対称的に、上部の酸化物層にはそれぞれ、単一のＵＶ不透過性の層が含まれるようになっている。
【００５１】
図示されていないが、図１−３に示されている実施形態には、本明細書において説明されているような付加的なＵＶ保護層を含むことができる。例えば、これらの実施形態には、ＵＶ保護ＩＬＤ２層、ＵＶ保護ＩＬＤ３層、及び／又は、ＵＶ保護の上部の酸化物層、を有することができ、更に、ＵＶ保護のコンタクト・キャップ層３８、及び／又は、ＵＶ保護ＩＬＤ１層４６、を有することができる。同様に、一実施形態では、ＩＬＤ１層４６はＵＶ保護層ではない。しかし、ＩＬＤ２層やＩＬＤ３層などの次の層、又は上部の酸化物層はＵＶ保護層である。図６には付加的な層を含む実施形態が示されており。そのうちのいくつか、又は全てがＵＶ保護層、及び／又は実質的にＵＶ不透過性の層を有することができる。
【００５２】
本発明のプロセスの以下の説明は、ＭＩＲＲＯＲＢＩＴＪデバイスなどの、デュアルビットのＥＥＰＲＯＭデバイスにおいて使用するのに適したＵＶ保護層に照らして説明されている。本明細書ではその観点から説明されているが、これは単に例示的なものであって、本発明の範囲を限定するものではないことを理解されたい。本方法で製造されたＵＶ保護層は、ＵＶによって誘発される電荷、またはその他のダメージを受けるフラッシュメモリセルを含む半導体デバイスのいずれにも応用できるものである。
【００５３】
図４−６を参照しながら、本発明を以下のように説明する。図４−５は本発明の実施形態によるＵＶ保護層の製造時における、あるプロセスステップ後の半導体デバイスの実施形態を例示した断面図である。図７は、本発明によるプロセスの実施形態のステップを示した概略的なフローチャートである。
【００５４】
ステップ７０１として図７に概略的に示しているように、本発明によるプロセスの第１ステップでは、図４に示すように、ＳＯＮＯＳフラッシュメモリセルを備えた半導体基板が提供される。ＳＯＮＯＳフラッシュメモリセルは、従来技術で周知のいずれの適切な方法により製造されることができる。このような半導体デバイスの製造は周知であるので、簡潔にするために、このような製造方法は本明細書においては詳細に開示されない。このようなデバイス１０の１例を図４に示す。図４に示すデバイス１０のコンポーネント部分は、図１に関連して上記に説明しているものと実質的に同一であり、また、半導体基板１６に設けられ、チャネル領域１８によって離間されているソース／ドレイン領域１２と１４とを含む。スタック・ゲート２４はチャネル領域１８を覆う。図４に示すデバイス１０には、第１のインターレベル誘電体層２０と、コンタクト・キャップ層３８と、導電性プラグ４０と、金属導体４４とが含まれる。
【００５５】
ステップ７０２として図７に概略的に示されている、本発明による第２のステップでは、第１層、又は、ＵＶ保護層の副層が、ＳＯＮＯＳフラッシュメモリセル上に蒸着される。一実施形態では、第１層、又は副層は上記に定義されているように、実質的にＵＶ不透過性である。一実施形態では、第１層、又は副層はコンタクト・キャップ層３８である。一実施形態では、第１層、又は副層は副層４６ａである。一実施形態では、コンタクト・キャップ層３８は蒸着された第１層であり、この後に第１副層４６ａが蒸着され、両層とも実質的にＵＶ不透過性材料を有している。
【００５６】
一実施形態では、第１副層はシリコンリッチな二酸化シリコンを有す。上記に説明しているように、シリコンリッチな二酸化シリコンは、化学式ＳｉＯｘを有し。ｘ＜２である。（別の態様では、この化学式はＳｉｙＯ２と表わされることができ、ｙ＞１である。）上記に説明しているように、別の実施形態では、１．８．ｘ．１．９９であり、別の実施形態では、１．８８．ｘ．１．９５である。
【００５７】
コンタクト・キャップ層３８、及び／又は、ＵＶ照射を吸収するシリコンリッチな材料を含む第１副層４６ａは、典型的にはウエーハ全体上に全面蒸着される。一実施形態では、第１副層を蒸着するための方法には、ＵＶ照射を用いない、又は生成しない方法が用いられ、別の実施形態では、ＳＯＮＯＳメモリセルをＵＶ照射へ晒さない方法が用いられる。
【００５８】
コンタクト・キャップ層３８、及び／又は、第１副層４６ａにシリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、又はシリコンリッチな炭化シリコンが含まれる実施形態では、このような材料を形成し、蒸着するための様々な方法は一般に当業者には周知であり、本明細書には詳細を説明していない。
【００５９】
コンタクト・キャップ層３８、及び／又は、第１副層４６ａにシリコンリッチなＳｉＣＮが含まれ、また、第２副層４６ｂにシリコンリッチではないＳｉＣＮが含まれる実施形態では、このような材料を形成し、蒸着する様々な方法が周知である。ＳｉＣＮで得られる可変性の化学量論量のために、シリコンリッチな、又はシリコンリッチではないＳｉＣＮは、プロセスに対するシリコン供給源の総量を変えることによって形成される。
【００６０】
通常、シリコンリッチな材料においては、屈折率が高いほど、材料のＵＶ吸収容力は高まる。一般に、屈折率を増加させると、材料のＵＶ不透過率を高める結果になる。
【００６１】
例えば、第１副層４６ａがシリコンリッチな二酸化シリコンである実施形態では、シリコンリッチな二酸化シリコンはその屈折率に基づき、純正二酸化シリコンと化学量論量の二酸化シリコンとを区別することができる。化学量論量の二酸化シリコンに対しては、屈折率は約１．４６から１．５である。十分なＵＶ保護を得るために、つまり、第１副層を実質的にＵＶ不透過性とするために、屈折率は１．５以上とする必要があり、一実施形態では屈折率は約１．６以上であり、上述の通り、別の実施形態では、屈折率は実質的に１．６よりも高い。二酸化シリコンの屈折率は二酸化シリコンにより多くのシリコンを入れることにより、つまり、上記に説明しているように、シリコンリッチな二酸化シリコンを形成することにより、増加させることができる。
【００６２】
シリコンリッチな窒化シリコンや、シリコンリッチなＳｉＣＮや、シリコンリッチな炭化シリコンにも同様の考察が適用される。
【００６３】
ステップ７０３として図７に示されているように、本発明における第３のステップには、ＵＶ保護層４６の第２副層４６ｂを蒸着するステップが含まれる。十分に厚みがあって選ばれた第１副層４６ａが蒸着されると、第２副層４６ｂがその上に蒸着される。
【００６４】
図７に示すように、実施形態にはステップ７０３をパスして直接ステップ７０４へ進むものもあり、そこから任意にステップ７０２へ戻り、実質的にＵＶ不透過性の材料を有す別の層を蒸着する。ステップ７０３をパスすることついては、別の経路（ａ）によって図７に概略的に例示されている。ステップ７０４からステップ７０２へ戻ることについては、別の経路（ｂ）によって図７に概略的に示されている。
【００６５】
一実施形態では、上述の通り、第２副層の材料には、第１副層におけるシリコンリッチではないタイプの材料が含まれる。１つのこのような実施形態では、シリコンリッチな層の蒸着から、シリコンリッチではない層の蒸着への遷移は、単に蒸着条件を変更することによって実現される。一実施形態では、ＳｉＣＮに関して上述しているように、蒸着後の熱処理条件を変更することによって、遷移が実現される。
【００６６】
例えば、シリコンリッチな材料が、シリコンリッチな二酸化シリコンである一実施形態では、第１副層の蒸着から第２副層の蒸着への遷移は、シリコン含有の前駆物質量を変えることによって実現される。この前駆物質は蒸着装置へ与えられており、シリコンリッチな二酸化シリコンの蒸着をもたらす第１の量から、実質的に化学量論量の二酸化シリコンの蒸着をもたらす第２の量へと、シリコン含有の前駆物質量変えることによって蒸着の遷移が実現される。一実施形態では、両ステップは同じ装置で、実質的に連続して実施される。一実施形態では、いずれの不連続性も、蒸着装置に与えられているシリコン含有の前駆物質量を変更することによる遅延あるいは一時停止によって生じる。したがって一実施形態では、ステップ７０２と７０３は実質的に連続した蒸着ステップの一部であり、ステップ７０２と７０３の組み合わせとして扱われる。この実施形態はステップ７０４から始まり、ステップ７０２へと戻る、別の経路（ｂ）によって図７に概略的に示される。
【００６７】
シリコンリッチではない材料を蒸着するその他の方法は、当該技術の当業者によって適切に選択されることができる。
【００６８】
図５に示す第１副層４６ａに第２副層４６ｂを蒸着するステップ７０３の結果生じる、典型的な構造は、図１に示す構造である。
【００６９】
一実施形態では、第２のＵＶ保護ＩＬＤ層４８は、例えば図３に示すような、第１の保護ＩＬＤ層４６上に蒸着される。この実施形態では、ステップ７０２と７０３が繰返し行われる。一実施形態では１つの層が、別の実施形態では２つ以上の層が、第１のＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間に形成される。また更に別の実施形態では、ＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間には層は形成されない。一実施形態では、付加的な層には、図３に示す層４４ａ、４４ｂと同様の層である、金属導電層が含まれる。したがって、一実施形態において、完全な層が形成される間に、第１のＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間に介入している層はエッチングされうる。あるいは、別の態様では、導電性のパターン、又はその他の“配線”などの形成時に部分的に取除かれる。次いで、第２のＵＶ保護ＩＬＤ層は蒸着されることができ、介入層、又は材料への絶縁と保護が与えられる。一実施形態では、第２のＵＶ保護層は、上述しているように、ＩＬＤ２層などの従来の層間誘電体層、コンタクト・キャップ層、又は上部の酸化物層と置き換えることができる。
【００７０】
図６に示す別の実施形態では、第３のＵＶ保護層５２は第２のＵＶ保護ＩＬＤ層４８上に蒸着される。図６は図１と同様の半導体基板の一部を断面で概略的に例示したものであり、コンタクト・キャップ層３８、３つの層間誘電体層２０、４６、４８（層４６と４８のいずれか、又は両方ともＵＶ保護層であることができる）、及び、本発明の実施形態により製造されたＵＶ保護の上部酸化物層が組み込まれている。第３のＵＶ保護層、又は上部の酸化物層５２は第１及び第２のＵＶ保護層と実質的に同様であり、一実施形態では、第１の実質的にＵＶ不透過性の副層と、ＵＶ不透過性ではない材料を有す第２副層とが含まれ、また別の実施形態では、単一の実質的にＵＶ不透過性の層が含まれる。
【００７１】
一実施形態では、第３のＵＶ保護層はＩＬＤ３層などの、従来の層間誘電体層と置き換えることができる。
【００７２】
これらの実施形態は図７にステップ７０４として、また、ステップ７０４から開始し、ステップ７０２へと戻る代替の経路（ｂ）、によって例示されている。ステップ７０４によれば、付加的なＵＶ保護層、又は、実質的にＵＶ不透過性の層を代替の経路（ａ）、及び／又は（ｂ）を介して蒸着するのに必要であるために、ステップ７０２とステップ７０３を、あるいはステップ７０２だけを繰返し行うことができる。また図７に示されているように、ステップ７０４にはステップ７０２への任意的リターンが含まれ、任意的リターンが含まれない場合は、図７に示すように、プロセスは半導体デバイスの製造を継続する最終ステップへと進むことができる。
【００７３】
図７の最終ステップに示すように、本発明による単一の、又は複数のＵＶ保護層の形成後、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは更にＢＥＯＬプロセスにおいてプロセスが進められ、デバイスの製造が適宜完了される。本発明の結果として、一実施形態では、デバイスとＳＯＮＯＳフラッシュメモリセルをＵＶ照射への露出から保護する必要はない。その他の実施形態では、デバイスとＳＯＮＯＳフラッシュメモリセルをこのような露出から保護することが望ましい。その理由は、本発明によってＵＶ照射の全ての有害性からデバイスを完全に保護することは不可能でありうるからである。
【００７４】
一実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、スタック・ゲート形成後のプロセスステップの間、ＵＶ照射への露出から保護される。別の実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、スタック・ゲートのＯＮＯ部を形成した後のプロセスステップの間に、ＵＶ照射への露出から保護される。一実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、電荷堆積層を形成した後のプロセスステップの間に、ＵＶ照射への露出から保護される。一実施形態では、製造プロセスにおいて、この段階での、及びこの段階を超えてのＵＶ照射からの保護には、本明細書に記載されている１つ以上のＵＶ保護層の形成が含まれる。別の実施形態では、ＵＶ照射からの保護には更にシールディングが含まれ、別の態様では、ＵＶ照射への露出を回避することが含まれる。別の実施形態では、上述のように、ＵＶ照射からの保護には更にＵＶでないプロセスを選択し、用いることが含まれる。
【００７５】
ＵＶ保護層を与えることにより、本発明によってＵＶによって誘発されたＳＯＮＯＳフラッシュメモリセルの電荷問題が克服される。本発明により与えられる利点は（１）ＢＥＯＬのＵＶ照射からデバイスを保護するＵＶ保護層を形成すること、（２）ＵＶによって誘発される電荷からＳＯＮＯＳフラッシュメモリセルを保護すること、（３）現在導入されている製造プロセスに容易に適応できるプロセスの変更を提供すること、（４）標準の誘電体機能に加えて、前述の付加機能を有する上部の層やコンタクト・キャップ層、インターレベル誘電体層のうちの１つ以上を形成すること、などである。したがって、本発明によりＯＮＯ製造技術において利点を与え、また、ＳＯＮＯＳフラッシュメモリデバイスのＯＮＯ構造において、確実に、電荷を適切に分離させ、その一方で、同時に明確なプロセスと経済的な利点を与える。本発明をＳＯＮＯＳフラッシュメモリデバイスに関して説明し、また、本発明は特にＳＯＮＯＳフラッシュメモリデバイスに適用できるが、本発明は不所望のＵＶ電荷に晒される電荷蓄積層を含むいずれの半導体デバイスの形成に広く応用することができる。
【００７６】
本発明を具体的な実施形態を用いて説明し、例示してきたが、本発明はこれらの実施形態に限定されるものではないことを理解されたい。また、本発明の範囲から逸脱することなく、様々なバリエーションや変更が可能であることは当業者にとっては自明であろう。例えば、ＯＮＯ構造を形成している個々の層の厚みは本明細書に説明している厚みから変更することができる。したがって、本発明には添付の請求の範囲やその等価物の範囲内において、全てのそのような変形や変更が含まれるものである。
【図面の簡単な説明】
【００７７】
【図１】実質的にＵＶ不透過性のコンタクト・キャップ層を組み込み、更に本発明の実施形態によって製造された実質的にＵＶ透過性の副層を有するＵＶ保護層を更に有するＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタを含む半導体基板の一部の概略的断面図。
【図２】本発明の実施形態によって製造されたＵＶ保護層に実質的にＵＶ不透過性の副層を組み込んだペアのＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタを含む半導体基板の一部の概略的説明図。
【図３】本発明の実施形態によって製造された、各々が実質的にＵＶ不透過性の副層を含む、２つのＵＶ保護層を組み込んだ半導体基板の一部の概略的説明図。
【図４】本発明の実施形態によるプロセスにおいて、半導体デバイス上に本発明のＵＶ保護層を製造するためのプロセスステップの断面図。
【図５】本発明の実施形態によるプロセスにおいて、半導体デバイス上に本発明のＵＶ保護層を製造するためのプロセスステップの断面図。
【図６】コンタクト・キャップ層、３つの層間誘電体層、及び本発明の実施形態により製造された上部の酸化物層を組み込んだ、図１と同様の半導体基板の一部の概略的断面図。
【図７】本発明の実施形態のステップを示した概略的フローチャート。
【技術分野】
【０００１】
本発明はＢＥＯＬ工程（back-end-of-line：後工程）において、デバイスにおいて紫外線によって誘発される電荷を低減するための紫外線（ＵＶ）照射ブロック層を含むＳＯＮＯＳフラッシュメモリデバイスを準備するためのプロセスに関する。
【背景技術】
【０００２】
不非揮発性メモリデバイスは現今、電源を切っても情報を記憶しておく必要がある電子部品に広く用いられている。不揮発性メモリデバイスには、読み出し専用メモリ（ＲＯＭ：read-only-memory）デバイスと、プログラム可能読出し専用メモリ（ＰＲＯＭ：programmable-read-only memory）デバイスと、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ：erasable-programmable-read-only-memory）デバイスと、電気消去可能プログラム可能読出し専用メモリ（ＥＥＰＲＯＭ：electrically-erasable-programmable-read-only-memory）デバイスとが含まれる。ＥＥＰＲＯＭデバイスは電気的にプログラムでき、かつ電気的に消去ができる点で、その他の不揮発性メモリデバイスとは異なる。フラッシュＥＥＰＲＯＭデバイスは、メモリセルが電気的にプログラムでき、かつ電気的に消去ができる点で、ＥＥＰＲＯＭデバイスと類似している。しかし、フラッシュＥＥＰＲＯＭデバイスによって、単一の電流パルスを用いているデバイスの全てのメモリセルを消去することが可能となる。
【０００３】
ＥＥＰＲＯＭデバイス技術の製品開発努力によって重点的に取り組まれているのは、プログラミング速度を向上させること、プログラム電圧と読み出し電圧を低下させること、データの保持時間を向上させること、セルの消去時間を低減すること、セルの寸法を縮小すること、である。ＥＥＰＲＯＭを製造するための１つの重要な誘電材料は、酸化物−窒化物−酸化物（ＯＮＯ）構造である。ＯＮＯ構造を用いている第１のＥＥＰＲＯＭデバイスとしては、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）タイプのセルが挙げられる。ＯＮＯ構造を用いている第２のＥＥＰＲＯＭデバイスとしては、フローティングゲートＦＬＡＳＨメモリデバイスが挙げられ、ＯＮＯ構造はフローティングゲート（一般にはポリシリコンフローティングゲート）上に形成される。
【０００４】
ＳＯＮＯＳデバイスでは、電荷はプログラミング中に基板からＯＮＯ構造の窒化シリコン層へと運ばれる。電圧はゲートとドレインに印加され、縦方向と横方向に電界が形成される。この電界により、チャネル長沿いにある電子が加速される。電子がチャネルに沿って移動するので、電子の中には、十分なエネルギーを得て、底部の二酸化シリコン層のポテンシャル障壁を飛び越え、窒化シリコン層に捕獲されるものもある。電界はドレインの近くが最も強いので、電子はドレイン領域の近くに捕獲される。ソースとドレインに印加された電位を反転させることにより、電子がチャネルに沿って反対方向に移動し、ソース領域近くの窒化シリコン層の中に注入される。窒化シリコンは導電性ではないために、窒化シリコン層の中に導入される電荷は局在する傾向にある。したがって、電位の印加に応じて、電荷は単一の連続した窒化シリコン層内の連続していない領域に蓄積されうる。
【０００５】
不揮発性メモリの設計者たちは、電子が窒化シリコン層内に局在して蓄積する性質を利用し、また、ONO層内の電荷が蓄積された２つの領域を利用したメモリ回路を設計している。このタイプの不揮発性メモリデバイスは、デュアルビットのEEPROMとして周知であり、このEEPROMはカリフォルニア州サニーベールの、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃ.の商標、ＭＩＲＲＯＲＢＩＴＪの下で利用可能である。このＭＩＲＲＯＲＢＩＴＪデュアルビットのＥＥＰＲＯＭにより、メモリ・アレイは同じサイズの従来のＥＥＰＲＯＭと比べて、２倍量の情報を記録することができる。左右のビットは各メモリセルの左右の領域に近い、窒化シリコン層の物理的に異なる領域に記録される。次に、２つのビットをプログラムし、同時の読み出しを可能にするプログラミング法が用いられる。メモリセルの２つのビットは、ゲート領域と、ソース領域、又はドレイン領域のいずれかに適切な消去電圧を加えることによって、１つ１つ消去することができる。
【０００６】
ＳＯＮＯＳフラッシュメモリデバイスに関連するキー・コンセプトとは、デバイスを正確に動作させるためには、双方のビットが書き込みと読み出しを別々に実行することが必須だということである。ビットのうちの１つがプログラムされると、プログラムされたビット上の逆読み、つまり、リバース・リードが高電圧、つまり、“０”を検知し、また、プログラムされていないビット上のリバース・リードが低電圧、つまり“１”を検知する必要がある。したがって、プログラムされていないビット上のリバース・リード（プログラムされたビット上の順読み、つまり、フォーワード・リードに等しい）は、捕獲電荷領域を突き抜け、高くて十分な読み出し電流を生成する必要がある。前述のことが発生しない場合は、プログラムされていないビットは、“１”として、つまり、導電性のビットとして読み出しされることができないであろう。
【０００７】
誘電電荷蓄積層を含むＳＯＮＯＳフラッシュメモリデバイスが直面している１つの問題点は、電荷蓄積層に電荷が蓄積されることと、製造中に、特にＢＥＯＬプロセスステップにおいて、つまり、フラッシュメモリセルの形成に続いて、紫外線照射に晒された結果、電圧がその後上昇することである。高レベルのＵＶ照射を含むプロセスによって、このような電荷の蓄積が起き、また同時に電圧も上昇する。この電圧の上昇によって、全てのビットが高電圧、つまり、“０”を示すことになるであろう。更に、電荷の蓄積が大きい場合、利用可能な電圧によって蓄積した電荷を容易に消去することはできない。その結果、ＳＯＮＯＳデバイスは、電荷蓄積デバイスとして役に立たなくなる。
【０００８】
電荷蓄積エレメント用にポリシリコン、又はその他の導電性材料を有するフローディングゲートフラッシュデバイスでは、、紫外線に晒されるのは問題ではない。このようなデバイスでは、フローティングゲートは意図的にＵＶ照射に晒され、プロセスの間にフローディングゲートのメモリセル上に蓄積されるいずれの電子電荷が中和される。例えば、米国特許第６，３５０，６５１号では、ＵＶ照射がこのような方法で用いられている。
【０００９】
このようなプロセスはSONOSフラッシュメモリデバイスには適用されない。その理由は、電荷蓄積層は、大きな電荷を蓄積する紫外線照射へ晒すことによって、不可逆的な損傷を受けうるからである。また、電荷は紫外線照射へ更に晒されることによって、中和されることができないからである。
【００１０】
そのため、ＢＥＯＬプロセスの間にＳＯＮＯＳデバイスの電荷蓄積層を、ＵＶ照射への露出から保護するための設備を備えたデバイスと方法とが求められている。したがって、電荷の堆積と電圧の上昇がＳＯＮＯＳ構造において、特にＢＥＯＬプロセスにおいて発生しないことを確実にする、このような製造技術の進歩性が求められている。
【発明の開示】
【００１１】
本発明は、一実施形態では、ＳＯＮＯＳフラッシュメモリデバイスに関し、該ＳＯＮＯＳフラッシュメモリデバイスには、ＳＯＮＯＳフラッシュメモリセルと、少なくとも１つのＵＶ保護層とが含まれ、ＵＶ保護層には実質的にＵＶ不透過性材料が含まれる。
本発明は、
【００１２】
一実施形態では、本発明はＳＯＮＯＳフラッシュメモリデバイスに関し、該ＳＯＮＯＳフラッシュメモリデバイスには、ＳＯＮＯＳフラッシュメモリセルと、ＳＯＮＯＳフラッシュメモリセル上に蒸着されたＵＶ保護コンタクト・キャップ層と、実質的にＵＶ不透過性の材料を含むＵＶ保護コンタクト・キャップ層と、少なくとも１つの付加的なＵＶ保護層、とが含まれる。この少なくとも１つの付加的なＵＶ保護層にはＵＶ不透過性材料を含む少なくとも１つの副層が含まれる。各ＵＶ不透過性材料は、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、または、シリコンリッチなＳｉＣＮが１つ以上含まれる。ＵＶ保護層はＳＯＮＯＳフラッシュメモリセルを、ＳＯＮＯＳフラッシュメモリデバイスの製造において、ＢＥＯＬプロセスの間に、ＵＶ露出の結果生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する。
【００１３】
別の実施形態では、本発明はＳＯＮＯＳフラッシュメモリセルをＵＶによって誘発される電荷から保護する方法に関し、この方法には、半導体デバイスにおいてＳＯＮＯＳフラッシュメモリセルを製造することと、ＳＯＮＯＳフラッシュメモリセル上に、少なくとも１つのＵＶ保護層を蒸着すること、とを含む。ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。
【００１４】
一実施形態では、ＵＶ保護層はＳＯＮＯＳフラッシュメモリデバイスの製造において、ＢＥＯＬプロセスの間に、ＵＶ露出から生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する。
【００１５】
したがって、ＵＶ保護層を与えることによって、本発明により、ＵＶによって誘発されるＳＯＮＯＳフラッシュメモリセルの電荷の問題が、特にＢＥＯＬプロセスの間に克服される。本発明により与えられる利点は、（１）ＢＥＯＬのＵＶ照射からデバイスを保護するＵＶ保護層を形成すること、（２）ＵＶによって誘発される電荷からＳＯＮＯＳフラッシュメモリセルを保護すること、（３）現在導入されている製造プロセスに容易に適応できるプロセスの変更を提供すること、（４）標準の誘電体機能に加えて、前述の付加機能を有する上部の層やコンタクト・キャップ層、インターレベル誘電体層のうちの少なくとも１つ以上を形成すること、などである。したがって、本発明によりＯＮＯ製造技術において利点を与え、また、ＳＯＮＯＳフラッシュメモリデバイスのＯＮＯ構造において、確実に、電荷を適切に分離させ、その一方で、同時に明確なプロセスと経済的な利点を与える。本発明をＳＯＮＯＳフラッシュメモリデバイスに関して説明し、また、本発明は特にＳＯＮＯＳフラッシュメモリデバイスに適用できるが、本発明は不所望のＵＶ電荷に晒される電荷蓄積層を含むいずれの半導体デバイスの形成に広く応用することができる。
【発明の詳細な説明】
【００１６】
実施形態の簡素化、及び明瞭化のために、図面に示されている要素は一定の縮尺で描かれる必要はない。例えば、いくつかの要素の寸法は明瞭化のために相互に関して誇張されている。更に、適切と考えられる箇所には、参照符号は図面の間で繰り返され、対応する要素を示している。
【００１７】
更に、以下に説明しているプロセスステップと構造によって、集積回路を製造するための完全なプロセス・フローは形成されないことを理解されたい。本発明は従来技術で現今用いられている集積回路の製造技術と併せて実行されることができる。また、本発明を理解するために必要であるので、一般に実行されているプロセスステップの大半だけを含めている。
【発明を実施するための最良の形態】
【００１８】
図１を参照すると、トランジスタ１０の概略的断面図が示されており、一実施形態では、ＭＩＲＲＯＲＢＩＴＪなどの、デュアルビットのＥＥＰＲＯＭデバイスで用いるのに適した、ＳＯＮＯＳフラッシュメモリセルである。トランジスタ１０には、半導体基板１６に設けられ、チャネル領域１８によって離間されている、ソース／ドレイン領域１２と１４とが含まれる。基板１６は、例えば、単結晶のシリコンウエーハであることができる。基板１６はまた、ガリウム砒素、シリコン・オン・インシュレータ層、エピタキシャル層、シリコンゲルマニウム層、ゲルマニウム・オン・インシュレータ層、又は、その他の周知の半導体基板であることができる。スタック・ゲート２４はチャネル領域１８上に形成される。図１に示すように、スタック・ゲート２４には、コントロールゲート電極２６、及び、底部酸化層又はトンネル酸化層２８と、電荷蓄積層３０と、上部の酸化層３２とを含むＯＮＯ構造が含まれる。一実施形態では、電荷蓄積層３０は窒素電荷蓄積層である。一実施形態では、電荷蓄積層３０には窒化シリコンが含まれる。他の実施形態では、電荷蓄積層３０には、ｈｉｇｈ−Ｋ誘電材料などの周知の誘電電荷蓄積材料が含まれる。適切なｈｉｇｈ−Ｋ誘電電荷蓄積材料は、同時係属中であり、本発明の譲受人に譲渡された米国特許出願第１０／０３６，７５７号［USE OF HIGH-K DIELECTRIC MATERIALS IN MODIFIED ONO STRUCTURE FOR SEMICONDUCTOR DEVICES］に開示されている。更に、スタック・ゲート２４にはサイドウォール・ライナ３４が含まれる。図１に示すように、電荷３６ａと３６ｂは電荷蓄積層３０に格納されることができ、ＳＯＮＯＳ、又はＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭデバイスにおいて、電荷蓄積層、又は電子蓄積層として機能する。
【００１９】
引き続き図１を参照すると、スタック・ゲート２４は第１インターレベル誘電体（ＩＬＤ：interlevel dielectric）層２０[ＩＤＬ０（“ＩＬＤゼロ”）層２０とも呼ばれる]によって覆われ、かつ、囲まれている。一実施形態では、ＩＬＤ０層２０は二酸化シリコンである。他の実施形態では、ＩＬＤ０層２０は、ホウ素リン珪酸塩ガラス（ＢＰＳＧ：boron phosphosilicate glass）などのその他の材料、又はこのような層に用いられるその他周知の材料を有することができる。図１の実施形態では、ＩＬＤ０層２０は、スタック・ゲート２４の高さよりも厚みがある。
【００２０】
例示のＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタ１０の動作において、ゲート電極２４へ、また必要に応じてソース／ドレイン領域１２と１４へ電圧が印加される。印加された電圧によって、ソース／ドレイン領域１２と１４から電荷が発生し、電荷はチャネル領域１８を通って伝播する。プログラミング中に、電荷が十分に強い縦型電界に遭遇すると、その電荷はチャネル領域１８から底部の酸化層２８を通って、窒化シリコン電荷蓄積層３０へ注入されるか、チャネル領域１８から底部の酸化層２８を介して、窒化シリコン電荷蓄積層３０へ通り抜ける。電荷蓄積層は、電子蓄積層とも呼ばれる。例えば、コントロールゲート電極２６と、ソース／ドレイン領域１２と１４とへ印加される特定の電圧値によって、電荷３６ａ、３６ｂは電荷蓄積層３０の中へ伝送され、また、電荷３６ａ、３６ｂは、ソース／ドレイン領域１２、又はソース／ドレイン領域１４のどちらか一方に近接する領域に局在される。
【００２１】
デュアル−ビットのＥＥＰＲＯＭデバイスを適切に機能させるために、以下のことが当業者に理解されよう。それは、電荷３６ａと３６ｂが最初に導入された電荷蓄積層３０の領域に絶縁される必要があり、また、電荷蓄積層３０のプログラミング前には、いずれの電荷も存在すべきではないことである。デュアル−ビットのＥＥＰＲＯＭデバイスの適切なパフォーマンスのために、電荷蓄積層３０の状態（プログラムされている、またはプログラムされていない状態）を適切に維持することが要求される。特に、電荷蓄積層３０は、電荷蓄積層３０の電荷を生成し得る入射ＵＶ照射から保護される必要がある。上述の通り、このような意に反して生成された電荷は、蓄積されたデータにエラーを引き起こし、更に、電荷蓄積層３０へダメージを与えうる。
【００２２】
本発明によれば、入射ＵＶ照射からの、電荷蓄積層３０の不所望の電荷蓄積は、本明細書に説明しているＵＶ保護層を形成することによって最小化される。このような意に反する電荷の侵入からの保護と、本発明により得られる、改善されたＤｕａｌ‐Ｂｉｔ ＥＥＰＲＯＭのパフォーマンスは、本発明に従い上記に説明された構造の製造プロセスの説明に従えば、より良く理解されるであろう。
【００２３】
図１に示す実施形態では、第１ＩＬＤ層２０は、コンタクト・キャップ層３８により覆われている。コンタクト・キャップ層３８は、“Ｃ１”層とも呼ばれることができる。一実施形態では、コンタクト・キャップ層３８には、ＵＶ照射を吸収するシリコンリッチな材料が含まれる。一実施形態では、コンタクト・キャップ層３８には、シリコンリッチな窒化物、シリコンリッチな酸化物、シリコンリッチな炭化物、又は、シリコンリッチな炭化物‐窒化物などの、実質的にＵＶ不透過性(UV opaque)の材料が含まれる。一実施形態では、コンタクト・キャップ層３８には、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、又は、シリコンリッチな、炭化-窒化シリコンのうち一つ以上が含まれる。コンタクト・キャップ層３８は、ＣＶＤ、ＬＰＣＶＤ、ＡＰＣＶＤなどの、様々なプロセス技術によって蒸着されることができる。一実施形態では、コンタクト・キャップ層３８はＣＶＤプロセスによって形成される、シリコンリッチな窒化シリコン層を有している。一実施形態では、実質的にＵＶ不透過性のコンタクト・キャップ層３８は、トランジスタ１０をＵＶ照射から保護する。ＵＶ照射はトランジスタ１０のスタック・ゲート２４の形成後のプロセスの間に、トランジスタ１０に悪影響を及ぼしうるものである。一実施形態では、コンタクト・キャップ層３８は、十分にＵＶ不透過性であり、少なくとも約９５％の入射ＵＶ照射をブロックすることができる。別の実施形態では、コンタクト・キャップ層３８は十分にＵＶ不透過性であり、少なくとも約９８％の入射ＵＶ照射をブロックすることができる。また別の実施形態では、コンタクト・キャップ層３８は十分にＵＶ不透過性であり、約９９％の入射ＵＶ照射をブロックすることができる。コンタクト・キャップ層３８が有しているシリコンリッチ材料は、以下に更に詳しく説明されている。
【００２４】
一実施形態では（図示せず）、コンタクト・キャップ層３８には、第１の、実質的にＵＶ不透過性の副層と、ＵＶ不透過性ではない材料を有す、第２副層とが含まれる。第１の、実質的にＵＶ不透過性の副層と、第２副層を有するコンタクト・キャップ層３８の実施形態は、合計の層厚が薄くすることができる点を除けば、ＵＶ保護層４６に関して以下に説明している層と実質的に同じである。一実施形態では、コンタクト・キャップ層３８の、実質的にＵＶ不透過性の第１副層は、第２副層よりも実質的に厚みがある。一実施形態では、コンタクト・キャップ層３８の合計の厚みが実質的に薄いために、第２副層は存在しない。一実施形態では、コンタクト・キャップ層３８には、単一の、実質的にＵＶ不透過性の層だけが含まれる。
【００２５】
引き続き図１を参照すると、トランジスタ１０には更に、導電性の接続プラグ４０が含まれる。この接続プラグ４０は、例えば、タングステンプラグであることができる。導電性プラグ４０は、ＩＬＤ０層２０の開口部４２に形成される。開口部４２はＩＬＤ層２０を通り貫通し、トランジスタ１０のソース１２、及び／又はドレイン１４への経路又はビアを提供する。トランジスタ１０には更に、金属電極４４が含まれる。金属電極４４は、例えば、トランジスタ１０を電源や隣接するトランジスタへ接続するエレメント（ビットラインなど）とすることができる。図１の導電性プラグ４０は、金属電極４４とソース領域１２、及び／又はドレイン１４領域との間に電気的接続を与える。図２に示す一実施形態では、導電性プラグ４０は１方のトランジスタ１０のソース１２領域と、隣接するトランジスタのドレイン１４領域の双方へ電気的接続を与える。
【００２６】
図１に示す実施形態では、トランジスタ１０はＵＶ保護層４６に覆われている。一実施形態では、UV保護層４６は、ＩＬＤ１と呼ばれる第２のインターレベル誘電体層である。UV保護層４６には、第１の実質的にＵＶ不透過性ライナ、つまり副層４６ａと、第２副層４６ｂとが含まれる。一実施形態では、第２副層４６ｂは、実質的に第１副層４６ａよりも厚く、したがって、第１副層４６ａは、ライナとも呼ばれる。一実施形態では、第１の、実質的にＵＶ不透過性の副層４６ａは、トランジスタ１０をＵＶ照射から保護する。ＵＶ照射は、トランジスタ１０のスタック・ゲート２４を形成した後のプロセスの間に、トランジスタ１０に悪影響を及ぼしうるものである。一実施形態では、第１副層４６ａは、十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも約９５％をブロックすることができる。別の実施形態では、第１副層４６ａは十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも約９８％をブロックすることができる。更に別の実施形態では、第１副層４６ａは十分にＵＶ不透過性であり、入射するＵＶ照射の少なくとも９９％をブロックすることができる。
【００２７】
本明細書に用いられているように、”実質的にＵＶ不透過性である“という用語は、ＵＶ不透過性である、と説明される層が入射するＵＶ光の少なくとも約９０％をブロックするということである。本明細書に用いられているように、”実質的にＵＶ不透過性でない“という用語は、ＵＶ不透過性でない、と説明される層が、ＵＶ照射を吸収せずに、入射するＵＶ照射の大部分を通すということである。本明細書に用いられているように、”実質的にＵＶトランスペアレント（ＵＶ透過性である）“という用語は、実質的にＵＶ透過性である、と説明される層が、ＵＶ照射を吸収せずに、入射するＵＶ照射の少なくとも７５％を通すということである。このような用語は、材料が位相のシフト、波長、又はその他の特性などの影響をＵＶ照射に及ぼさないことを意味するものではない。
【００２８】
第１副層４６ａには、ＵＶ照射を吸収するシリコンリッチな材料が含まれる。一実施形態では、シリコンリッチな材料は実質的には、本明細書で定義されているＵＶ不透過性の材料である。一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、又は、シリコンリッチなＳｉＣＮのうち一つ以上が含まれる。
【００２９】
一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコンが含まれる。従来技術で周知の通り、純粋な、又は化学量論量の二酸化シリコンは実質的にはＵＶ照射を通すものであり、約４００ｎｍの波長を有す近紫外線照射から、約２００ｎｍまでの波長を有すＵＶ照射を含む。しかし、二酸化シリコンのシリコンの含有量を化学量論量の比率以上に増加させると、屈折率と材料のＵＶ吸収性が高まる。したがって、シリコンリッチな二酸化シリコンによって、ＵＶブロック力が高められる。シリコン含量が増えると、ＵＶブロックまたは、不透明度が高まる。したがって、一実施形態では、第１副層４６ａには、シリコンリッチな二酸化シリコンが含まれ、シリコンの総量は第１副層４６ａを実質的にＵＶ不透過性にするのに十分な量である。一実施形態では、シリコンリッチな二酸化シリコンは、化学式ＳｉＯｘを有しており、ｘ＜２である。一実施形態では、シリコンリッチな二酸化シリコンは化学式ＳｉＯｘを有しており、１．８≦ｘ≦１．９９である。１実施形態では、シリコンリッチな二酸化シリコンは化学式ＳｉＯｘを有しており、１．８８≦ｘ≦１．９５である。
【００３０】
一般に、コンタクト・キャップ層３８を含む、ＵＶ保護層において用いられているシリコンリッチタイプの材料には、対応の、シリコンリッチでないタイプの同一の材料よりも高い屈折率が含まれる。一般に、これらの材料のシリコン含量をリッチ化することは、これらの材料の屈折率の向上と、ＵＶ不透過性の向上の両方に関連する。
【００３１】
周知のとおり、実質的に化学量論量の二酸化シリコンの屈折率は、約１．４６である。上述のとおり、シリコンリッチな二酸化シリコンの屈折率は、二酸化シリコンの屈折率よりも高い。一実施形態では、第１副層４６ａは、約１．５から約１．８までの屈折率を有す。別の実施形態では、第１副層４６ａは約１．５５から約１．７５までの屈折率を有す。別の実施形態では、第１副層４６ａは約１．６から約１．７までの屈折率を有し、また、一実施形態では、第１副層４６ａは約１．６以上の屈折率を有す。
【００３２】
ここで、また、明細書と請求の範囲を通して、値域と比率の上限は組み合わせられることができる。したがって、例えば、前述の屈折率の値域においては、約１．６から約１．８までの範囲は特に詳述されていないが、このような値域は開示の範囲内である。
【００３３】
一実施形態では、第１副層４６ａには、シリコンリッチな窒化シリコンが含まれる。窒化シリコンは、そのシリコンリッチではない、化学量論量タイプでは、通常はＳｉ３Ｎ４の式で表されるシリコンリッチな窒化シリコンには、Ｓｉをリッチ化した窒化シリコンが含まれる。したがって、シリコンリッチな窒化シリコンに対する化学式が、ＳｉｘＮ４と記述される場合、ｘ値は３以上である。一実施形態では、３．０１．ｘ．４である。一実施形態では、ｘ値の値域は３以上であり、つまり、約３．０１から約４までである。一実施形態では、ｘ値の値域は、約３．１から約３．８までであり、別の態様では、ｘ値の値域は、約３．１５から約３．６までである。
【００３４】
一実施形態では、第１副層４６ａにはシリコンリッチな炭化シリコン、ＳｉＣが含まれる。炭化シリコンには通常、実験に基づいた、化学量論量の化学式、ＳｉＣが与えられる。シリコンリッチなＳｉＣには、化学量論量のＳｉＣと関連する、Ｓｉをリッチ化したＳｉＣが含まれる。したがって、炭化シリコンがシリコンリッチなＳｉＣにおいて、ＳｉａＣｂと表示される場合、ａ＞ｂであり、また、ａ＋ｂ＝２である。一方で、化学量論量のＳｉＣでは、ａは実質的にｂと等しく、つまり、ａ≒ｂであり、また、ａ＋ｂ＝２、である。一実施形態では、シリコンリッチなＳｉＣにおいて、ａの値域は１．０１から約１．２であり、また、ａ＋ｂ＝２、である。一実施形態では、シリコンリッチなＳｉＣにおいて、ａの値域は１．０２から約１．１であり、また、ａ＋ｂ＝２、である。したがって、シリコンリッチではないＳｉＣでは、ａの値域は０．９９以上１．０１未満であり、ｂ＝２．ａである。
【００３５】
一実施形態では、第１副層４６ａには、シリコンリッチなＳｉＣＮが含まれる。ＳｉＣＮは、炭化珪素窒化物（silicon carbon nitride）、炭窒化物（silicon carbonitride）、及び、珪素シアン化物（silicon syanide）などの様々な名称で呼ばれている。この実験式、ＳｉＣＮは形成される条件によって変化する。しかし一般にはＳｉ３Ｎ４やＣ３Ｎ４と類似していると考えられ、ＳｉとＣの成分は入れ替えることができる。“入れ替えられた”ＳｉとＣの化学式は（Ｓｉ；Ｃ）３Ｎ４と呼ばれることもある。本明細書では、この材料は単にＳｉＣＮと呼ばれる。シリコンリッチなＳｉＣＮには、多量のＳｉと少量のＣが含まれ、また、シリコンリッチではないＳｉＣＮには、少量のＳiと、多量のＣが含まれる。したがって、ＳｉＣＮには一般の化学式、ＳｉｘＣｙＮ４が含まれると考えられうる。この化学式を用いると、シリコンリッチなＳｉＣＮでは、ｘ＞１．５であり、ｙ＜１．５である。また、シリコンリッチでないＳｉＣＮでは、x．１．５であり、y．１．５である。一実施形態では、シリコンリッチなＳｉＣＮにおいて、ｘの値域は１．５以上から約２．５までであり、ｙの値域は約０．５から約１．５未満である。一実施形態では、シリコンリッチなＳｉＣＮにおいて、ｘの値域は約１．５５から約２．２５までであり、また、ｙの値域は約０．７５から約１．４５までである。
【００３６】
一実施形態では、シリコンリッチなＳｉＣＮには、ＣとＮに対して、化学量論量を超えるＳｉが含まれる。化学量論量を超えるＳｉを含むＳｉＣＮには、Ｎの量と化学量論量的に等しくなるために必要なＳｉとＣの量を超える量のＳｉとＣが含まれる。ＳｉＣＮのＳｉをリッチ化することによって、量を増加することができる。この実施形態では、例えば、ｙ＝１．５で、ｘ＞１．５の場合である。したがって、ＳｉＣＮのＣとＮの総量に基づいて、Ｓｉの含量がリッチ化される。換言すれば、Ｎに関連するＣの含量が決定されると、含まれる化学量論的な量のＳｉではなく、この実施形態では、シリコンリッチなＳｉＣＮにおいて、Ｓｉの含量は必要とされる化学量論的な量よりも高く、したがって、化学量論量を超えるＳｉが含まれる。
【００３７】
一実施形態では、第１副層４６ａのシリコンリッチな材料は、約４５０ｎｍから約１９０ｎｍまでのＵＶ値域のＵＶ照射を吸収する。一実施形態では、第１副層４６ａのシリコンリッチな材料は、約４００ｎｍから約２００ｎｍまでのＵＶ値域のＵＶ照射を吸収する。一実施形態では、第１副層４６ａのシリコンリッチな材料は、約３９０ｎｍから約２１０ｎｍまでのＵＶ値域のＵＶ照射を吸収する。
【００３８】
一実施形態では、ＵＶの吸収性、つまり透過率（％Ｔ）は、ヒューレット−パッカード社のＵＶ分光光度計を用いて、２５２ｎｍの波長で測定される。この波長でＵＶ照射を測定することにより、通常のUV照射の吸収性を適切に予測することができる。
【００３９】
一実施形態では第２副層４６ｂには、シリコンリッチではないタイプの、第１副層の材料が含まれる。したがって、例えば、第１副層４６ａにシリコンリッチな二酸化シリコンが含まれる実施形態では、第２副層４６ｂには、シリコンリッチではない、又は、実質的に化学量論量の二酸化シリコンが含まれる。同様に、第１副層４６ａにシリコンリッチな二酸化シリコンが含まれる実施形態では、第２副層４６ｂはシリコンリッチでない、又は、実質的に化学量論量の窒化シリコンが含まれる。同様に、第１副層４６ａがシリコンリッチな炭化シリコンを含む実施形態では、第２副層４６ｂはシリコンリッチでない、又は、実質的に化学量論量の炭化シリコンが含まれる。また同様に、第１副層４６ａにシリコンリッチなＳｉＣＮが含まれる実施形態では、第２副層４６ｂには、シリコンリッチでない、又は、実質的に化学量論量のＳｉＣＮが含まれる。
【００４０】
一実施形態では、第２副層４６ｂは、ＵＶ不透過性ではない。一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、波長は約２００ｎｍにまで縮小する。一実施形態では、第２副層４６ｂは、少なくともある程度高エネルギーのＵＶ照射を吸収する。つまり、第２副層４６ｂは約２５４ナノメータ（ｎｍ）から約２００ｎｍまでの、又は約１９０ｎｍまでの値域の波長を有すＵＶ照射を吸収する。
【００４１】
一実施形態では、第２副層４６ｂは二酸化シリコンである。一実施形態では、第２副層４６ｂは、通常の化学式がＳｉＯｘである二酸化シリコンであり、ｘ．２である。一実施形態では、第２副層４６ｂは通常の化学式ＳｉＯ２を有する二酸化シリコンであり、つまり、実質的に化学量論量の二酸化シリコンである。別の実施形態では、第２副層４６ｂはシリコンリッチでない窒化シリコン、Ｓｉ３Ｎ４であり、つまり、実質的に化学量論量の窒化シリコンである。別の実施形態では、第２副層４６ｂは上記に定義しているように、シリコンリッチでない炭化シリコン、ＳｉＣである。別の実施形態では、第２副層４６ａは上記に定義しているように、シリコンリッチではないＳｉＣＮである。
【００４２】
図２に１組の隣接するトランジスタ１０ａと１０ｂの第２の概略図を示す。図１に示す実施形態のように、図２に示す実施形態には半導体基板１６が含まれ、半導体基板１６の上には隣接する２つのトランジスタ１０ａと１０ｂが形成されている。各トランジスタ１０ａと１０ｂには、ソース領域１２と、ドレイン領域１４と、チャネル領域１８とが含まれる。各トランジスタ１０ａと１０ｂのチャネル領域１８上に形成されているのはそれぞれ、スタック・ゲート２４ａと２４ｂであり、図１のトランジスタ１０に関連して詳細が説明されている。図１のように、図２の各トランジスタ１０ａと１０ｂには、ＩＬＤ０層２０と呼ばれる第１のインターレベル誘電体層２０が含まれ、該ＩＬＤ０層２０はスタック・ゲート２４ａと２４ｂの各々を覆い、囲んでいる。図１のように、ＩＬＤ０層２０は、コンタクト・キャップ層３８に覆われている。一実施形態では、コンタクト・キャップ層３８はＵＶブロック層である。
【００４３】
図２に、第１の導電性プラグ４０ａと、金属導体４４と、第２の導電性プラグ４０ｂを示す。図２の実施形態では、導電性プラグ４０ａは、金属導体４４と、２つの隣接するトランジスタ１０ａ、１０ｂの隣接するドレイン１４とソース１２との間に、電気的接続を与える。図２には第２の導電性プラグ４０ｂが例示されており、該導電性プラグ４０ｂにより、外部ソース（図示せず）から金属導体４４へ電気的接続が与えられる。
【００４４】
図２に示すように、コンタクト・キャップ層３８は、ＵＶ保護層４６によって覆われている。一実施形態では、図２に示すＵＶ保護層４６は、ＩＬＤ１と呼ばれる第２のインターレベル誘電体層である。ＵＶ保護層４６には、第１の、実質的にＵＶ不透過性の副層４６ａと、第２副層４６ｂとが含まれる。図１に関連して上述しているように、一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、また、一実施形態では、第２副層４６ｂは実質的にＵＶ不透過性ではない。図１に示す、ＵＶ保護層４６の実施形態に関する上記の説明は、全ての点が図２の実施形態に完全に適用可能であるので、ここでは繰返し説明はしない。
【００４５】
図３に本発明の別の実施形態を概略的に示す。図３は半導体デバイス５０の一部を示しており、該デバイス５０には、図１と図２に関して説明しているようなトランジスタなどが含まれうる。図３に示している構造には、ＢＥＯＬプロセスの間に用いられる層が描かれている。このデバイス５０には、第１のインターレベル誘電体層２０（ＩＬＤ０層２０）が含まれ、該ＩＬＤ０層２０はスタック・ゲート（図示せず）を覆う層に、又は半導体デバイスのその他の構造に設けられることができる。図３のＩＬＤ０層２０は図１と２の実施形態に関して上記に説明しているのもと実質的に同一である。デバイス５０には更にコンタクト・キャップ層３８が含まれる。該コンタクト・キャップ層は図１と２の実施形態に関して上記に説明しているものと実質的に同一である。図３に示すデバイス５０には、第１の導電性プラグ４０ａと、第２の導電性プラグ４０ｂとが含まれる。図３に示すデバイス５０には、第１の導電性金属４４ａと第２の導電性金属４４ｂも含まれる。第１の導電性プラグ４０ａにより、第１の導電性金属４４ａと第２の導電性金属４４ｂとの間に電気的接続が与えられる。第２の導電性プラグ４０ｂにより、第２の導電性金属４４ｂと外部電源、又はその他のデバイス（図示せず）との間に電気的接続が与えられる。
【００４６】
図３に示す半導体デバイス５０には２つのＵＶ保護層が含まれる。デバイス５０には第１のＵＶ保護ＩＬＤ層４６と、第２のＵＶ保護層４８とが含まれる。一実施形態では、第１のＵＶ保護ＩＬＤ層４６と第２のＵＶ保護層４８は両方とも、その材料や厚み、機能などは図１と図２に関して上記に説明しているＵＶ保護層４６と実質的に同一である。
【００４７】
一実施形態では、図３に示す第１のＵＶ保護ＩＬＤ層４６は第２のインターレベル誘電体層であり、ＩＬＤ１と呼ばれる。図３に示す第１のＵＶ保護層４６には、第１の、実質的にＵＶ不透過性の副層４６ａと、第２副層４６ｂとが含まれる。一実施形態では、第２副層４６ｂは実質的にＵＶ透過性であり、別の実施形態では、第２副層４６ｂは実質的にＵＶ不透過性ではない。
【００４８】
一実施形態では、図３に示す第２のＵＶ保護層４８は第３のインターレベル誘電体層であり、ＩＬＤ２と呼ばれる。図３に示す第２のＵＶ保護層４８には、第２の、実質的にＵＶ不透過性の副層４８ａと、第２副層４８ｂとが含まれる。一実施形態では、第２副層４８ｂは実質的にＵＶ透過性であり、別の実施形態では、第２副層４８ｂは実質的にＵＶ不透過性ではない。
【００４９】
言うまでもなく、ＵＶ保護層の厚みは、ＵＶ保護層を形成しているそれぞれの副層の厚みの合計である。一実施形態では、第１副層は約３００オングストロームから約１０００オングストロームまでの範囲の厚みを有し、また、ＵＶ保護層は合計で約４０００オングストロームから約１０，０００オングストロームまでの厚みを有している。別の実施形態では、第１副層は約４００オングストロームから約８００オングストロームまでの範囲の厚みを有し、ＵＶ保護層は合計で約５０００オングストロームから約８０００オングストロームまでの厚みを有している。別の実施形態では、第１副層は、約５００オングストロームから約７００オングストロームまでの範囲の厚みを有し、ＵＶ保護層は合計で約６０００オングストロームから約７０００オングストロームまでの厚みを有している。別の実施形態では、第１副層４６ａは、ＢＥＯＬプロセスの結果生じる、入射ＵＶ照射を吸収するのに十分な厚みを有している。ＢＥＯＬプロセスには例えばＰＥＣＶＤ（半導体デバイスに材料を続けて蒸着する際に用いられることができる）などが含まれる。ＵＶ保護層がコンタクト・キャップ層３８や上部の酸化物層などに単一の層を構成している実施形態では、ＵＶ保護層の厚みは、約３００オングストロームから約１０００オングストロームまでの範囲である。
【００５０】
当業者であれば、本発明の前述の実施形態を詳細に説明しているが、本発明の更なる実施形態には付加的なＵＶ保護層を含むことができることが理解されよう。いくつかのこのような実施形態では、ＵＶ保護層は更なるインターレベル誘電体層、つまりＩＬＤ３層などのＩＬＤを構成することができる。ＩＬＤ０層の場合では、実質的にＵＶ不透過性の副層はコンタクト・キャップ層３８であり、このコンタクト・キャップ層３８は図１−３で示しているＩＬＤ１層とＩＬＤ２層の実施形態のように、ボトム、つまり底部の層ではなく、実質的にトップの、つまり上部の層である。その他の実施形態では、ＵＶ保護層はＩＬＤ層以外の層である。例えば、ＵＶ保護層は上部の酸化物層であることができる。上部の酸化物層は半導体デバイスの全体を覆う。一実施形態では、コンタクト・キャップ層３８と上部の酸化物層は上記に説明しているように、ＵＶ保護層を有している。一実施形態では、これらの層には、ＵＶ不透過性の第１副層と、ＵＶ不透過性ではない第２副層が含まれ、各副層については上記に説明されている。別の実施形態では、コンタクト・キャップ層、また、更に別の実施形態では、ＵＶ保護を含む２つの副層を備えた構成とは対称的に、上部の酸化物層にはそれぞれ、単一のＵＶ不透過性の層が含まれるようになっている。
【００５１】
図示されていないが、図１−３に示されている実施形態には、本明細書において説明されているような付加的なＵＶ保護層を含むことができる。例えば、これらの実施形態には、ＵＶ保護ＩＬＤ２層、ＵＶ保護ＩＬＤ３層、及び／又は、ＵＶ保護の上部の酸化物層、を有することができ、更に、ＵＶ保護のコンタクト・キャップ層３８、及び／又は、ＵＶ保護ＩＬＤ１層４６、を有することができる。同様に、一実施形態では、ＩＬＤ１層４６はＵＶ保護層ではない。しかし、ＩＬＤ２層やＩＬＤ３層などの次の層、又は上部の酸化物層はＵＶ保護層である。図６には付加的な層を含む実施形態が示されており。そのうちのいくつか、又は全てがＵＶ保護層、及び／又は実質的にＵＶ不透過性の層を有することができる。
【００５２】
本発明のプロセスの以下の説明は、ＭＩＲＲＯＲＢＩＴＪデバイスなどの、デュアルビットのＥＥＰＲＯＭデバイスにおいて使用するのに適したＵＶ保護層に照らして説明されている。本明細書ではその観点から説明されているが、これは単に例示的なものであって、本発明の範囲を限定するものではないことを理解されたい。本方法で製造されたＵＶ保護層は、ＵＶによって誘発される電荷、またはその他のダメージを受けるフラッシュメモリセルを含む半導体デバイスのいずれにも応用できるものである。
【００５３】
図４−６を参照しながら、本発明を以下のように説明する。図４−５は本発明の実施形態によるＵＶ保護層の製造時における、あるプロセスステップ後の半導体デバイスの実施形態を例示した断面図である。図７は、本発明によるプロセスの実施形態のステップを示した概略的なフローチャートである。
【００５４】
ステップ７０１として図７に概略的に示しているように、本発明によるプロセスの第１ステップでは、図４に示すように、ＳＯＮＯＳフラッシュメモリセルを備えた半導体基板が提供される。ＳＯＮＯＳフラッシュメモリセルは、従来技術で周知のいずれの適切な方法により製造されることができる。このような半導体デバイスの製造は周知であるので、簡潔にするために、このような製造方法は本明細書においては詳細に開示されない。このようなデバイス１０の１例を図４に示す。図４に示すデバイス１０のコンポーネント部分は、図１に関連して上記に説明しているものと実質的に同一であり、また、半導体基板１６に設けられ、チャネル領域１８によって離間されているソース／ドレイン領域１２と１４とを含む。スタック・ゲート２４はチャネル領域１８を覆う。図４に示すデバイス１０には、第１のインターレベル誘電体層２０と、コンタクト・キャップ層３８と、導電性プラグ４０と、金属導体４４とが含まれる。
【００５５】
ステップ７０２として図７に概略的に示されている、本発明による第２のステップでは、第１層、又は、ＵＶ保護層の副層が、ＳＯＮＯＳフラッシュメモリセル上に蒸着される。一実施形態では、第１層、又は副層は上記に定義されているように、実質的にＵＶ不透過性である。一実施形態では、第１層、又は副層はコンタクト・キャップ層３８である。一実施形態では、第１層、又は副層は副層４６ａである。一実施形態では、コンタクト・キャップ層３８は蒸着された第１層であり、この後に第１副層４６ａが蒸着され、両層とも実質的にＵＶ不透過性材料を有している。
【００５６】
一実施形態では、第１副層はシリコンリッチな二酸化シリコンを有す。上記に説明しているように、シリコンリッチな二酸化シリコンは、化学式ＳｉＯｘを有し。ｘ＜２である。（別の態様では、この化学式はＳｉｙＯ２と表わされることができ、ｙ＞１である。）上記に説明しているように、別の実施形態では、１．８．ｘ．１．９９であり、別の実施形態では、１．８８．ｘ．１．９５である。
【００５７】
コンタクト・キャップ層３８、及び／又は、ＵＶ照射を吸収するシリコンリッチな材料を含む第１副層４６ａは、典型的にはウエーハ全体上に全面蒸着される。一実施形態では、第１副層を蒸着するための方法には、ＵＶ照射を用いない、又は生成しない方法が用いられ、別の実施形態では、ＳＯＮＯＳメモリセルをＵＶ照射へ晒さない方法が用いられる。
【００５８】
コンタクト・キャップ層３８、及び／又は、第１副層４６ａにシリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、又はシリコンリッチな炭化シリコンが含まれる実施形態では、このような材料を形成し、蒸着するための様々な方法は一般に当業者には周知であり、本明細書には詳細を説明していない。
【００５９】
コンタクト・キャップ層３８、及び／又は、第１副層４６ａにシリコンリッチなＳｉＣＮが含まれ、また、第２副層４６ｂにシリコンリッチではないＳｉＣＮが含まれる実施形態では、このような材料を形成し、蒸着する様々な方法が周知である。ＳｉＣＮで得られる可変性の化学量論量のために、シリコンリッチな、又はシリコンリッチではないＳｉＣＮは、プロセスに対するシリコン供給源の総量を変えることによって形成される。
【００６０】
通常、シリコンリッチな材料においては、屈折率が高いほど、材料のＵＶ吸収容力は高まる。一般に、屈折率を増加させると、材料のＵＶ不透過率を高める結果になる。
【００６１】
例えば、第１副層４６ａがシリコンリッチな二酸化シリコンである実施形態では、シリコンリッチな二酸化シリコンはその屈折率に基づき、純正二酸化シリコンと化学量論量の二酸化シリコンとを区別することができる。化学量論量の二酸化シリコンに対しては、屈折率は約１．４６から１．５である。十分なＵＶ保護を得るために、つまり、第１副層を実質的にＵＶ不透過性とするために、屈折率は１．５以上とする必要があり、一実施形態では屈折率は約１．６以上であり、上述の通り、別の実施形態では、屈折率は実質的に１．６よりも高い。二酸化シリコンの屈折率は二酸化シリコンにより多くのシリコンを入れることにより、つまり、上記に説明しているように、シリコンリッチな二酸化シリコンを形成することにより、増加させることができる。
【００６２】
シリコンリッチな窒化シリコンや、シリコンリッチなＳｉＣＮや、シリコンリッチな炭化シリコンにも同様の考察が適用される。
【００６３】
ステップ７０３として図７に示されているように、本発明における第３のステップには、ＵＶ保護層４６の第２副層４６ｂを蒸着するステップが含まれる。十分に厚みがあって選ばれた第１副層４６ａが蒸着されると、第２副層４６ｂがその上に蒸着される。
【００６４】
図７に示すように、実施形態にはステップ７０３をパスして直接ステップ７０４へ進むものもあり、そこから任意にステップ７０２へ戻り、実質的にＵＶ不透過性の材料を有す別の層を蒸着する。ステップ７０３をパスすることついては、別の経路（ａ）によって図７に概略的に例示されている。ステップ７０４からステップ７０２へ戻ることについては、別の経路（ｂ）によって図７に概略的に示されている。
【００６５】
一実施形態では、上述の通り、第２副層の材料には、第１副層におけるシリコンリッチではないタイプの材料が含まれる。１つのこのような実施形態では、シリコンリッチな層の蒸着から、シリコンリッチではない層の蒸着への遷移は、単に蒸着条件を変更することによって実現される。一実施形態では、ＳｉＣＮに関して上述しているように、蒸着後の熱処理条件を変更することによって、遷移が実現される。
【００６６】
例えば、シリコンリッチな材料が、シリコンリッチな二酸化シリコンである一実施形態では、第１副層の蒸着から第２副層の蒸着への遷移は、シリコン含有の前駆物質量を変えることによって実現される。この前駆物質は蒸着装置へ与えられており、シリコンリッチな二酸化シリコンの蒸着をもたらす第１の量から、実質的に化学量論量の二酸化シリコンの蒸着をもたらす第２の量へと、シリコン含有の前駆物質量変えることによって蒸着の遷移が実現される。一実施形態では、両ステップは同じ装置で、実質的に連続して実施される。一実施形態では、いずれの不連続性も、蒸着装置に与えられているシリコン含有の前駆物質量を変更することによる遅延あるいは一時停止によって生じる。したがって一実施形態では、ステップ７０２と７０３は実質的に連続した蒸着ステップの一部であり、ステップ７０２と７０３の組み合わせとして扱われる。この実施形態はステップ７０４から始まり、ステップ７０２へと戻る、別の経路（ｂ）によって図７に概略的に示される。
【００６７】
シリコンリッチではない材料を蒸着するその他の方法は、当該技術の当業者によって適切に選択されることができる。
【００６８】
図５に示す第１副層４６ａに第２副層４６ｂを蒸着するステップ７０３の結果生じる、典型的な構造は、図１に示す構造である。
【００６９】
一実施形態では、第２のＵＶ保護ＩＬＤ層４８は、例えば図３に示すような、第１の保護ＩＬＤ層４６上に蒸着される。この実施形態では、ステップ７０２と７０３が繰返し行われる。一実施形態では１つの層が、別の実施形態では２つ以上の層が、第１のＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間に形成される。また更に別の実施形態では、ＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間には層は形成されない。一実施形態では、付加的な層には、図３に示す層４４ａ、４４ｂと同様の層である、金属導電層が含まれる。したがって、一実施形態において、完全な層が形成される間に、第１のＵＶ保護ＩＬＤ層と第２のＵＶ保護ＩＬＤ層との間に介入している層はエッチングされうる。あるいは、別の態様では、導電性のパターン、又はその他の“配線”などの形成時に部分的に取除かれる。次いで、第２のＵＶ保護ＩＬＤ層は蒸着されることができ、介入層、又は材料への絶縁と保護が与えられる。一実施形態では、第２のＵＶ保護層は、上述しているように、ＩＬＤ２層などの従来の層間誘電体層、コンタクト・キャップ層、又は上部の酸化物層と置き換えることができる。
【００７０】
図６に示す別の実施形態では、第３のＵＶ保護層５２は第２のＵＶ保護ＩＬＤ層４８上に蒸着される。図６は図１と同様の半導体基板の一部を断面で概略的に例示したものであり、コンタクト・キャップ層３８、３つの層間誘電体層２０、４６、４８（層４６と４８のいずれか、又は両方ともＵＶ保護層であることができる）、及び、本発明の実施形態により製造されたＵＶ保護の上部酸化物層が組み込まれている。第３のＵＶ保護層、又は上部の酸化物層５２は第１及び第２のＵＶ保護層と実質的に同様であり、一実施形態では、第１の実質的にＵＶ不透過性の副層と、ＵＶ不透過性ではない材料を有す第２副層とが含まれ、また別の実施形態では、単一の実質的にＵＶ不透過性の層が含まれる。
【００７１】
一実施形態では、第３のＵＶ保護層はＩＬＤ３層などの、従来の層間誘電体層と置き換えることができる。
【００７２】
これらの実施形態は図７にステップ７０４として、また、ステップ７０４から開始し、ステップ７０２へと戻る代替の経路（ｂ）、によって例示されている。ステップ７０４によれば、付加的なＵＶ保護層、又は、実質的にＵＶ不透過性の層を代替の経路（ａ）、及び／又は（ｂ）を介して蒸着するのに必要であるために、ステップ７０２とステップ７０３を、あるいはステップ７０２だけを繰返し行うことができる。また図７に示されているように、ステップ７０４にはステップ７０２への任意的リターンが含まれ、任意的リターンが含まれない場合は、図７に示すように、プロセスは半導体デバイスの製造を継続する最終ステップへと進むことができる。
【００７３】
図７の最終ステップに示すように、本発明による単一の、又は複数のＵＶ保護層の形成後、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは更にＢＥＯＬプロセスにおいてプロセスが進められ、デバイスの製造が適宜完了される。本発明の結果として、一実施形態では、デバイスとＳＯＮＯＳフラッシュメモリセルをＵＶ照射への露出から保護する必要はない。その他の実施形態では、デバイスとＳＯＮＯＳフラッシュメモリセルをこのような露出から保護することが望ましい。その理由は、本発明によってＵＶ照射の全ての有害性からデバイスを完全に保護することは不可能でありうるからである。
【００７４】
一実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、スタック・ゲート形成後のプロセスステップの間、ＵＶ照射への露出から保護される。別の実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、スタック・ゲートのＯＮＯ部を形成した後のプロセスステップの間に、ＵＶ照射への露出から保護される。一実施形態では、半導体デバイスとＳＯＮＯＳフラッシュメモリセルは、電荷堆積層を形成した後のプロセスステップの間に、ＵＶ照射への露出から保護される。一実施形態では、製造プロセスにおいて、この段階での、及びこの段階を超えてのＵＶ照射からの保護には、本明細書に記載されている１つ以上のＵＶ保護層の形成が含まれる。別の実施形態では、ＵＶ照射からの保護には更にシールディングが含まれ、別の態様では、ＵＶ照射への露出を回避することが含まれる。別の実施形態では、上述のように、ＵＶ照射からの保護には更にＵＶでないプロセスを選択し、用いることが含まれる。
【００７５】
ＵＶ保護層を与えることにより、本発明によってＵＶによって誘発されたＳＯＮＯＳフラッシュメモリセルの電荷問題が克服される。本発明により与えられる利点は（１）ＢＥＯＬのＵＶ照射からデバイスを保護するＵＶ保護層を形成すること、（２）ＵＶによって誘発される電荷からＳＯＮＯＳフラッシュメモリセルを保護すること、（３）現在導入されている製造プロセスに容易に適応できるプロセスの変更を提供すること、（４）標準の誘電体機能に加えて、前述の付加機能を有する上部の層やコンタクト・キャップ層、インターレベル誘電体層のうちの１つ以上を形成すること、などである。したがって、本発明によりＯＮＯ製造技術において利点を与え、また、ＳＯＮＯＳフラッシュメモリデバイスのＯＮＯ構造において、確実に、電荷を適切に分離させ、その一方で、同時に明確なプロセスと経済的な利点を与える。本発明をＳＯＮＯＳフラッシュメモリデバイスに関して説明し、また、本発明は特にＳＯＮＯＳフラッシュメモリデバイスに適用できるが、本発明は不所望のＵＶ電荷に晒される電荷蓄積層を含むいずれの半導体デバイスの形成に広く応用することができる。
【００７６】
本発明を具体的な実施形態を用いて説明し、例示してきたが、本発明はこれらの実施形態に限定されるものではないことを理解されたい。また、本発明の範囲から逸脱することなく、様々なバリエーションや変更が可能であることは当業者にとっては自明であろう。例えば、ＯＮＯ構造を形成している個々の層の厚みは本明細書に説明している厚みから変更することができる。したがって、本発明には添付の請求の範囲やその等価物の範囲内において、全てのそのような変形や変更が含まれるものである。
【図面の簡単な説明】
【００７７】
【図１】実質的にＵＶ不透過性のコンタクト・キャップ層を組み込み、更に本発明の実施形態によって製造された実質的にＵＶ透過性の副層を有するＵＶ保護層を更に有するＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタを含む半導体基板の一部の概略的断面図。
【図２】本発明の実施形態によって製造されたＵＶ保護層に実質的にＵＶ不透過性の副層を組み込んだペアのＤｕａｌ−Ｂｉｔ ＥＥＰＲＯＭトランジスタを含む半導体基板の一部の概略的説明図。
【図３】本発明の実施形態によって製造された、各々が実質的にＵＶ不透過性の副層を含む、２つのＵＶ保護層を組み込んだ半導体基板の一部の概略的説明図。
【図４】本発明の実施形態によるプロセスにおいて、半導体デバイス上に本発明のＵＶ保護層を製造するためのプロセスステップの断面図。
【図５】本発明の実施形態によるプロセスにおいて、半導体デバイス上に本発明のＵＶ保護層を製造するためのプロセスステップの断面図。
【図６】コンタクト・キャップ層、３つの層間誘電体層、及び本発明の実施形態により製造された上部の酸化物層を組み込んだ、図１と同様の半導体基板の一部の概略的断面図。
【図７】本発明の実施形態のステップを示した概略的フローチャート。
【特許請求の範囲】
【請求項１】
ＳＯＮＯＳフラッシュメモリデバイス（１０、５０）であって、
ＳＯＮＯＳフラッシュメモリセル（２４）と、
実質的にＵＶ不透過性材料を含む、少なくとも１つのＵＶ保護層（３８、４６、４８、及び／又は５２）、とを含む、デバイス。
【請求項２】
前記ＵＶ保護層はＳＯＮＯＳフラッシュメモリセル上に蒸着されるコンタクト・キャップ層（３８）である、請求項１記載のデバイス。
【請求項３】
前記ＵＶ保護層（３８、４６、４８、及び／又は５２）は、ＳＯＮＯＳフラッシュメモリデバイスの形成におけるＢＥＯＬプロセスの間に、ＵＶに晒されることにより生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する、請求項１記載のデバイス。
【請求項４】
前記ＵＶ不透過性材料にはシリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、またはシリコンリッチなＳｉＣＮのうち１つ以上が含まれる、請求項１記載のデバイス。
【請求項５】
少なくともＵＶ不透過性の材料を含む副層を有する、少なくとも１つの付加的ＵＶ保護層を更に含む、請求項１記載のデバイス。
【請求項６】
前記少なくとも１つの付加的ＵＶ保護層は、１つ以上の層間誘電体層１（４６）、層間誘電体層２（４８）、又は、上部の酸化物層（５２）の構成要素である、請求項５記載のデバイス。
【請求項７】
前記ＵＶ不透過性の材料は約１．５よりも高い屈折率を有する、請求項１記載のデバイス。
【請求項８】
ＵＶによって誘発された電荷からＳＯＮＯＳフラッシュメモリセルを保護する方法であって、
半導体デバイスにＳＯＮＯＳフラッシュメモリセルを形成するステップと、
実質的にＵＶ不透過性材料を含む少なくとも１つのＵＶ保護層をＳＯＮＯＳフラッシュメモリセル上に蒸着するステップ、とを有す、方法。
【請求項９】
前記ＵＶ不透過性材料には、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、またはシリコンリッチなＳｉＣＮのうち１つ以上が含まれ、及び／又は、前記ＵＶ不透過性材料は約１．５よりも高い屈折率を有する、請求項８記載の方法。
【請求項１０】
少なくともＵＶ不透過性材料を含む副層を備えた少なくとも１つの付加的ＵＶ保護層を蒸着するステップを更に有する、請求項８記載の方法。
【請求項１】
ＳＯＮＯＳフラッシュメモリデバイス（１０、５０）であって、
ＳＯＮＯＳフラッシュメモリセル（２４）と、
実質的にＵＶ不透過性材料を含む、少なくとも１つのＵＶ保護層（３８、４６、４８、及び／又は５２）、とを含む、デバイス。
【請求項２】
前記ＵＶ保護層はＳＯＮＯＳフラッシュメモリセル上に蒸着されるコンタクト・キャップ層（３８）である、請求項１記載のデバイス。
【請求項３】
前記ＵＶ保護層（３８、４６、４８、及び／又は５２）は、ＳＯＮＯＳフラッシュメモリデバイスの形成におけるＢＥＯＬプロセスの間に、ＵＶに晒されることにより生じるダメージからＳＯＮＯＳフラッシュメモリセルを保護する、請求項１記載のデバイス。
【請求項４】
前記ＵＶ不透過性材料にはシリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、またはシリコンリッチなＳｉＣＮのうち１つ以上が含まれる、請求項１記載のデバイス。
【請求項５】
少なくともＵＶ不透過性の材料を含む副層を有する、少なくとも１つの付加的ＵＶ保護層を更に含む、請求項１記載のデバイス。
【請求項６】
前記少なくとも１つの付加的ＵＶ保護層は、１つ以上の層間誘電体層１（４６）、層間誘電体層２（４８）、又は、上部の酸化物層（５２）の構成要素である、請求項５記載のデバイス。
【請求項７】
前記ＵＶ不透過性の材料は約１．５よりも高い屈折率を有する、請求項１記載のデバイス。
【請求項８】
ＵＶによって誘発された電荷からＳＯＮＯＳフラッシュメモリセルを保護する方法であって、
半導体デバイスにＳＯＮＯＳフラッシュメモリセルを形成するステップと、
実質的にＵＶ不透過性材料を含む少なくとも１つのＵＶ保護層をＳＯＮＯＳフラッシュメモリセル上に蒸着するステップ、とを有す、方法。
【請求項９】
前記ＵＶ不透過性材料には、シリコンリッチな二酸化シリコン、シリコンリッチな窒化シリコン、シリコンリッチな炭化シリコン、またはシリコンリッチなＳｉＣＮのうち１つ以上が含まれ、及び／又は、前記ＵＶ不透過性材料は約１．５よりも高い屈折率を有する、請求項８記載の方法。
【請求項１０】
少なくともＵＶ不透過性材料を含む副層を備えた少なくとも１つの付加的ＵＶ保護層を蒸着するステップを更に有する、請求項８記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００７−５０２０３３（Ｐ２００７−５０２０３３Ａ）
【公表日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００６−５３６５１４（Ｐ２００６−５３６５１４）
【出願日】平成１６年１月８日（２００４．１．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０００４９２
【国際公開番号】ＷＯ２００４／０７３０４７
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１６年１月８日（２００４．１．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０００４９２
【国際公開番号】ＷＯ２００４／０７３０４７
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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