非揮発性メモリセルアレイの非活性領域に隣接する非揮発性メモリセルを読み出すための改善された方法
メモリセル４８のアレイ３０にデータパターンをストアし、再生するための方法であり、活性コラム４５ｂ及び４５ｇと、不活性コラム４５ｃ及び４５ｆとを含み、活性コラム４５ｂ及び４５ｇにデータパターンをストアする。不活性メモリセルプログラミングパターン３２が識別される。バルク消去中、過消去及び活性メモリセル４８への電流リークを回避するために定期的に電荷をストアする目的で電荷がストアされる、不活性コラム４５ｃ及び４５ｆのメモリセル４８の全てあるいは選択された複数のメモリセルを、前述の不活性メモリセルプログラミングパターン３２が識別する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、フラッシュメモリセルデバイスに関し、より具体的には、非活性コラム（inactive column）に隣接する電荷トラッピング誘電性フラッシュメモリセルのコラムに予めストアされた電荷を読み出すためのシステム及び方法の改善に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリタイプのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）では、トンネル酸化物（ＳｉＯ２）の縦型スタック、トンネル酸化物上のポリシリコンフローティングゲート、フローティングゲート（通常、酸化物、窒化物、酸化物スタック）上の層間絶縁膜、及び結晶シリコン基板に配置された層間絶縁膜上のコントロールゲートによって特徴付けられたメモリセルを利用する。基板内でチャネル領域は縦型スタック下部に配置され、ソース及びドレイン拡散領域はチャネル領域の反対側に配置される。
【０００３】
フローティングゲート上に非揮発性の陰電荷を生成するようにチャネル領域からフローティングゲートにホットエレクトロン、いわゆる熱い電子、の注入を導入することによって、フローティングゲートフラッシュメモリセルがプログラムされる。熱い電子の注入は、高いコントロールゲート正電圧に伴いドレインをソースバイアスに印加することによって行われる。ドレインからソースへのバイアスがドレインに向かって電子を加速させる一方で、ゲート電圧はチャネルを反転する。加速された電子が運動エネルギー量を５．０〜６．０ｅＶ大きくする。これはチャネル領域及びトンネル酸化物間のＳｉ−ＳｉＯ２３．２ｅＶエネルギーバリアを通過するために十二分大きさである。電子がドレインに向かって加速する一方、結晶格子と衝突するこれらの電子は、コントロールゲート電界とバリアを通過するの影響によって、Ｓｉ−ＳｉＯ２インターフェース方向にその方向が変えられ、バリアを通過するために十分なエネルギーが得られる。
【０００４】
一度プログラムされると、フローティングゲート上の負電荷が半導体ゲート中に放出し、ソース領域、ドレイン領域、チャネル領域及びコントロールゲートによって特徴付けられたＦＥＴの閾電圧を増大する効果を有する。メモリセルの“リード：読み出し”中、所定のコントロールゲート電圧におけるソース及びドレイン間を流れる電流の規模を検出することによってプログラムされたか否かのメモリセルの状態が、検出可能である。
【０００５】
比較的最近、電荷トラッピング誘電フラッシュメモリセル構造が開発されている。各々の電荷トラッピング誘電フラッシュメモリセルは、結晶シリコン基板の表面上に配置された絶縁トンネル層の縦型スタック、電荷トラッピング誘電層、絶縁表面酸化層、及びポリシリコンコントロールゲートによって特徴付けられる。
【０００６】
アレイ内のセルは、ビット線がコラム内のセルによって共有され、ワード線がロウ内でセルによって共有されるようにマトリックスに配置されてよい。より特定的には、基板内でチャネル領域が縦型スタック下部に配置された各メモリセルに関連付けられる。複数ビット線拡散のうちの１つが、隣接するチャネル領域から各チャネル領域を分離する。ビット線拡散は各セルのソース領域及びドレイン領域を形成する。コントロールゲートの全てが電気的に結合されるように、各ポリシリコンコントロールゲートが、全てのセルの絶縁表面酸化層上に延びるポリシリコンワード線の一部であってよい。
【０００７】
フローティングゲートデバイスと同様に、電荷トラッピング誘電フラッシュメモリセルがチャネル領域から窒化層へ熱い電子を導入することによってプログラムされ、この窒化層内に存在する電荷トラップ内に非揮発性負電荷を生成する。この場合もやはり、熱い電子導入は、コントロールゲート上の高い正電圧にともなってにドレインからソースへのバイアスを利用することによって実現され得る。コントロールゲート上の高電圧は、ドレインからソースへのバイアスが電子をドレイン領域に向かって加速する一方、チャネル領域を反転する。加速された電子が運動エネルギー量を５．０〜６．０ｅＶ増大させる。これはチャネル領域及びトンネル酸化物間のＳｉ−ＳｉＯ２３．２ｅＶエネルギーバリアを通過するために十二分な大きさである。電子がドレイン方向に向かって加速する一方、結晶格子と衝突するこれらの電子が、コントロールゲート電界の影響によってＳｉ−ＳｉＯ２インターフェースに向かって方向転換し、バリアを通過するために十分なエネルギーを有する。窒化層がトラップ内に注入された電子をストアするか、あるいは誘電体であるために、トラップされた電子はドレイン領域に近傍するドレイン電荷ストレージ領域に局所的に残る。
【０００８】
同様に、ソースからドレインへのバイアスが、ソース領域に近傍するソース電荷ストレージ領域に熱い電子を印加するようにコントロールゲート上の高正電圧にともない利用されてよい。例えば、ゲート上に高電圧が存在においてドレイン領域を接地し、ソース領域がソースビット電荷ストレージ領域に電子を印加するように利用されてよい。
【０００９】
そのような場合、電荷トラッピング誘電フラッシュメモリセルデバイスが２ビットのデータ、すなわちソース電荷ストレージ領域（ソースビットと称される）と電荷ストレージ領域（ドレインビットと称される）の各々に１ビットを記録するように利用可能である。
【００１０】
ストレージ領域にストアされた電荷がストレージ領域下のチャネル領域部分における閾電圧の増加のみを行うという事実に起因して、ソースビット及びドレインビットの各々が、ソースストレージ領域及びドレインストレージ領域下部におけるチャネル領域の領域におけるチャネル反転を検出することによって独立して読み出しされ得る。ドレインビットを“リード；Read読み出し”するようにドレイン領域が接地される一方、電圧がソース領域に印加され、わずかに高い電圧がゲートに印加される。そのような場合、（ソース領域電圧にかかるゲート電圧がチャネルを反転するために不充分であるので）ソース／チャネル接合に近傍するチャネル領域部分は反転せず、ドレイン／チャネル接合における電流がドレインビットのプログラムされた状態によって生じた閾電圧の変更を検出するように利用可能である。
【００１１】
同様に、ソースビットを“リード：読み出し”するようにソース領域が接地される一方、電圧がドレイン領域に印加され、わずかに高い電圧がゲートに印加される。そのような場合、ソース／チャネル接合に近傍するチャネル領域部分は反転せず、ドレイン／チャネル接合における電流が、ソースビットのプログラムされた状態によって生じた閾電圧の変更を検出するように利用可能である。
【００１２】
図１は、電荷トラッピング誘電フラッシュメモリセル１６の従来のアレイのブロック図を表す。隣接するビット線拡散１４ａ〜１４ｈの各ペアは、隣接するビット線１４のそのようなペアによって定義されたセル１８のコラム内に各セル１６用のソース及びドレイン領域を形成する。各ワード線１２ａ〜１２ｅが、そのようなワード線１２によって定義されるセル１６のロウ２０ａ〜２０ｅ内の各セル１６上に半導体コントロールゲートを形成する。
【００１３】
アレイ１０内の各セル１６の各電荷トラッピング領域を上述したようにプログラミング及び読み出しするステップは、選択されたセル１６を個々にプログラムし、及び読み出しするために適切なプログラミング電圧電位及び適切な読み出し電圧電位を各ビット線拡散１４ａ〜１４ｈ及び各ワード線１２ａ〜１２ｅに印加することによって実現され得る。
【００１４】
セル１６内にプログラムされた電荷を消去するステップは、バルク消去電圧電位を各ビット線拡散１４ａ〜１４ｈに結合し、同時に各ワード線１２ａ〜１２ｅをアレイ１０内のバルク消去セル１６の全てに結合することによって実行される。ゲート又は基板内に、熱い正孔注入あるいはストアされた電荷をトンネリングすることを利用するというバルク消去技術は、当技術分野で知られている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そのような従来のアレイに関する問題は、ある種のコラムが不活性であることである。例えば、アレイ１０のテストによってコラム１８ｂ〜１８ｄ内のセルが適切にオペレートしないことが示される場合、アレイコントロール回路では、一切のデータがセルにプログラムされないように、そのようなコラム１８ｂ〜１８ｄを不活性状態にすることが行われ得る。
【００１６】
そのような不活性コラムに関する問題としては過消去が挙げられる。不活性コラム内のセルがプログラムされず、読み出しされない一方、アレイ上でバルク消去が実行される毎にこれらのセルには消去の実行が行われることになる。多数の連続した消去サイクルが電荷ストレージ領域に空乏を生じさせ得、それによって消去された（プログラムされてない）状態においてさえもセルの閾電圧を低下させる。
【００１７】
そのような場合、過消去されたセルに関連付けられたワード線が不活性コラムに隣接するコラムにおいて選択されたセルを読み出し用に読み出し電位に結合されると、過消去されたセル中を通じての電流リークによって、選択されたセルの読み出しミスを生じ得る。
【００１８】
不活性なコラムを含み、公知のシステムの不利な点に影響されないメモリセルのアレイをオペレートするためのアレイシステム及び方法が求められている。
【課題を解決するための手段】
【００１９】
本発明の第１の態様では、データパターンを記録し、このデータパターンを再生するために非揮発性メモリセルのアレイが提供される。このアレイは、ａ）半導体基板を有し、ｂ）基板内で並行して互いに離間された複数のビット線拡散部を有し、ビットライン間に複数の縦型チャネル領域がその間に形成されるものであり、ｃ）絶縁膜と、電荷トラッピング層及び第２絶縁膜によって基板から分離され、基板上に配置され、並行して、互いに間隙をあけている複数の半導体ワード線を有し、このワード線はビット線拡散部に対して直角であり、ワード線とチャネル領域の各交差においてメモリセルを形成するものであり、ｄ）パターンをプログラミングする不活性なメモリセルを判断する回路を有し、ｅ）各ビット線拡散及び各ワード線に結合されたアレイコントロール回路を有する。
【００２０】
アレイ内には、メモリセルの不活性コラムのブロックが、第１及び第２の不活性なコラムを含み得、これらの双方はメモリセルの第１及び第２不活性コラムに隣接し得、メモリセルのメモリセルの第１及び第２不活性コラムとビット線を共有し得る。第１及び第２不活性コラム間にさらに追加された不活性コラム用のコラムがあってよい。
【００２１】
不活性なメモリプログラミングパターンは、第１不活性コラム、第２不活性コラム、１あるいはそれ以上の追加された不活性コラム内における選択された複数のメモリセルを識別し得、これらメモリセルには過消去を回避するようにメモリセルのソース電荷トラッピング領域及びドレイン電荷トラッピング領域に定期的に電荷をストアする目的のために電荷がストアされる。
【００２２】
不活性メモリセルプログラミングするパターンは、第１及び第２不活性コラム内の全てのセルを好適に識別する。他の例として、不活性メモリセルプログラミングパターンは、複数の不活性メモリセルプログラミングパターンから連続的に選択されたパターンであってよい。複数の不活性メモリセルプログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、第１及び第２不活性コラム内の各メモリセルの各電荷トラッピング領域に電荷を順次にストアする。何れかの実施形態においても、プログラミングパターンは、少なくとも１つの追加不活性コラムにおいて選択された複数のメモリセルを識別し得る。
【００２３】
アレイコントロール回路は、プログラミング回路、読み出し回路及び消去回路を含み得る。プログラミング回路は、第１及び第２活動コラム内に、選択された複数のメモリセルの電荷をストアするためにプログラミング電位に各ビット線及びワード線を結合する。選択された複数のメモリセルは、データパターン部分を表す。不活性コラム内のセルの過消去を回避するように、第１不活性コラム、第２不活性コラム、及び／又は不活性メモリセルプログラミングパターンを表す少なくとも１つの追加不活性コラム内に選択された複数のメモリセルの電荷をストアするためのプログラミング回路も、各ビット線拡散及び各ワード線をプログラミング電位に結合する。
【００２４】
読み出し回路は、第１及び第２活性コラム内の各メモリセルを読み出すことによって、入力データパターン部分を再生するように各ビット線拡散部（bit line diffusion）及び各ワード線をプログラミング電位に結合する。
【００２５】
消去回路は、全部のコラム（例、第１活性コラム、第２活性コラム、第１不活性コラム、第２不活性コラム、及び少なくとも１つの追加不活性コラム）のメモリセルの全てをストアされた電荷をなくす消去電圧電位に結合する。
【００２６】
本発明の第２態様は、非揮発性メモリセルのアレイ内にデータパターンをストアし、そのデータパターンを再生するための方法を与えるものである。このアレイ内に、メモリセルの不活性コラムのブロックが、第１及び第２不活性コラムを含み得、それらの双方は第１及び第２活性コラムに隣接し、第１及び第２活性コラムとビット線を共有し得る。第１及び第２不活性コラム間に更なる追加する不活性コラム用の１つのコラムがあってよい。
【００２７】
この方法は、第１及び／又は第２活性コラムに選択された複数のメモリセルの電荷をストアする。選択された複数のメモリセルはデータパターン部分を表す。データパターン部分は、第１及び／又は第２活性コラム内の各メモリセルを読み出すことによって再生される。
【００２８】
アレイにおけるメモリセルを消去するステップは、また、各メモリセルからストアされた電荷をなくす電圧電位に全てのセルを結合する。
【００２９】
第１及び第２不活性コラムにおけるメモリセルの過消去を回避するために、この方法は、更に、不活性プログラミングパターンを判断し、第１不活性コラム、第２不活性コラム、及びそれらに従って追加した少なくとも１つの不活性コラムのうちの少なくとも１つのコラムに、全てあるいは選択されたメモリセルをプログラミングする。この不活性メモリセルプログラミングパターンは、過消去を回避するために定期的に電荷をストアする目的で電荷がストアされるようなコラムにおいて選択された複数のメモリセルを識別し得る。不活性メモリセルプログラミングパターンは、そのようなコラム内のメモリセル全部に電荷をストアするパターンであってよい。他の例として、不活性メモリセルプログラミングパターンは、複数の不活性メモリセルプログラミングパターンから順次に選択されるパターンであってよい。複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、そのようなコラム内に各メモリセルの各ソース電荷トラッピング領域と各ドレイン電荷トラッピング領域の電荷を順次にストアする。
【００３０】
本発明をより理解する目的のために、他のあるいは更なる態様に従って、添付の図面を参照しながら以下の明細書を記載する。本発明の趣旨の範囲は添付の請求項に記載されている。
【発明を実施するための最良の形態】
【００３１】
本発明が図面を参照しながら、詳細に記載される。図面において、参照符号は本文中参照要素を示す。更に、概略図は、簡明をきたすため、実際のスケールに従っているわけではなく、幾つかのフィーチャのスケールとサイズは、実際より大きく描かれている。
【００３２】
図２は、非揮発性電荷トラッピング誘電フラッシュメモリセルシステム３０の例示的な実施形態をブロック図形式で示す。システム３０は、結晶半導体基板上に形成された、非揮発性電荷トラッピングメモリセル４８とアレイコントロール回路６２を含む。
【００３３】
非揮発性電荷トラッピング誘電フラッシュメモリセル４８は、縦型コラム４５ａ〜４５ｈとそれらと直交する水平方向のロウ４３ａ〜４３ｈで配列されたメモリセル４８によってマトリックス形状に配列される。コラム４５内の各メモリセル４８ｈは、同じコラム４５内の他のメモリセル４８と、同じチャネル領域及び２ビット線拡散部４９を共有する。２ビット線４９は、チャネル領域５０に隣接し、チャネル領域５０と接合を形成する（図３参照）。ロウ４３における各メモリセル４８は、同じロウ４３における他のメモリセル４８と同じ半導体ワード線４７、あるいはゲートを共有する。
【００３４】
図３は、共通ワード線４７を共有する非揮発性メモリセル４８のシングルロウ４３の断面図を表す。図２に関連して図３を参照すると、ポリシリコンワード線４７がロウ４３内の各メモリセル４８にコントロールゲート６０を形成するように構成されることが理解される。各ビット線拡散部４９がビット線拡散部４９が配置される間に２つのチャネル領域５０と反対の半導体導電性を形成するように、各ビット線拡散部４９が構成される。各ビット線拡散部４９は、ビット線拡散部４９に隣接する２つのチャネル領域５０によって定義される２つのコラム４５の各セルのソース領域及び／ドレイン領域を形成する。例えば、ビット線拡散部４９ｃは、コラム４５ｂに対応するチャネル領域５０ｂ、コラム４５ｃに対応するチャネル領域５０ｃを形成する。例示的な実施形態では、各メモリセル４８はｎ型ＭＯＳデバイスである。そのような場合、各チャネル領域５０は、ボロンのような正孔ドナー不純物でわずかに注入された結晶シリコンのようなｐ型半導体であり、各ビット線拡散部４９は、ヒ素のような電子ドナー不純物で注入された結晶シリコンのようなｎ型半導体である。各メモリセル４８に関して、チャネル領域５０上に、二酸化シリコンを含み得る第１絶縁バリア層あるいはトンネル層がある。トンネル層５４の厚みは、約５０Å（オングストローム）〜約１５０Åの範囲であり得る。より薄いブラケットを備える一実施形態では、厚み約６０Å〜約９０Åの範囲、更に比較的薄い厚み約７０Å〜約８０Åの範囲であるトンネル層を含む。
【００３５】
プログラムされていない状態を表す中性電荷あるいはプログラムされた状態を表す負の電荷をストアするために各々ソース電荷トラッピング領域あるいはソースビット６２、ドレイン電荷トラッピング領域あるいはドレインビット６４電荷トラッピング層５６の双方を含む電荷トラッピング層５６がトンネル層上にある。電荷トラッピング層５６は、適切な電荷トラッピング特性を有する窒化化合物を含み得、膜厚２０Å〜１００Åの範囲を有し得る。例示的な実施形態において、窒化化合物は、Ｓｉ２Ｎ４、Ｓｉ３Ｎ４、及びＳｉＯｘＮ４で構成されるグループから選択され得る。
【００３６】
電荷トラッピング層５６上には表面誘電層５８がある。表面誘電層５８は、二酸化シリコンあるいは二酸化シリコンの誘電率より比較的大きな誘電率を有する材料（例、高誘電率(high K)材料）であり得る。好適な実施形態へは、高誘電率材料はＡｌ２Ｏ３、ＨｆＳｉｘＯｙ、ＨｆＯ２、ＺｒＯ２及びＺｒＳｉｘＯｙ及び同様の高誘電率を有する他の材料で構成されている材料のグループから選択されてよい。表面誘電層５８が二酸化シリコンであれば、層５８は６０Å〜１００Å程度の範囲の膜厚を有し得る。他の例として、表面誘電層５８が高誘電率であれば、電気的膜厚は６０Å〜１００Å程度の範囲で、一方、物理的膜厚は約７０Å〜１３０Åの範囲内とすることができる。比較的薄いブラケットを備える実施形態は、約８０Å〜約１２０Åの範囲内の膜厚を備える表面誘電層５８を含み、更に比較的薄い表面誘電層５８は約９０Å〜約１００Åの膜厚を備える。
【００３７】
表面誘電層５８は、ロウ４３内の各メモリセル４８上にゲート６０を形成するワード線４７である。例示的な実施形態では、ゲート６０は、４０００Å程度の膜厚を備えるポリシリコンを含み得る。ワード線４７はワード線コントロール回路４６に結合される。
【００３８】
図２に戻って参照すると、アレイコントロール回路６２は、ワード線コントロール回路４６、ビット線コントロール回路４４、電流センサ回路６６，不活性セルプログラミングパターンジェネレータ回路３２、セルプログラムコントロール回路３４、セル読み出しコントロール回路３６、アレイ消去コントロール回路３８、分圧器回路６４を含み、正のオペレーション電源（Ｖｃ）７０に結合、負のオペレーション電源（−Ｖｃ）７１に結合、及び接地６８に結合することを含む。
【００３９】
上述したようにアレイ内のある種のコラムは、不適切なデータ保持あるいは不適切なオペレーションに起因して不活性であり得る。また、上述したように不活性コラム内のセルの連続した消去は、不活性セルと同じワード線を共有する活性コラムにおいて活性セルを選択的に読み出すためにセルのゲートが高バイアスされた場合、２ビット線間の過消去及び電流リークにつながる可能性がある。
【００４０】
［例示的な不活性メモリセルプログラミングパターンの開示］
不活性セルプログラミングパターンジェネレータ３２が、過消去を回避するために不活性コラムのメモリセル４８（あるいはメモリセル４８がシングルビットメモリセルであれば、シングル電荷トラッピング領域）の各ソーストラッピング領域６２と各ドレイン電荷トラッピング領域６４を定期的にプログラミングする（例、電荷をストアする）目的でプログラムコントロール回路３４によって利用され得る不活性メモリセルプログラミングパターンを生成する。
【００４１】
簡素化された実施形態では、不活性メモリセルプログラミングパターンは、活性コラムと隣接する（不活性コラムブロックの）少なくとも２不活性コラムにおいて各セルの各ソース電荷トラッピング領域６２及び各ドレイン電荷トラッピング領域６４を単に識別する。例えば、コラム４５ｃ、４５ｄ、４５ｅ、及び４５ｆが不活性コラムであれば、不活性コラム４５ｃと４５ｆの各々が、活性コラム４５ｂと４５ｇに隣接する。そのような場合、コラム４５ｃは、第１不活性コラム４５ｃと呼ばれ得る。コラム４５ｆは、第２不活性コラム４５ｆと呼ばれ得、及びコラム４５ｄと４５ｅは、センター不活性コラム４５ｄ、４５ｅと呼ばれ得る。
【００４２】
図５ａの表は、不活性メモリセルコラムに関する単に不活性メモリセルプログラミングパターンを表す。図２と図３に関連して図５ａを参照すると、例示的な不活性メモリコラムは、コラム４５ｃ〜４５ｆを含む。コラム４５ｃは、活性コラム４５ｂに隣接する第１不活性コラムであり、４５ｆは、活性コラム４５ｇに隣接する第２不活性コラムであり、コラム４５ｄと４５ｅは、センター不活性コラムである。
【００４３】
第１不活性コラム４５ｃにおける各セル４８ａ〜４８ｎと、第２不活性コラム４５ｆにおける各セル４８ａ〜４８ｎは、（ソース電荷トラッピング領域６２を表す）サブコラム６２及び（ドレイン電荷トラッピング領域６４）サブコラム６４の各々において“ｐ”によって示される不活性メモリセルプログラミングパターン１０１に含まれる。そのような不活性メモリセルプログラミングパターン１０１が、そのような不活性セルの空乏及び電流リークを回避するように消去サイクルを実行する前に第１及び第２不活性コラム４５ｃ及び４５ｆ内の各メモリセル４８をプログラムするように利用される。
【００４４】
第１サブ実施形態１００、センター不活性コラム４５ｄ、４５ｅ内のセル４８は、パターン１０１に含まれないので、消去サイクルの前にプログラムされない。
【００４５】
第２サブ実施形態１０２、センター不活性コラム４５ｄ、４５ｅ内に各セル４８ａ〜４８ｎが、パターン１０１に含まれ、従って、消去サイクル前にプログラムされる。センター不活性コラム４５ｄ、４５ｅは、全てのパターンにプログラムあるいは前処理され得ることも理解されなければならない。センター不活性コラム４５ｄ、４５ｅのプログラミングと消去が活性コラム、第１及び第２活性コラム４５ｅ、４５ｆプログラム及び消去サイクルから独立するようにセンター不活性コラム４５ｄ、４５ｅが活性コラムと第１及び第２コラム４５ｃ及び４５ｆから論理的に絶縁され得ることが理解されなければならない。より具体的には、センター不活性コラム４５ｄ、４５ｅに関する論理アクセスパスは、活性コラム、第１及び第２不活性コラム４５ｃ、４５ｆに関する論理アクセスパスから離され得る。
【００４６】
図５ｂが不活性メモリセルプログラミングパターン１０１’の他の実施形態を表す。プログラミングパターン１０１’は、パターン１０１’内に含まれる活性コラムに直接隣接するので、消去サイクル前にプログラムされるソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４のみを除く、図５ａに関連して論じられるパターン１０１と同様である。
【００４７】
例えば、第１不活性コラム４５ｃのソース電荷トラッピング領域６２は、活性コラム４５ｂに隣接する。従って、第１不活性コラム４５ｃのソース電荷トラッピング領域６２は、ドレイン電荷トラッピング領域６４がパターン１０１’内に含まれない一方で、そのようなコラムにおいて“ｐ”で表されるパターン１０１’内に含まれる。
【００４８】
同様に、第２不活性コラム４５ｆのドレイン電荷トラッピング領域６４は、活性コラム４５ｇに隣接する。従って、ソース電荷トラッピング領域６２がパターン１０１’内に含まれない一方で、第２不活性コラム４５のドレイン電荷トラッピング領域６４は、パターン１０１’内に含まれる。
［他の不活性メモリセルプログラミングパターンの開示］
【００４９】
本発明を好適に実施するシステムは、上述したように、活性コラムに隣接する不活性コラム内の全てのセルをプログラミングし、活性コラム内のセルの読み出し中に不活性コラム内のどのセルでも電流リークが回避されるようにする。しかし、不活性コラム内の各不活性セルが２消去サイクル毎あるいは３消去サイクル毎にプログラムされるように、不活性コラム内のセルのプログラミングサイクルを構成するという、最適化度が低い方法でも、本発明において求める結果が得られることも考えられる。従って、図６ａと図６ｂの不活性メモリセルプログラミングパターンは、最適なプログラミングパターンではないというおそれもあるが、本発明の範囲内であると考えられる。
【００５０】
図６ａの表は、不活性メモリセルプログラミングパターン１０３の他の実施形態を表す。プログラミングパターン１０３は、第１プログラミングパターン、あるいは第１サイクル１０３ａ、及び第２プログラミングパターン、あるいは第２サイクル１０３ｂを含む。不活性メモリセルのプログラミングは、パターン１０３ａとパターン１０３ｂが交互に実行される。
【００５１】
第１不活性コラム４５ｃ及び第２不活性コラム４５ｆの双方の各メモリセル４８ａ〜４８ｎの各ソース電荷トラッピング領域６２は、第１サイクル１０３ａに含まれる。第１不活性コラム４５ｃ及び第２不活性コラム４５ｆの双方の各メモリセル４８ａ〜４８ｎの各ドレイン電荷トラッピング領域は、第２サイクル１０３ｂに含まれる。２つの同様のサイクルパターンは、センター不活性コラム４５ｄ、４５ｅに含まれる。
【００５２】
不活性メモリセルプログラミングパターン１０４は、第２の他の及び更なる複雑な実施形態は図６ｂに示される。プログラミングパターン１０４は、３つの連続するプログラミングパターン、あるいはサイクル１０４ａ、１０４ｂ、及び１０４ｃを含む。これらにおいては、各不活性コラムにおけるセル４８ａ〜４８ｎの３分の１のみが各消去サイクル間にプログラムされる一方で、各不活性コラムにおける全てのセル４８ａ〜４８ｎが、連続する３回の消去サイクルが行われる前にプログラムサイクルを通過するようにされている。より特定的には、第１不活性コラム４５ｃにおける各セル４８ａ〜４８ｎは、３つのセルグループ１０４ａ、１０４ｂ、及び１０４ｃのうちの１つのセルのみにおいて、プログラミングのために識別される。連続する消去サイクル間で、１つのセルグループ（交互に選択される）のみが、プログラムされる。同じシステムが第２不活性コラム４５ｆに使用されてよいし、センター不活性コラム４５ｄ、４５ｅに使用されてよい。
【００５３】
そのような他の実施形態では、センター不活性コラムはいずれのパターンでプログラムあるいは前処理されてよいし、センター不活性コラムのプログラミング及び消去が活性コラム、第１及び第２不活性コラムのプログラム及び消去サイクルから独立するように、センター不活性コラムが別々の論理アクセスパスを介して活性コラムと第１及び第２不活性コラムから論理的に別個のものとされてもよい。
【００５４】
図２及び図３に戻ると、ワード線コントロール回路４６は、プログラムコントロール回路３４、読み出しコントロール回路３６、及び消去コントロール回路３８によって与えられた信号に従って分圧器６４によって印加される電圧（あるいは接地６８）に各ワード線４７ａ〜４７ｈを選択的に結合する。これらの信号は、それぞれ、選択的プログラミング、選択的読み出し、アレイ４０内のメモリセル４８のバルク消去を与える。
【００５５】
ビット線コントロール回路４４は、プログラムコントロール回路３４、読み出しコントロール回路３６、及び消去コントロール回路３８によって与えられた信号に従って分圧器によって印加される電圧６４あるいは電流センサ回路６６に各ビット線拡散部４９ａ〜４９ｈを選択的に結合する。また、この信号は、それぞれ、選択的プログラミング、選択的読み出し、アレイ４０内のメモリセル４８のバルク消去を与える。
【００５６】
電流センサ６６は、ビット線コントロール回路４４によって電流センサ６６に結合される選択されたビット線を介して電流を感知するために知られている回路を利用してよい。感知された電流は、以下に更なる詳細が記載されるように選択された電荷トラッピング領域を読み出すためにアレイコントロール回路６２によって印加可能な電位が使用可能なワード線４７とビット線４９に結合されるとき、ソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４のうちの選択された領域のプログラムされた状態を表す。
【００５７】
図２と図３に関連して図４を参照すると、アレイコントロール回路６２は３つの状態で動作する。これら３つの状態とは、電荷がメモリセル４８の選択された１セルのソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４に選択的にストアされるプログラム状態７６と、メモリセル４８の選択された１セルのソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６２から、ストアされた電荷が検出されて、そのような電荷トラッピング領域に元々ストアされたデータが再生される読み出し状態７８と、１あるいはそれ以上のメモリセル４８の電荷トラッピング領域６２及び６４にストアされた電荷が、プログラム状態７６に再プログラミングする前に除去される消去状態７８と、の間でオペレートすることが示される。
【００５８】
プログラム状態７６である場合、プログラムコントロール回路４５がワード線コントロール回路４６及びビット線コントロール回路４４のオペレーションをコントロールする。このコントロールでは、アレイ４０にストアされたデータに従って少なくとも１つの活性コラム４８内の各メモリセル４８を選択的にプログラムし、不活性メモリセルプログラミングパターン回路３２によって与えられた不活性メモリセルプログラミングパターンに従った少なくとも１つの不活性コラム内の各メモリセル４８を選択的にプログラムするように、選択された電圧が各ワード線４７及び各ビット線４９に結合される。
【００５９】
プログラムされるように選択されたメモリセル４８内で、熱い電子注入技術を使用して電子をソース電荷トラッピング領域６２に注入することによってソーストラッピング領域６２がプログラムされる。より詳細には、プログラムコントロール回路４５がビット線４９及びワード線４７を（分圧器６４によって印加される）様々な電位に結合し、コントロールゲートに高電圧を印加する一方でソースからドレインへの高バイアス電圧を印加するためにアレイコントロール回路６２を与える。例えば、セル４８ｂを参照すると、これは、セル４８ｂのドレイン領域を表すビット線４９ｃを接地に結合し、セル４８ｂのソース領域を表すビット線４９ｂを大体５ボルト（Ｖ）に結合するビット線コントロール回路４４によって実現され得る。同時に、ワード線コントロール回路４６は、選択されたメモリセル４８ｂと同じコラムを共有する選択されていないメモリセル中のつきぬけ電流リークを回避するために選択されていないワード線（例、選択されたワード線以外のワード線）を接地あるいは小さな負の電圧に接続する一方で、セル４８ｂのコントロールゲート６０を表す選択されたワード線４７を大体１０Ｖに接続する。コントロールゲート６０は、チャネル領域５０ｂを反転させ、その一方でソースからドレインへの高バイアスが、ドレイン領域４９ｃから電子をソース領域４９ｂへと、チャネル領域５０ｂ内に引き込み、加速する。
【００６０】
電子の４．５ｅＶ〜５ｅＶという運動エネルギー量のゲインは、領域５０ｂ／トンネル層５４ｂインターフェースにおける３．１ｅＶ〜３．５ｅＶのエネルギー障壁を超えるのに十二分なものであり、電子がソース領域４９ｂ方向に加速される一方で、コントロールゲート６０ｂに印加された高電圧によって生じた電界が電子をソース電荷トラッピング領域６２ｂの方向へと電子の方向を変える。インターフェースからソース電荷トラッピング領域６２ｂへと移動するこれらの電子は、後の読み出し用に、電荷トラッピング層５６ｂ内にトラッピングされたままの状態となる。
【００６１】
同様に、ドレイン電荷トラッピング領域６４は、熱い電子注入技術を用いて電子をドレイン電荷トラッピング領域６４に注入することによってプログラムされる。より特定的に、アレイコントロール回路６２は、コントロールゲート６０に高電圧を印加する一方で、ドレインからソースへの高バイアス電圧を印加するようにビット線４９とワード線４７を様々な電位に接続する。例えば、セル４８ｂに関して、これはセル４８ｂのソース領域を表すビット線４９ｂを接地電位に接続し、セル４８ｂのドレイン領域を表すビット線４９ｃを大体５Ｖに接続するビット線コントロール回路４４によって実現される。同様に、ワード線コントロール回路４６が、選択されていないワード線を接地電位あるいは小さな負の電圧の何れかに接続する一方で、コントロールゲート６０を表す選択されたワード線４７を大体１０Ｖに接続する。再度、コントロールゲート６０に印加された電圧が、ドレインからソースへの高バイアス電圧がソース領域４９ｂからドレイン領域４９ｃ方向に向けてチャネル領域５０ｂ内に電子を引き込み、加速する一方で、チャネル領域５０ｂを反転する。
【００６２】
再度、電子の４．５ｅＶ〜５ｅＶ増えた運動エネルギー量は領域５２ｂ／トンネル層５４ｂインターフェースにおける３．１ｅＶ〜３．５ｅＶのエネルギー障壁を超えるのに十二分なものであり、電子がドレイン領域５２ｃ方向に加速される一方で、コントロールゲート６０ｂに印加された高電圧によって生じた電界が電子をドレイン電荷トラッピング領域６４ｂの方向に電子を再度指示する。
【００６３】
消去状態７４の場合、選択された電圧がアレイ４０内の各メモリセル４８を消去するよう各ワード線４７と各ビット線４９に結合されるように、消去コントロール回路４８がワード線コントロール回路４６及びビット線コントロール回路４４のオペレーションをコントロールする。ビット線４９（及びワード線４７）を使用可能電位に接続するようにビット線コントロール回路４４（及びワード線コントロール回路４６）に消去コントロール回路４８を設けても良い。これは、多数のセルのソース電荷トラッピング領域６２及びドレイン電荷トラッピング領域６４が熱い電子注入技術を用いるかあるいは電子を電荷トラッピング層５６からゲート６０あるいは基板４２までトンネリングすることの何れかによって消去されるようにするためである。いずれの技術も、当技術分野で公知である。
【００６４】
読み出し状態７８の場合、読み出しコントロール回路３６は、少なくとも１つの活性各メモリセル４８の各ソース電荷トラッピング領域６２及び各ドレイン電荷トラッピング領域６４を選択的に読み出すために各ソース電荷トラッピング領域６２と各ドレイン電荷トラッピング選択性を有する電圧が各ワード線と各ビット線に接続されるように、ワード線コントロール回路４６とビット線コントロール回路４４のオペレーションをコントロールする。
【００６５】
ソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４内にトラップされた電子の存在は、そのような電荷トラッピング領域下部のチャネル領域５０内における空乏に効果を奏することが認識されよう。そのような場合、ソース電荷トラッピング領域６２あるいはドレイントラッピング領域６４の何れかにおけるトラップされた電子の存在が、コントロールゲート６０、ソース領域として機能するビット線拡散部４９、及びドレイン領域として機能するビット線拡散部４９によって特徴付けられる電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の閾電圧に対して影響を与え得る。従って、デュアルビットメモリセル４８の各ビットが“読み出し；read”され得るか、あるいはより詳細には、ソース電荷トラッピング領域６２及びドレイン電荷トラッピング領域６４内にストアされた電子の存在が、ＦＥＴのオペレーションによって検出され得る。
【００６６】
特に、ソース領域として機能するビット線が接地される一方で、ソース電荷トラッピング領域６２にストアされた電子の存在は、正の電圧をコントロールゲート６０に、及び比較的小さい正の電圧をドレイン領域として機能するビット線に印加することによって検出され得る。その後電流がドレイン領域として機能するビット線において測定される。測定用の適切な電圧と閾電圧を想定することで（及び選択されたセル４８として同じロウ内の隣接するメモリセル４８から電流リークがないと想定することで）、ソース電荷トラッピング領域６２内にトラップされた電子があれば、何れの電流（あるいは少なくとも閾値を超える電流）もドレイン領域を含むビット線において測定されない。同様に、ドレイン電荷トラッピング領域６４内にストアされた電子の存在が同様の方法によって検出されてよいし、単にソース領域として機能するビット線とドレイン領域として機能するビット線を反転する。
【００６７】
不活性コラム４５に隣接し、選択されたセルに隣接する複数メモリセル４８からの電流リークが精密な読み出しに悪い影響を及ぼし得ることを認識して、本発明の教示は、過消去に起因するリークが不活性コラムにおけるそのようなメモリセルに影響しないように確保する。
【００６８】
本発明はある種の好適な実施形態に関して示され、記載されたが、当業者であれば、本明細書を読み、理解した後、均等物及び修正が実行されることが明りょうであろう。例えば、アレイのセルは、シリコン基板上に形成された実質的に平坦な構造として示されるが、本発明の教示が平坦な、あるいはフィン形式の双方に利用され得るし、他の電荷トラッピング誘電フラッシュメモリセル構造が適切な半導体基板上に形成され得ることが理解されなければならない。この半導体基板は例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator）半導体基板、シリコンオンサファイア（ＳＯＳ：Silcon On Sappire）半導体基板、及び当技術分野で知られる他の材料で形成された半導体基板を含む。本発明はそのような全ての均等物及び修正を含み、添付の請求項の趣旨の範囲によってのみ限定される。
【図面の簡単な説明】
【００６９】
【図１】従来技術において知られる電荷トラッピング誘電メモリフラッシュの概略的な断面図。
【図２】本発明の一実施形態に従った電荷トラッピング誘電メモリフラッシュの概略的なブロック図。
【図３】図２に示された電荷トラッピング誘電メモリフラッシュの概略的な断面図。
【図４】アレイコントロール回路の例示的なオペレーションを表すマシンプログラムの状態ダイアグラム。
【図５ａ】本発明に従った第１例示的な不活性メモリセルプログラミングパターンを表すテーブル。
【図５ｂ】本発明に従った第２例示的な不活性メモリセルプログラミングパターンを表すテーブル。
【図６ａ】本発明に従った第１他の不活性メモリセルプログラミングパターンを表すテーブル。
【図６ｂ】本発明に従った第２他の不活性メモリセルプログラミングパターンを表すテーブル。
【技術分野】
【０００１】
本発明は、概して、フラッシュメモリセルデバイスに関し、より具体的には、非活性コラム（inactive column）に隣接する電荷トラッピング誘電性フラッシュメモリセルのコラムに予めストアされた電荷を読み出すためのシステム及び方法の改善に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリタイプのＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）では、トンネル酸化物（ＳｉＯ２）の縦型スタック、トンネル酸化物上のポリシリコンフローティングゲート、フローティングゲート（通常、酸化物、窒化物、酸化物スタック）上の層間絶縁膜、及び結晶シリコン基板に配置された層間絶縁膜上のコントロールゲートによって特徴付けられたメモリセルを利用する。基板内でチャネル領域は縦型スタック下部に配置され、ソース及びドレイン拡散領域はチャネル領域の反対側に配置される。
【０００３】
フローティングゲート上に非揮発性の陰電荷を生成するようにチャネル領域からフローティングゲートにホットエレクトロン、いわゆる熱い電子、の注入を導入することによって、フローティングゲートフラッシュメモリセルがプログラムされる。熱い電子の注入は、高いコントロールゲート正電圧に伴いドレインをソースバイアスに印加することによって行われる。ドレインからソースへのバイアスがドレインに向かって電子を加速させる一方で、ゲート電圧はチャネルを反転する。加速された電子が運動エネルギー量を５．０〜６．０ｅＶ大きくする。これはチャネル領域及びトンネル酸化物間のＳｉ−ＳｉＯ２３．２ｅＶエネルギーバリアを通過するために十二分大きさである。電子がドレインに向かって加速する一方、結晶格子と衝突するこれらの電子は、コントロールゲート電界とバリアを通過するの影響によって、Ｓｉ−ＳｉＯ２インターフェース方向にその方向が変えられ、バリアを通過するために十分なエネルギーが得られる。
【０００４】
一度プログラムされると、フローティングゲート上の負電荷が半導体ゲート中に放出し、ソース領域、ドレイン領域、チャネル領域及びコントロールゲートによって特徴付けられたＦＥＴの閾電圧を増大する効果を有する。メモリセルの“リード：読み出し”中、所定のコントロールゲート電圧におけるソース及びドレイン間を流れる電流の規模を検出することによってプログラムされたか否かのメモリセルの状態が、検出可能である。
【０００５】
比較的最近、電荷トラッピング誘電フラッシュメモリセル構造が開発されている。各々の電荷トラッピング誘電フラッシュメモリセルは、結晶シリコン基板の表面上に配置された絶縁トンネル層の縦型スタック、電荷トラッピング誘電層、絶縁表面酸化層、及びポリシリコンコントロールゲートによって特徴付けられる。
【０００６】
アレイ内のセルは、ビット線がコラム内のセルによって共有され、ワード線がロウ内でセルによって共有されるようにマトリックスに配置されてよい。より特定的には、基板内でチャネル領域が縦型スタック下部に配置された各メモリセルに関連付けられる。複数ビット線拡散のうちの１つが、隣接するチャネル領域から各チャネル領域を分離する。ビット線拡散は各セルのソース領域及びドレイン領域を形成する。コントロールゲートの全てが電気的に結合されるように、各ポリシリコンコントロールゲートが、全てのセルの絶縁表面酸化層上に延びるポリシリコンワード線の一部であってよい。
【０００７】
フローティングゲートデバイスと同様に、電荷トラッピング誘電フラッシュメモリセルがチャネル領域から窒化層へ熱い電子を導入することによってプログラムされ、この窒化層内に存在する電荷トラップ内に非揮発性負電荷を生成する。この場合もやはり、熱い電子導入は、コントロールゲート上の高い正電圧にともなってにドレインからソースへのバイアスを利用することによって実現され得る。コントロールゲート上の高電圧は、ドレインからソースへのバイアスが電子をドレイン領域に向かって加速する一方、チャネル領域を反転する。加速された電子が運動エネルギー量を５．０〜６．０ｅＶ増大させる。これはチャネル領域及びトンネル酸化物間のＳｉ−ＳｉＯ２３．２ｅＶエネルギーバリアを通過するために十二分な大きさである。電子がドレイン方向に向かって加速する一方、結晶格子と衝突するこれらの電子が、コントロールゲート電界の影響によってＳｉ−ＳｉＯ２インターフェースに向かって方向転換し、バリアを通過するために十分なエネルギーを有する。窒化層がトラップ内に注入された電子をストアするか、あるいは誘電体であるために、トラップされた電子はドレイン領域に近傍するドレイン電荷ストレージ領域に局所的に残る。
【０００８】
同様に、ソースからドレインへのバイアスが、ソース領域に近傍するソース電荷ストレージ領域に熱い電子を印加するようにコントロールゲート上の高正電圧にともない利用されてよい。例えば、ゲート上に高電圧が存在においてドレイン領域を接地し、ソース領域がソースビット電荷ストレージ領域に電子を印加するように利用されてよい。
【０００９】
そのような場合、電荷トラッピング誘電フラッシュメモリセルデバイスが２ビットのデータ、すなわちソース電荷ストレージ領域（ソースビットと称される）と電荷ストレージ領域（ドレインビットと称される）の各々に１ビットを記録するように利用可能である。
【００１０】
ストレージ領域にストアされた電荷がストレージ領域下のチャネル領域部分における閾電圧の増加のみを行うという事実に起因して、ソースビット及びドレインビットの各々が、ソースストレージ領域及びドレインストレージ領域下部におけるチャネル領域の領域におけるチャネル反転を検出することによって独立して読み出しされ得る。ドレインビットを“リード；Read読み出し”するようにドレイン領域が接地される一方、電圧がソース領域に印加され、わずかに高い電圧がゲートに印加される。そのような場合、（ソース領域電圧にかかるゲート電圧がチャネルを反転するために不充分であるので）ソース／チャネル接合に近傍するチャネル領域部分は反転せず、ドレイン／チャネル接合における電流がドレインビットのプログラムされた状態によって生じた閾電圧の変更を検出するように利用可能である。
【００１１】
同様に、ソースビットを“リード：読み出し”するようにソース領域が接地される一方、電圧がドレイン領域に印加され、わずかに高い電圧がゲートに印加される。そのような場合、ソース／チャネル接合に近傍するチャネル領域部分は反転せず、ドレイン／チャネル接合における電流が、ソースビットのプログラムされた状態によって生じた閾電圧の変更を検出するように利用可能である。
【００１２】
図１は、電荷トラッピング誘電フラッシュメモリセル１６の従来のアレイのブロック図を表す。隣接するビット線拡散１４ａ〜１４ｈの各ペアは、隣接するビット線１４のそのようなペアによって定義されたセル１８のコラム内に各セル１６用のソース及びドレイン領域を形成する。各ワード線１２ａ〜１２ｅが、そのようなワード線１２によって定義されるセル１６のロウ２０ａ〜２０ｅ内の各セル１６上に半導体コントロールゲートを形成する。
【００１３】
アレイ１０内の各セル１６の各電荷トラッピング領域を上述したようにプログラミング及び読み出しするステップは、選択されたセル１６を個々にプログラムし、及び読み出しするために適切なプログラミング電圧電位及び適切な読み出し電圧電位を各ビット線拡散１４ａ〜１４ｈ及び各ワード線１２ａ〜１２ｅに印加することによって実現され得る。
【００１４】
セル１６内にプログラムされた電荷を消去するステップは、バルク消去電圧電位を各ビット線拡散１４ａ〜１４ｈに結合し、同時に各ワード線１２ａ〜１２ｅをアレイ１０内のバルク消去セル１６の全てに結合することによって実行される。ゲート又は基板内に、熱い正孔注入あるいはストアされた電荷をトンネリングすることを利用するというバルク消去技術は、当技術分野で知られている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そのような従来のアレイに関する問題は、ある種のコラムが不活性であることである。例えば、アレイ１０のテストによってコラム１８ｂ〜１８ｄ内のセルが適切にオペレートしないことが示される場合、アレイコントロール回路では、一切のデータがセルにプログラムされないように、そのようなコラム１８ｂ〜１８ｄを不活性状態にすることが行われ得る。
【００１６】
そのような不活性コラムに関する問題としては過消去が挙げられる。不活性コラム内のセルがプログラムされず、読み出しされない一方、アレイ上でバルク消去が実行される毎にこれらのセルには消去の実行が行われることになる。多数の連続した消去サイクルが電荷ストレージ領域に空乏を生じさせ得、それによって消去された（プログラムされてない）状態においてさえもセルの閾電圧を低下させる。
【００１７】
そのような場合、過消去されたセルに関連付けられたワード線が不活性コラムに隣接するコラムにおいて選択されたセルを読み出し用に読み出し電位に結合されると、過消去されたセル中を通じての電流リークによって、選択されたセルの読み出しミスを生じ得る。
【００１８】
不活性なコラムを含み、公知のシステムの不利な点に影響されないメモリセルのアレイをオペレートするためのアレイシステム及び方法が求められている。
【課題を解決するための手段】
【００１９】
本発明の第１の態様では、データパターンを記録し、このデータパターンを再生するために非揮発性メモリセルのアレイが提供される。このアレイは、ａ）半導体基板を有し、ｂ）基板内で並行して互いに離間された複数のビット線拡散部を有し、ビットライン間に複数の縦型チャネル領域がその間に形成されるものであり、ｃ）絶縁膜と、電荷トラッピング層及び第２絶縁膜によって基板から分離され、基板上に配置され、並行して、互いに間隙をあけている複数の半導体ワード線を有し、このワード線はビット線拡散部に対して直角であり、ワード線とチャネル領域の各交差においてメモリセルを形成するものであり、ｄ）パターンをプログラミングする不活性なメモリセルを判断する回路を有し、ｅ）各ビット線拡散及び各ワード線に結合されたアレイコントロール回路を有する。
【００２０】
アレイ内には、メモリセルの不活性コラムのブロックが、第１及び第２の不活性なコラムを含み得、これらの双方はメモリセルの第１及び第２不活性コラムに隣接し得、メモリセルのメモリセルの第１及び第２不活性コラムとビット線を共有し得る。第１及び第２不活性コラム間にさらに追加された不活性コラム用のコラムがあってよい。
【００２１】
不活性なメモリプログラミングパターンは、第１不活性コラム、第２不活性コラム、１あるいはそれ以上の追加された不活性コラム内における選択された複数のメモリセルを識別し得、これらメモリセルには過消去を回避するようにメモリセルのソース電荷トラッピング領域及びドレイン電荷トラッピング領域に定期的に電荷をストアする目的のために電荷がストアされる。
【００２２】
不活性メモリセルプログラミングするパターンは、第１及び第２不活性コラム内の全てのセルを好適に識別する。他の例として、不活性メモリセルプログラミングパターンは、複数の不活性メモリセルプログラミングパターンから連続的に選択されたパターンであってよい。複数の不活性メモリセルプログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、第１及び第２不活性コラム内の各メモリセルの各電荷トラッピング領域に電荷を順次にストアする。何れかの実施形態においても、プログラミングパターンは、少なくとも１つの追加不活性コラムにおいて選択された複数のメモリセルを識別し得る。
【００２３】
アレイコントロール回路は、プログラミング回路、読み出し回路及び消去回路を含み得る。プログラミング回路は、第１及び第２活動コラム内に、選択された複数のメモリセルの電荷をストアするためにプログラミング電位に各ビット線及びワード線を結合する。選択された複数のメモリセルは、データパターン部分を表す。不活性コラム内のセルの過消去を回避するように、第１不活性コラム、第２不活性コラム、及び／又は不活性メモリセルプログラミングパターンを表す少なくとも１つの追加不活性コラム内に選択された複数のメモリセルの電荷をストアするためのプログラミング回路も、各ビット線拡散及び各ワード線をプログラミング電位に結合する。
【００２４】
読み出し回路は、第１及び第２活性コラム内の各メモリセルを読み出すことによって、入力データパターン部分を再生するように各ビット線拡散部（bit line diffusion）及び各ワード線をプログラミング電位に結合する。
【００２５】
消去回路は、全部のコラム（例、第１活性コラム、第２活性コラム、第１不活性コラム、第２不活性コラム、及び少なくとも１つの追加不活性コラム）のメモリセルの全てをストアされた電荷をなくす消去電圧電位に結合する。
【００２６】
本発明の第２態様は、非揮発性メモリセルのアレイ内にデータパターンをストアし、そのデータパターンを再生するための方法を与えるものである。このアレイ内に、メモリセルの不活性コラムのブロックが、第１及び第２不活性コラムを含み得、それらの双方は第１及び第２活性コラムに隣接し、第１及び第２活性コラムとビット線を共有し得る。第１及び第２不活性コラム間に更なる追加する不活性コラム用の１つのコラムがあってよい。
【００２７】
この方法は、第１及び／又は第２活性コラムに選択された複数のメモリセルの電荷をストアする。選択された複数のメモリセルはデータパターン部分を表す。データパターン部分は、第１及び／又は第２活性コラム内の各メモリセルを読み出すことによって再生される。
【００２８】
アレイにおけるメモリセルを消去するステップは、また、各メモリセルからストアされた電荷をなくす電圧電位に全てのセルを結合する。
【００２９】
第１及び第２不活性コラムにおけるメモリセルの過消去を回避するために、この方法は、更に、不活性プログラミングパターンを判断し、第１不活性コラム、第２不活性コラム、及びそれらに従って追加した少なくとも１つの不活性コラムのうちの少なくとも１つのコラムに、全てあるいは選択されたメモリセルをプログラミングする。この不活性メモリセルプログラミングパターンは、過消去を回避するために定期的に電荷をストアする目的で電荷がストアされるようなコラムにおいて選択された複数のメモリセルを識別し得る。不活性メモリセルプログラミングパターンは、そのようなコラム内のメモリセル全部に電荷をストアするパターンであってよい。他の例として、不活性メモリセルプログラミングパターンは、複数の不活性メモリセルプログラミングパターンから順次に選択されるパターンであってよい。複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、そのようなコラム内に各メモリセルの各ソース電荷トラッピング領域と各ドレイン電荷トラッピング領域の電荷を順次にストアする。
【００３０】
本発明をより理解する目的のために、他のあるいは更なる態様に従って、添付の図面を参照しながら以下の明細書を記載する。本発明の趣旨の範囲は添付の請求項に記載されている。
【発明を実施するための最良の形態】
【００３１】
本発明が図面を参照しながら、詳細に記載される。図面において、参照符号は本文中参照要素を示す。更に、概略図は、簡明をきたすため、実際のスケールに従っているわけではなく、幾つかのフィーチャのスケールとサイズは、実際より大きく描かれている。
【００３２】
図２は、非揮発性電荷トラッピング誘電フラッシュメモリセルシステム３０の例示的な実施形態をブロック図形式で示す。システム３０は、結晶半導体基板上に形成された、非揮発性電荷トラッピングメモリセル４８とアレイコントロール回路６２を含む。
【００３３】
非揮発性電荷トラッピング誘電フラッシュメモリセル４８は、縦型コラム４５ａ〜４５ｈとそれらと直交する水平方向のロウ４３ａ〜４３ｈで配列されたメモリセル４８によってマトリックス形状に配列される。コラム４５内の各メモリセル４８ｈは、同じコラム４５内の他のメモリセル４８と、同じチャネル領域及び２ビット線拡散部４９を共有する。２ビット線４９は、チャネル領域５０に隣接し、チャネル領域５０と接合を形成する（図３参照）。ロウ４３における各メモリセル４８は、同じロウ４３における他のメモリセル４８と同じ半導体ワード線４７、あるいはゲートを共有する。
【００３４】
図３は、共通ワード線４７を共有する非揮発性メモリセル４８のシングルロウ４３の断面図を表す。図２に関連して図３を参照すると、ポリシリコンワード線４７がロウ４３内の各メモリセル４８にコントロールゲート６０を形成するように構成されることが理解される。各ビット線拡散部４９がビット線拡散部４９が配置される間に２つのチャネル領域５０と反対の半導体導電性を形成するように、各ビット線拡散部４９が構成される。各ビット線拡散部４９は、ビット線拡散部４９に隣接する２つのチャネル領域５０によって定義される２つのコラム４５の各セルのソース領域及び／ドレイン領域を形成する。例えば、ビット線拡散部４９ｃは、コラム４５ｂに対応するチャネル領域５０ｂ、コラム４５ｃに対応するチャネル領域５０ｃを形成する。例示的な実施形態では、各メモリセル４８はｎ型ＭＯＳデバイスである。そのような場合、各チャネル領域５０は、ボロンのような正孔ドナー不純物でわずかに注入された結晶シリコンのようなｐ型半導体であり、各ビット線拡散部４９は、ヒ素のような電子ドナー不純物で注入された結晶シリコンのようなｎ型半導体である。各メモリセル４８に関して、チャネル領域５０上に、二酸化シリコンを含み得る第１絶縁バリア層あるいはトンネル層がある。トンネル層５４の厚みは、約５０Å（オングストローム）〜約１５０Åの範囲であり得る。より薄いブラケットを備える一実施形態では、厚み約６０Å〜約９０Åの範囲、更に比較的薄い厚み約７０Å〜約８０Åの範囲であるトンネル層を含む。
【００３５】
プログラムされていない状態を表す中性電荷あるいはプログラムされた状態を表す負の電荷をストアするために各々ソース電荷トラッピング領域あるいはソースビット６２、ドレイン電荷トラッピング領域あるいはドレインビット６４電荷トラッピング層５６の双方を含む電荷トラッピング層５６がトンネル層上にある。電荷トラッピング層５６は、適切な電荷トラッピング特性を有する窒化化合物を含み得、膜厚２０Å〜１００Åの範囲を有し得る。例示的な実施形態において、窒化化合物は、Ｓｉ２Ｎ４、Ｓｉ３Ｎ４、及びＳｉＯｘＮ４で構成されるグループから選択され得る。
【００３６】
電荷トラッピング層５６上には表面誘電層５８がある。表面誘電層５８は、二酸化シリコンあるいは二酸化シリコンの誘電率より比較的大きな誘電率を有する材料（例、高誘電率(high K)材料）であり得る。好適な実施形態へは、高誘電率材料はＡｌ２Ｏ３、ＨｆＳｉｘＯｙ、ＨｆＯ２、ＺｒＯ２及びＺｒＳｉｘＯｙ及び同様の高誘電率を有する他の材料で構成されている材料のグループから選択されてよい。表面誘電層５８が二酸化シリコンであれば、層５８は６０Å〜１００Å程度の範囲の膜厚を有し得る。他の例として、表面誘電層５８が高誘電率であれば、電気的膜厚は６０Å〜１００Å程度の範囲で、一方、物理的膜厚は約７０Å〜１３０Åの範囲内とすることができる。比較的薄いブラケットを備える実施形態は、約８０Å〜約１２０Åの範囲内の膜厚を備える表面誘電層５８を含み、更に比較的薄い表面誘電層５８は約９０Å〜約１００Åの膜厚を備える。
【００３７】
表面誘電層５８は、ロウ４３内の各メモリセル４８上にゲート６０を形成するワード線４７である。例示的な実施形態では、ゲート６０は、４０００Å程度の膜厚を備えるポリシリコンを含み得る。ワード線４７はワード線コントロール回路４６に結合される。
【００３８】
図２に戻って参照すると、アレイコントロール回路６２は、ワード線コントロール回路４６、ビット線コントロール回路４４、電流センサ回路６６，不活性セルプログラミングパターンジェネレータ回路３２、セルプログラムコントロール回路３４、セル読み出しコントロール回路３６、アレイ消去コントロール回路３８、分圧器回路６４を含み、正のオペレーション電源（Ｖｃ）７０に結合、負のオペレーション電源（−Ｖｃ）７１に結合、及び接地６８に結合することを含む。
【００３９】
上述したようにアレイ内のある種のコラムは、不適切なデータ保持あるいは不適切なオペレーションに起因して不活性であり得る。また、上述したように不活性コラム内のセルの連続した消去は、不活性セルと同じワード線を共有する活性コラムにおいて活性セルを選択的に読み出すためにセルのゲートが高バイアスされた場合、２ビット線間の過消去及び電流リークにつながる可能性がある。
【００４０】
［例示的な不活性メモリセルプログラミングパターンの開示］
不活性セルプログラミングパターンジェネレータ３２が、過消去を回避するために不活性コラムのメモリセル４８（あるいはメモリセル４８がシングルビットメモリセルであれば、シングル電荷トラッピング領域）の各ソーストラッピング領域６２と各ドレイン電荷トラッピング領域６４を定期的にプログラミングする（例、電荷をストアする）目的でプログラムコントロール回路３４によって利用され得る不活性メモリセルプログラミングパターンを生成する。
【００４１】
簡素化された実施形態では、不活性メモリセルプログラミングパターンは、活性コラムと隣接する（不活性コラムブロックの）少なくとも２不活性コラムにおいて各セルの各ソース電荷トラッピング領域６２及び各ドレイン電荷トラッピング領域６４を単に識別する。例えば、コラム４５ｃ、４５ｄ、４５ｅ、及び４５ｆが不活性コラムであれば、不活性コラム４５ｃと４５ｆの各々が、活性コラム４５ｂと４５ｇに隣接する。そのような場合、コラム４５ｃは、第１不活性コラム４５ｃと呼ばれ得る。コラム４５ｆは、第２不活性コラム４５ｆと呼ばれ得、及びコラム４５ｄと４５ｅは、センター不活性コラム４５ｄ、４５ｅと呼ばれ得る。
【００４２】
図５ａの表は、不活性メモリセルコラムに関する単に不活性メモリセルプログラミングパターンを表す。図２と図３に関連して図５ａを参照すると、例示的な不活性メモリコラムは、コラム４５ｃ〜４５ｆを含む。コラム４５ｃは、活性コラム４５ｂに隣接する第１不活性コラムであり、４５ｆは、活性コラム４５ｇに隣接する第２不活性コラムであり、コラム４５ｄと４５ｅは、センター不活性コラムである。
【００４３】
第１不活性コラム４５ｃにおける各セル４８ａ〜４８ｎと、第２不活性コラム４５ｆにおける各セル４８ａ〜４８ｎは、（ソース電荷トラッピング領域６２を表す）サブコラム６２及び（ドレイン電荷トラッピング領域６４）サブコラム６４の各々において“ｐ”によって示される不活性メモリセルプログラミングパターン１０１に含まれる。そのような不活性メモリセルプログラミングパターン１０１が、そのような不活性セルの空乏及び電流リークを回避するように消去サイクルを実行する前に第１及び第２不活性コラム４５ｃ及び４５ｆ内の各メモリセル４８をプログラムするように利用される。
【００４４】
第１サブ実施形態１００、センター不活性コラム４５ｄ、４５ｅ内のセル４８は、パターン１０１に含まれないので、消去サイクルの前にプログラムされない。
【００４５】
第２サブ実施形態１０２、センター不活性コラム４５ｄ、４５ｅ内に各セル４８ａ〜４８ｎが、パターン１０１に含まれ、従って、消去サイクル前にプログラムされる。センター不活性コラム４５ｄ、４５ｅは、全てのパターンにプログラムあるいは前処理され得ることも理解されなければならない。センター不活性コラム４５ｄ、４５ｅのプログラミングと消去が活性コラム、第１及び第２活性コラム４５ｅ、４５ｆプログラム及び消去サイクルから独立するようにセンター不活性コラム４５ｄ、４５ｅが活性コラムと第１及び第２コラム４５ｃ及び４５ｆから論理的に絶縁され得ることが理解されなければならない。より具体的には、センター不活性コラム４５ｄ、４５ｅに関する論理アクセスパスは、活性コラム、第１及び第２不活性コラム４５ｃ、４５ｆに関する論理アクセスパスから離され得る。
【００４６】
図５ｂが不活性メモリセルプログラミングパターン１０１’の他の実施形態を表す。プログラミングパターン１０１’は、パターン１０１’内に含まれる活性コラムに直接隣接するので、消去サイクル前にプログラムされるソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４のみを除く、図５ａに関連して論じられるパターン１０１と同様である。
【００４７】
例えば、第１不活性コラム４５ｃのソース電荷トラッピング領域６２は、活性コラム４５ｂに隣接する。従って、第１不活性コラム４５ｃのソース電荷トラッピング領域６２は、ドレイン電荷トラッピング領域６４がパターン１０１’内に含まれない一方で、そのようなコラムにおいて“ｐ”で表されるパターン１０１’内に含まれる。
【００４８】
同様に、第２不活性コラム４５ｆのドレイン電荷トラッピング領域６４は、活性コラム４５ｇに隣接する。従って、ソース電荷トラッピング領域６２がパターン１０１’内に含まれない一方で、第２不活性コラム４５のドレイン電荷トラッピング領域６４は、パターン１０１’内に含まれる。
［他の不活性メモリセルプログラミングパターンの開示］
【００４９】
本発明を好適に実施するシステムは、上述したように、活性コラムに隣接する不活性コラム内の全てのセルをプログラミングし、活性コラム内のセルの読み出し中に不活性コラム内のどのセルでも電流リークが回避されるようにする。しかし、不活性コラム内の各不活性セルが２消去サイクル毎あるいは３消去サイクル毎にプログラムされるように、不活性コラム内のセルのプログラミングサイクルを構成するという、最適化度が低い方法でも、本発明において求める結果が得られることも考えられる。従って、図６ａと図６ｂの不活性メモリセルプログラミングパターンは、最適なプログラミングパターンではないというおそれもあるが、本発明の範囲内であると考えられる。
【００５０】
図６ａの表は、不活性メモリセルプログラミングパターン１０３の他の実施形態を表す。プログラミングパターン１０３は、第１プログラミングパターン、あるいは第１サイクル１０３ａ、及び第２プログラミングパターン、あるいは第２サイクル１０３ｂを含む。不活性メモリセルのプログラミングは、パターン１０３ａとパターン１０３ｂが交互に実行される。
【００５１】
第１不活性コラム４５ｃ及び第２不活性コラム４５ｆの双方の各メモリセル４８ａ〜４８ｎの各ソース電荷トラッピング領域６２は、第１サイクル１０３ａに含まれる。第１不活性コラム４５ｃ及び第２不活性コラム４５ｆの双方の各メモリセル４８ａ〜４８ｎの各ドレイン電荷トラッピング領域は、第２サイクル１０３ｂに含まれる。２つの同様のサイクルパターンは、センター不活性コラム４５ｄ、４５ｅに含まれる。
【００５２】
不活性メモリセルプログラミングパターン１０４は、第２の他の及び更なる複雑な実施形態は図６ｂに示される。プログラミングパターン１０４は、３つの連続するプログラミングパターン、あるいはサイクル１０４ａ、１０４ｂ、及び１０４ｃを含む。これらにおいては、各不活性コラムにおけるセル４８ａ〜４８ｎの３分の１のみが各消去サイクル間にプログラムされる一方で、各不活性コラムにおける全てのセル４８ａ〜４８ｎが、連続する３回の消去サイクルが行われる前にプログラムサイクルを通過するようにされている。より特定的には、第１不活性コラム４５ｃにおける各セル４８ａ〜４８ｎは、３つのセルグループ１０４ａ、１０４ｂ、及び１０４ｃのうちの１つのセルのみにおいて、プログラミングのために識別される。連続する消去サイクル間で、１つのセルグループ（交互に選択される）のみが、プログラムされる。同じシステムが第２不活性コラム４５ｆに使用されてよいし、センター不活性コラム４５ｄ、４５ｅに使用されてよい。
【００５３】
そのような他の実施形態では、センター不活性コラムはいずれのパターンでプログラムあるいは前処理されてよいし、センター不活性コラムのプログラミング及び消去が活性コラム、第１及び第２不活性コラムのプログラム及び消去サイクルから独立するように、センター不活性コラムが別々の論理アクセスパスを介して活性コラムと第１及び第２不活性コラムから論理的に別個のものとされてもよい。
【００５４】
図２及び図３に戻ると、ワード線コントロール回路４６は、プログラムコントロール回路３４、読み出しコントロール回路３６、及び消去コントロール回路３８によって与えられた信号に従って分圧器６４によって印加される電圧（あるいは接地６８）に各ワード線４７ａ〜４７ｈを選択的に結合する。これらの信号は、それぞれ、選択的プログラミング、選択的読み出し、アレイ４０内のメモリセル４８のバルク消去を与える。
【００５５】
ビット線コントロール回路４４は、プログラムコントロール回路３４、読み出しコントロール回路３６、及び消去コントロール回路３８によって与えられた信号に従って分圧器によって印加される電圧６４あるいは電流センサ回路６６に各ビット線拡散部４９ａ〜４９ｈを選択的に結合する。また、この信号は、それぞれ、選択的プログラミング、選択的読み出し、アレイ４０内のメモリセル４８のバルク消去を与える。
【００５６】
電流センサ６６は、ビット線コントロール回路４４によって電流センサ６６に結合される選択されたビット線を介して電流を感知するために知られている回路を利用してよい。感知された電流は、以下に更なる詳細が記載されるように選択された電荷トラッピング領域を読み出すためにアレイコントロール回路６２によって印加可能な電位が使用可能なワード線４７とビット線４９に結合されるとき、ソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４のうちの選択された領域のプログラムされた状態を表す。
【００５７】
図２と図３に関連して図４を参照すると、アレイコントロール回路６２は３つの状態で動作する。これら３つの状態とは、電荷がメモリセル４８の選択された１セルのソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４に選択的にストアされるプログラム状態７６と、メモリセル４８の選択された１セルのソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６２から、ストアされた電荷が検出されて、そのような電荷トラッピング領域に元々ストアされたデータが再生される読み出し状態７８と、１あるいはそれ以上のメモリセル４８の電荷トラッピング領域６２及び６４にストアされた電荷が、プログラム状態７６に再プログラミングする前に除去される消去状態７８と、の間でオペレートすることが示される。
【００５８】
プログラム状態７６である場合、プログラムコントロール回路４５がワード線コントロール回路４６及びビット線コントロール回路４４のオペレーションをコントロールする。このコントロールでは、アレイ４０にストアされたデータに従って少なくとも１つの活性コラム４８内の各メモリセル４８を選択的にプログラムし、不活性メモリセルプログラミングパターン回路３２によって与えられた不活性メモリセルプログラミングパターンに従った少なくとも１つの不活性コラム内の各メモリセル４８を選択的にプログラムするように、選択された電圧が各ワード線４７及び各ビット線４９に結合される。
【００５９】
プログラムされるように選択されたメモリセル４８内で、熱い電子注入技術を使用して電子をソース電荷トラッピング領域６２に注入することによってソーストラッピング領域６２がプログラムされる。より詳細には、プログラムコントロール回路４５がビット線４９及びワード線４７を（分圧器６４によって印加される）様々な電位に結合し、コントロールゲートに高電圧を印加する一方でソースからドレインへの高バイアス電圧を印加するためにアレイコントロール回路６２を与える。例えば、セル４８ｂを参照すると、これは、セル４８ｂのドレイン領域を表すビット線４９ｃを接地に結合し、セル４８ｂのソース領域を表すビット線４９ｂを大体５ボルト（Ｖ）に結合するビット線コントロール回路４４によって実現され得る。同時に、ワード線コントロール回路４６は、選択されたメモリセル４８ｂと同じコラムを共有する選択されていないメモリセル中のつきぬけ電流リークを回避するために選択されていないワード線（例、選択されたワード線以外のワード線）を接地あるいは小さな負の電圧に接続する一方で、セル４８ｂのコントロールゲート６０を表す選択されたワード線４７を大体１０Ｖに接続する。コントロールゲート６０は、チャネル領域５０ｂを反転させ、その一方でソースからドレインへの高バイアスが、ドレイン領域４９ｃから電子をソース領域４９ｂへと、チャネル領域５０ｂ内に引き込み、加速する。
【００６０】
電子の４．５ｅＶ〜５ｅＶという運動エネルギー量のゲインは、領域５０ｂ／トンネル層５４ｂインターフェースにおける３．１ｅＶ〜３．５ｅＶのエネルギー障壁を超えるのに十二分なものであり、電子がソース領域４９ｂ方向に加速される一方で、コントロールゲート６０ｂに印加された高電圧によって生じた電界が電子をソース電荷トラッピング領域６２ｂの方向へと電子の方向を変える。インターフェースからソース電荷トラッピング領域６２ｂへと移動するこれらの電子は、後の読み出し用に、電荷トラッピング層５６ｂ内にトラッピングされたままの状態となる。
【００６１】
同様に、ドレイン電荷トラッピング領域６４は、熱い電子注入技術を用いて電子をドレイン電荷トラッピング領域６４に注入することによってプログラムされる。より特定的に、アレイコントロール回路６２は、コントロールゲート６０に高電圧を印加する一方で、ドレインからソースへの高バイアス電圧を印加するようにビット線４９とワード線４７を様々な電位に接続する。例えば、セル４８ｂに関して、これはセル４８ｂのソース領域を表すビット線４９ｂを接地電位に接続し、セル４８ｂのドレイン領域を表すビット線４９ｃを大体５Ｖに接続するビット線コントロール回路４４によって実現される。同様に、ワード線コントロール回路４６が、選択されていないワード線を接地電位あるいは小さな負の電圧の何れかに接続する一方で、コントロールゲート６０を表す選択されたワード線４７を大体１０Ｖに接続する。再度、コントロールゲート６０に印加された電圧が、ドレインからソースへの高バイアス電圧がソース領域４９ｂからドレイン領域４９ｃ方向に向けてチャネル領域５０ｂ内に電子を引き込み、加速する一方で、チャネル領域５０ｂを反転する。
【００６２】
再度、電子の４．５ｅＶ〜５ｅＶ増えた運動エネルギー量は領域５２ｂ／トンネル層５４ｂインターフェースにおける３．１ｅＶ〜３．５ｅＶのエネルギー障壁を超えるのに十二分なものであり、電子がドレイン領域５２ｃ方向に加速される一方で、コントロールゲート６０ｂに印加された高電圧によって生じた電界が電子をドレイン電荷トラッピング領域６４ｂの方向に電子を再度指示する。
【００６３】
消去状態７４の場合、選択された電圧がアレイ４０内の各メモリセル４８を消去するよう各ワード線４７と各ビット線４９に結合されるように、消去コントロール回路４８がワード線コントロール回路４６及びビット線コントロール回路４４のオペレーションをコントロールする。ビット線４９（及びワード線４７）を使用可能電位に接続するようにビット線コントロール回路４４（及びワード線コントロール回路４６）に消去コントロール回路４８を設けても良い。これは、多数のセルのソース電荷トラッピング領域６２及びドレイン電荷トラッピング領域６４が熱い電子注入技術を用いるかあるいは電子を電荷トラッピング層５６からゲート６０あるいは基板４２までトンネリングすることの何れかによって消去されるようにするためである。いずれの技術も、当技術分野で公知である。
【００６４】
読み出し状態７８の場合、読み出しコントロール回路３６は、少なくとも１つの活性各メモリセル４８の各ソース電荷トラッピング領域６２及び各ドレイン電荷トラッピング領域６４を選択的に読み出すために各ソース電荷トラッピング領域６２と各ドレイン電荷トラッピング選択性を有する電圧が各ワード線と各ビット線に接続されるように、ワード線コントロール回路４６とビット線コントロール回路４４のオペレーションをコントロールする。
【００６５】
ソース電荷トラッピング領域６２あるいはドレイン電荷トラッピング領域６４内にトラップされた電子の存在は、そのような電荷トラッピング領域下部のチャネル領域５０内における空乏に効果を奏することが認識されよう。そのような場合、ソース電荷トラッピング領域６２あるいはドレイントラッピング領域６４の何れかにおけるトラップされた電子の存在が、コントロールゲート６０、ソース領域として機能するビット線拡散部４９、及びドレイン領域として機能するビット線拡散部４９によって特徴付けられる電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の閾電圧に対して影響を与え得る。従って、デュアルビットメモリセル４８の各ビットが“読み出し；read”され得るか、あるいはより詳細には、ソース電荷トラッピング領域６２及びドレイン電荷トラッピング領域６４内にストアされた電子の存在が、ＦＥＴのオペレーションによって検出され得る。
【００６６】
特に、ソース領域として機能するビット線が接地される一方で、ソース電荷トラッピング領域６２にストアされた電子の存在は、正の電圧をコントロールゲート６０に、及び比較的小さい正の電圧をドレイン領域として機能するビット線に印加することによって検出され得る。その後電流がドレイン領域として機能するビット線において測定される。測定用の適切な電圧と閾電圧を想定することで（及び選択されたセル４８として同じロウ内の隣接するメモリセル４８から電流リークがないと想定することで）、ソース電荷トラッピング領域６２内にトラップされた電子があれば、何れの電流（あるいは少なくとも閾値を超える電流）もドレイン領域を含むビット線において測定されない。同様に、ドレイン電荷トラッピング領域６４内にストアされた電子の存在が同様の方法によって検出されてよいし、単にソース領域として機能するビット線とドレイン領域として機能するビット線を反転する。
【００６７】
不活性コラム４５に隣接し、選択されたセルに隣接する複数メモリセル４８からの電流リークが精密な読み出しに悪い影響を及ぼし得ることを認識して、本発明の教示は、過消去に起因するリークが不活性コラムにおけるそのようなメモリセルに影響しないように確保する。
【００６８】
本発明はある種の好適な実施形態に関して示され、記載されたが、当業者であれば、本明細書を読み、理解した後、均等物及び修正が実行されることが明りょうであろう。例えば、アレイのセルは、シリコン基板上に形成された実質的に平坦な構造として示されるが、本発明の教示が平坦な、あるいはフィン形式の双方に利用され得るし、他の電荷トラッピング誘電フラッシュメモリセル構造が適切な半導体基板上に形成され得ることが理解されなければならない。この半導体基板は例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator）半導体基板、シリコンオンサファイア（ＳＯＳ：Silcon On Sappire）半導体基板、及び当技術分野で知られる他の材料で形成された半導体基板を含む。本発明はそのような全ての均等物及び修正を含み、添付の請求項の趣旨の範囲によってのみ限定される。
【図面の簡単な説明】
【００６９】
【図１】従来技術において知られる電荷トラッピング誘電メモリフラッシュの概略的な断面図。
【図２】本発明の一実施形態に従った電荷トラッピング誘電メモリフラッシュの概略的なブロック図。
【図３】図２に示された電荷トラッピング誘電メモリフラッシュの概略的な断面図。
【図４】アレイコントロール回路の例示的なオペレーションを表すマシンプログラムの状態ダイアグラム。
【図５ａ】本発明に従った第１例示的な不活性メモリセルプログラミングパターンを表すテーブル。
【図５ｂ】本発明に従った第２例示的な不活性メモリセルプログラミングパターンを表すテーブル。
【図６ａ】本発明に従った第１他の不活性メモリセルプログラミングパターンを表すテーブル。
【図６ｂ】本発明に従った第２他の不活性メモリセルプログラミングパターンを表すテーブル。
【特許請求の範囲】
【請求項１】
非揮発性メモリセルのアレイにデータパターンをストアし、及び再生するための方法であって、前記アレイは、メモリセルの第１不活性コラムに近接するとともにビット線を共有するメモリセルの第１活性コラムを含むものであり、
前記第１活性コラム内の前記メモリセルのうち選択された複数メモリセルに電荷をストアし、前記選択された複数のメモリセルは、前記入力データパターン部分を表し、
不活性メモリセルプログラミングパターンを決定し、前記不活性メモリセルプログラミングパターンは、前記第１不活性コラムにおいて選択された複数のメモリセルを識別するためのものであり、この第１不活性コラムには、過消去を回避するために、当該第１不活性コラムメモリセルに電荷が定期的にストアされるものであり、
前記第１不活性コラム内の前記選択された複数のメモリセルに電荷をストアし、
前記第１活性コラム内の各メモリセルを読み出すことによって、前記入力データパターンの前記部分を再生し、
メモリセルの前記活性コラム及び前記不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去する電圧電位に結合する、
方法。
【請求項２】
前記不活性メモリセルプログラミングパターンは、前記第１不活性コラム内の前記メモリセルの全てに電荷をストアするパターンである、
請求項１記載の方法。
【請求項３】
前記不活性メモリセルプログラミングパターンは、前記複数の不活性プログラミングパターンから順次選択されるパターンであり、前記複数の不活性プログラミングパターンでは、所定数のシーケンシャルな消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項１記載の方法。
【請求項４】
前記第１不活性コラムは、不活性コラムの連続したブロック内にあり、前記連続するブロックは、更に、メモリセルの第２活性コラムに隣接するとともにビット線を共有するメモリセルの第２活性コラムを含み、前記第１不活性コラム及び前記第２不活性コラム間にメモリセルの少なくとも１つの追加した不活性コラムを含み、
前記不活性メモリセルプログラミングパターンは、過消去を回避するために、第２不活性コラムの前記メモリセルに電荷を定期的にストアするために電荷がストアされる前記第２不活性コラムにおいて選択された複数のメモリセルを更に識別し、更に、
前記第２活性コラム内の選択された複数の前記メモリセルに電荷をストアし、前記選択された複数のメモリセルは、前記入力データパターンの第２部分を表すものであり、
前記第２不活性コラムの前記選択された前記複数のメモリセルに電荷をストアし、
前記第２活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記第２部分を再生し、
前記第１活性コラム及び前記第１不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去する電圧電位に結合する前記ステップは、前記第２活性コラム、前記第２不活性コラム、及び少なくとも１つの追加したコラムにおける全てのメモリセルを、同時に電圧電位に更に結合する、
請求項１記載の方法。
【請求項５】
前記不活性プログラミングパターンでは、前記第１不活性コラムと第２不活性コラム内の全てのメモリセルに電荷をストアするパターンである、
請求項４記載の方法。
【請求項６】
前記不活性プログラミングパターンでは、少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷を更にストアする、
請求項５記載の方法。
【請求項７】
少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷をストアする前記ステップは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルに電荷をストアする前記ステップから独立している、
請求項６記載の方法。
【請求項８】
前記不活性プログラミングパターンは、複数の不活性プログラミングパターンから順次選択されるパターンであり、前記複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム及び前記第２不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項４記載の方法。
【請求項９】
前記不活性プログラミングパターンは、少なくとも１つの追加した不活性コラム内の前記セルの少なくとも一部に電荷を更にストアする、
請求項８記載の方法。
【請求項１０】
データパターンをストアし、前記データパターンを再生する非揮発性メモリセルのアレイであって、前記アレイは、
半導体基板を有し、
前記基板内で複数の並列で離間されたビットライン拡散部を有し、この拡散部は、前記ビットライン間に離間された複数の垂直チャネル領域が形成されるものであり、
前記基板上に配置され、絶縁膜、電荷ストレージ領域、第２絶縁膜によって前記基板から分離され、並列して互いに離間された複数の半導体ワード線を有し、これらのワード線は、前記ビットライン拡散部に垂直で、ワード線とチャネル領域との各交点においてメモリセルを形成するものであり、
不活性メモリセルプログラミングパターンを判断する手段を有し、前記不活性メモリセルプログラミングパターンは、第１不活性コラム内の選択された複数のメモリセルを識別するものであり、前記複数のメモリセルは、前記複数のワード線の各々と交差する前記複数の縦型チャネル領域の第１のシングル領域によって形成されるメモリセルを含むもので、過消去を回避するために、第１不活性コラムの前記メモリセルに電荷を定期的にストアするために電荷がストアされるものであり、
各ビット線拡散部に結合され、各ワード線に結合されたアレイコントロール回路を有し、このアレイコントロール回路は、各ビット線拡散部及び各ワード線をプログラミング電位に結合するためのプログラミング回路を有し、
このプログラミング回路は、前記複数のワード線の各々と交差して前記第１シングル領域に隣接する、前記複数の縦型チャネル領域の第２シングル領域によって形成される前記複数メモリセルを含む第１活性コラム内の選択された複数の前記メモリセルに電荷をストアして、前記選択された複数のメモリセルが前記データパターンの一部を表すようにするため、及び、前記プログラミング回路は、第１不活性コラム内の前記選択された複数の前記メモリセルに電荷をストアするために前記結合を行うものであり、
前記第１活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記部分を再生するように、各ビット線拡散及び各ワード線をプログラミング電位に結合するための読み出し回路を有し、
メモリセルの前記活性コラム及びメモリセルの前記不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去するための消去電圧電位に結合するための消去回路を含む、
アレイ。
【請求項１１】
前記不活性メモリセルプログラミングパターンは、前記第１不活性コラム内の前記メモリセルに全ての電荷をストアするパターンである、
請求項１０記載のアレイ。
【請求項１２】
前記不活性メモリセルプログラミングパターンは、複数の不活性プログラミングパターンから順次に選択されたパターンであり、前記複数の不活性プログラミングパターンは、連続する消去サイクルの所定の番号を実行する前に少なくとも一度、前記不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項１０記載のアレイ。
【請求項１３】
前記不活性コラムは、不活性コラムの連続するブロック内に存在し、前記連続するブロックは、メモリセルの第２活性コラムに隣接するメモリセルの第２不活性コラム、且つ、前記第１不活性コラム及び前記第２不活性コラム間にメモリセルの少なくとも１つの追加した不活性コラムを更に含み、
前記不活性メモリセルプログラミングパターンは、過消去を回避するために第２不活性コラム内の前記メモリセルに電荷を定期的にストアする前記目的のために電荷がストアされる前記第２不活性コラム内の選択された複数の前記メモリセルを更に識別し、
前記プログラミング回路は、更に、前記第２活性コラム内の選択された複数の前記メモリセル内に電荷をストアし、前記選択された複数のメモリセルは前記データパターンの第２部分を表すものであり、また、前記プログラミング回路は、前記第２不活性コラム内の前記選択された複数の前記メモリセルに電荷をストアし、
前記読み出し回路は、前記第２活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記第２部分を更に再生し、かつ、
前記消去回路は、前記第２活性コラム、前記第２不活性コラム、及び前記少なくとも１つの追加コラム内の全てのメモリセルを前記消去電圧電位に結合する、
請求項１０記載のアレイ。
【請求項１４】
前記不活性プログラミングパターンは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルに電荷をストアするパターンである、
請求項１３記載のアレイ。
【請求項１５】
前記不活性プログラミングパターンは、前記少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷を更にストアする、
請求項１４記載のアレイ。
【請求項１６】
前記少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部への電荷のストアは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルへの電荷のストアとは独立している、
請求項１５記載のアレイ。
【請求項１７】
前記不活性のプログラミングパターンは、複数の不活性プログラミングパターンから順次に選択されるパターンであり、前記複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム及び前記第２不活性コラム内の各メモリセルに電荷を順次ストアする、
請求項１３記載のアレイ。
【請求項１８】
前記不活性プログラミングパターンでは、少なくとも１つの追加不活性コラム内の前記セルの少なくとも一部に電荷が更にストアされる、
請求項１７記載のアレイ。
【請求項１】
非揮発性メモリセルのアレイにデータパターンをストアし、及び再生するための方法であって、前記アレイは、メモリセルの第１不活性コラムに近接するとともにビット線を共有するメモリセルの第１活性コラムを含むものであり、
前記第１活性コラム内の前記メモリセルのうち選択された複数メモリセルに電荷をストアし、前記選択された複数のメモリセルは、前記入力データパターン部分を表し、
不活性メモリセルプログラミングパターンを決定し、前記不活性メモリセルプログラミングパターンは、前記第１不活性コラムにおいて選択された複数のメモリセルを識別するためのものであり、この第１不活性コラムには、過消去を回避するために、当該第１不活性コラムメモリセルに電荷が定期的にストアされるものであり、
前記第１不活性コラム内の前記選択された複数のメモリセルに電荷をストアし、
前記第１活性コラム内の各メモリセルを読み出すことによって、前記入力データパターンの前記部分を再生し、
メモリセルの前記活性コラム及び前記不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去する電圧電位に結合する、
方法。
【請求項２】
前記不活性メモリセルプログラミングパターンは、前記第１不活性コラム内の前記メモリセルの全てに電荷をストアするパターンである、
請求項１記載の方法。
【請求項３】
前記不活性メモリセルプログラミングパターンは、前記複数の不活性プログラミングパターンから順次選択されるパターンであり、前記複数の不活性プログラミングパターンでは、所定数のシーケンシャルな消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項１記載の方法。
【請求項４】
前記第１不活性コラムは、不活性コラムの連続したブロック内にあり、前記連続するブロックは、更に、メモリセルの第２活性コラムに隣接するとともにビット線を共有するメモリセルの第２活性コラムを含み、前記第１不活性コラム及び前記第２不活性コラム間にメモリセルの少なくとも１つの追加した不活性コラムを含み、
前記不活性メモリセルプログラミングパターンは、過消去を回避するために、第２不活性コラムの前記メモリセルに電荷を定期的にストアするために電荷がストアされる前記第２不活性コラムにおいて選択された複数のメモリセルを更に識別し、更に、
前記第２活性コラム内の選択された複数の前記メモリセルに電荷をストアし、前記選択された複数のメモリセルは、前記入力データパターンの第２部分を表すものであり、
前記第２不活性コラムの前記選択された前記複数のメモリセルに電荷をストアし、
前記第２活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記第２部分を再生し、
前記第１活性コラム及び前記第１不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去する電圧電位に結合する前記ステップは、前記第２活性コラム、前記第２不活性コラム、及び少なくとも１つの追加したコラムにおける全てのメモリセルを、同時に電圧電位に更に結合する、
請求項１記載の方法。
【請求項５】
前記不活性プログラミングパターンでは、前記第１不活性コラムと第２不活性コラム内の全てのメモリセルに電荷をストアするパターンである、
請求項４記載の方法。
【請求項６】
前記不活性プログラミングパターンでは、少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷を更にストアする、
請求項５記載の方法。
【請求項７】
少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷をストアする前記ステップは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルに電荷をストアする前記ステップから独立している、
請求項６記載の方法。
【請求項８】
前記不活性プログラミングパターンは、複数の不活性プログラミングパターンから順次選択されるパターンであり、前記複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム及び前記第２不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項４記載の方法。
【請求項９】
前記不活性プログラミングパターンは、少なくとも１つの追加した不活性コラム内の前記セルの少なくとも一部に電荷を更にストアする、
請求項８記載の方法。
【請求項１０】
データパターンをストアし、前記データパターンを再生する非揮発性メモリセルのアレイであって、前記アレイは、
半導体基板を有し、
前記基板内で複数の並列で離間されたビットライン拡散部を有し、この拡散部は、前記ビットライン間に離間された複数の垂直チャネル領域が形成されるものであり、
前記基板上に配置され、絶縁膜、電荷ストレージ領域、第２絶縁膜によって前記基板から分離され、並列して互いに離間された複数の半導体ワード線を有し、これらのワード線は、前記ビットライン拡散部に垂直で、ワード線とチャネル領域との各交点においてメモリセルを形成するものであり、
不活性メモリセルプログラミングパターンを判断する手段を有し、前記不活性メモリセルプログラミングパターンは、第１不活性コラム内の選択された複数のメモリセルを識別するものであり、前記複数のメモリセルは、前記複数のワード線の各々と交差する前記複数の縦型チャネル領域の第１のシングル領域によって形成されるメモリセルを含むもので、過消去を回避するために、第１不活性コラムの前記メモリセルに電荷を定期的にストアするために電荷がストアされるものであり、
各ビット線拡散部に結合され、各ワード線に結合されたアレイコントロール回路を有し、このアレイコントロール回路は、各ビット線拡散部及び各ワード線をプログラミング電位に結合するためのプログラミング回路を有し、
このプログラミング回路は、前記複数のワード線の各々と交差して前記第１シングル領域に隣接する、前記複数の縦型チャネル領域の第２シングル領域によって形成される前記複数メモリセルを含む第１活性コラム内の選択された複数の前記メモリセルに電荷をストアして、前記選択された複数のメモリセルが前記データパターンの一部を表すようにするため、及び、前記プログラミング回路は、第１不活性コラム内の前記選択された複数の前記メモリセルに電荷をストアするために前記結合を行うものであり、
前記第１活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記部分を再生するように、各ビット線拡散及び各ワード線をプログラミング電位に結合するための読み出し回路を有し、
メモリセルの前記活性コラム及びメモリセルの前記不活性コラムの双方の全てのメモリセルを、ストアされた電荷を除去するための消去電圧電位に結合するための消去回路を含む、
アレイ。
【請求項１１】
前記不活性メモリセルプログラミングパターンは、前記第１不活性コラム内の前記メモリセルに全ての電荷をストアするパターンである、
請求項１０記載のアレイ。
【請求項１２】
前記不活性メモリセルプログラミングパターンは、複数の不活性プログラミングパターンから順次に選択されたパターンであり、前記複数の不活性プログラミングパターンは、連続する消去サイクルの所定の番号を実行する前に少なくとも一度、前記不活性コラム内の各メモリセルに電荷を順次にストアする、
請求項１０記載のアレイ。
【請求項１３】
前記不活性コラムは、不活性コラムの連続するブロック内に存在し、前記連続するブロックは、メモリセルの第２活性コラムに隣接するメモリセルの第２不活性コラム、且つ、前記第１不活性コラム及び前記第２不活性コラム間にメモリセルの少なくとも１つの追加した不活性コラムを更に含み、
前記不活性メモリセルプログラミングパターンは、過消去を回避するために第２不活性コラム内の前記メモリセルに電荷を定期的にストアする前記目的のために電荷がストアされる前記第２不活性コラム内の選択された複数の前記メモリセルを更に識別し、
前記プログラミング回路は、更に、前記第２活性コラム内の選択された複数の前記メモリセル内に電荷をストアし、前記選択された複数のメモリセルは前記データパターンの第２部分を表すものであり、また、前記プログラミング回路は、前記第２不活性コラム内の前記選択された複数の前記メモリセルに電荷をストアし、
前記読み出し回路は、前記第２活性コラム内の各メモリセルを読み出すことによって前記入力データパターンの前記第２部分を更に再生し、かつ、
前記消去回路は、前記第２活性コラム、前記第２不活性コラム、及び前記少なくとも１つの追加コラム内の全てのメモリセルを前記消去電圧電位に結合する、
請求項１０記載のアレイ。
【請求項１４】
前記不活性プログラミングパターンは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルに電荷をストアするパターンである、
請求項１３記載のアレイ。
【請求項１５】
前記不活性プログラミングパターンは、前記少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部に電荷を更にストアする、
請求項１４記載のアレイ。
【請求項１６】
前記少なくとも１つの追加した不活性コラム内の前記メモリセルの少なくとも一部への電荷のストアは、前記第１不活性コラム及び前記第２不活性コラム内の全てのメモリセルへの電荷のストアとは独立している、
請求項１５記載のアレイ。
【請求項１７】
前記不活性のプログラミングパターンは、複数の不活性プログラミングパターンから順次に選択されるパターンであり、前記複数の不活性プログラミングパターンは、所定数の連続する消去サイクルを実行する前に少なくとも一度、前記第１不活性コラム及び前記第２不活性コラム内の各メモリセルに電荷を順次ストアする、
請求項１３記載のアレイ。
【請求項１８】
前記不活性プログラミングパターンでは、少なくとも１つの追加不活性コラム内の前記セルの少なくとも一部に電荷が更にストアされる、
請求項１７記載のアレイ。
【図１】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６ａ】
【図６ｂ】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６ａ】
【図６ｂ】
【公表番号】特表２００７−５０１４８９（Ｐ２００７−５０１４８９Ａ）
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願番号】特願２００６−５３６５１６（Ｐ２００６−５３６５１６）
【出願日】平成１６年１月８日（２００４．１．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０００４９５
【国際公開番号】ＷＯ２００４／０７０７２７
【国際公開日】平成１６年８月１９日（２００４．８．１９）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願日】平成１６年１月８日（２００４．１．８）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０００４９５
【国際公開番号】ＷＯ２００４／０７０７２７
【国際公開日】平成１６年８月１９日（２００４．８．１９）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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