【課題】近接セル間干渉の影響を低減した半導体記憶装置を提供する。
【解決手段】シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された浮遊ゲート６ａ層と、当該浮遊ゲート６ａ層上に第二の絶縁膜９を介して形成された制御ゲート１０ａ層とを備えることとし、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにする。このような構成とすることにより、浮遊ゲート６ａ層間の静電容量を低減させ、隣接セル間干渉の影響を低減することが可能となる。 （もっと読む）

【課題】 隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供すること
【解決手段】 スタックゲート型のＮＡＮＤ型フラッシュメモリが備えるメモリセルの浮遊ゲートをワード線方向に沿って分離した後に（ＳＴ．２）、シャロートレンチを形成して上記浮遊ゲートをビット線方向に沿って分離する（ＳＴ．３）。 （もっと読む）

【課題】フローティングゲート間の電気容量を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、直線状の第１のコントロールゲートと、第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、第１および第２のコントロールゲートと交差するアシストゲートと、それぞれが第１のコントロールゲートと半導体基板との間に配置されアシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、第２のコントロールゲートと半導体基板との間に配置された第３のフローティングゲートとを有している。第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。 （もっと読む）

【課題】メモリセルのしきい値電圧のばらつきを減少することができ、誤動作を防止することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供する。
【解決手段】３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、メモリセルに接続され、メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、メモリセルに接続され、メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、センスアンプ回路毎にそれぞれ配設されたラッチ回路とを備える。 （もっと読む）

【課題】コントロールゲートの抵抗上昇を抑制でき、かつメモリセルのしきい値電圧Ｖｔｈボケを抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】メモリセルＭＣは、フローティングゲート８と、ゲート間絶縁層１０と、コントロールゲート１１と、保護絶縁層２０とを有している。コントロールゲート１１は高融点金属シリサイド層１１ｂを有している。保護絶縁層２０は、少なくとも高融点金属シリサイド層１１ｂの壁面を覆うように形成されている。ゲート間絶縁層１０直下のフローティングゲート８の幅がゲート間絶縁層１０直上のコントロールゲート１１の幅よりも小さい。 （もっと読む）

【課題】配線間のカップリング容量に起因する誤動作を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の配線層Ｍ１と、第２の配線層Ｍ２とを備え、第１の配線層Ｍ１および第２の配線層Ｍ２の各々は、グローバルビット線ＧＢＬ＿ＥＶＥＮと、グローバルビット線ＧＢＬ＿ＥＶＥＮが活性化されていないときに活性化されるグローバルビット線ＧＢＬ＿ＯＤＤとを含み、第１の配線層Ｍ１および第２の配線層Ｍ２の各々においてグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤが交互に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２におけるグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤがほぼ平行に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２の積層方向において、第１の配線層Ｍ１および第２の配線層Ｍ２に異なるグローバルビット線ＧＢＬが配置される。 （もっと読む）

【課題】ＳＡＦＧ工程を適用したフラッシュメモリ素子でレジスタを形成するためのフラッシュメモリ素子のレジスタ形成方法を提供すること。
【解決手段】半導体基板内に素子分離膜を形成した後、前記素子分離膜の所定の領域をエッチングしてトレンチを形成する段階と、全体構造の上部に第１ポリシリコン膜を形成した後、前記素子分離膜の上部が露出するまで研磨する段階と、誘電体膜パターンを形成した後、第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜パターンの上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含む、フラッシュメモリ素子のレジスタ形成方法。 （もっと読む）

【課題】半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１を含む。トンネル絶縁膜３は、半導体基板上に設けられる。フローティングゲート電極１１は、トンネル絶縁膜上に設けられる。電極間絶縁膜１２は、フローティングゲート電極上に設けられる。コントロールゲート電極１３は、電極間絶縁膜上に設けられ、電極間絶縁膜上の第１部分と第１部分上に設けられ且つチャネル長方向に関し第１部分より大きな幅を有する第２部分とを含む。ソース／ドレイン拡散領域１５は、半導体基板の表面に形成され、フローティングゲート電極下方のチャネル領域を挟む。 （もっと読む）

【課題】 メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができる不揮発性半導体記憶装置およびその製造方法を提供すると共に、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる半導体装置を提供する。
【解決手段】 半導体基板１の主表面上に、第１絶縁膜１５を介して形成された第１フローティングゲートＦＧａと、第２フローティングゲートＦＧｂと、第１フローティングゲートＦＧａ上に形成された第１コントロールゲートＣＧ１と、第２フローティングゲートＦＧｂ上に形成された第２コントロールゲートＣＧ２と、第１コントロールゲートＣＧ１と、第２コントロールゲートＣＧ２とを覆うように形成された層間絶縁膜１７と、層間絶縁膜１７において、少なくとも、第１フローティングゲートＦＧａと第２フローティングゲートＦＧｂとの間に位置する部分に形成された空隙部ＧＡとを備える。 （もっと読む）

【課題】微細、高集積で、素子分離能力に優れ、寄生抵抗、容量の小さいたフラッシュメモリを提供する。
【解決手段】ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯＭが形成される。素子領域（活性層）は、格子パターンで、その間の溝は、絶縁材により埋め込まれる。ロウ方向の素子同士は、完全に絶縁材により分離される。メモリセルが形成されるシリコン薄膜は、微量のｎ型不純物を含み、真性半導体に近い。周辺回路や選択ゲートトランジスタが形成されるシリコン薄膜は、ｐ型である。メモリセル及び選択ゲートトランジスタの拡散層は、ｎ型である。ＮＡＮＤストリングを構成する各メモリセルのチャネルは、しきい値の異なる少なくとも２つの領域から構成される。 （もっと読む）

【課題】 補助ゲート電極構成を持つフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 半導体基板１の主面上にゲート絶縁膜２を介して形成された複数の補助ゲート電極ＡＧと、補助ゲート電極ＡＧの側壁に形成された側壁絶縁膜４により補助ゲート電極ＡＧとは電気的に絶縁された状態で形成され、ゲート絶縁膜２を介して形成された浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧを覆うように形成された層間絶縁膜５上に形成された複数の制御ゲート電極ＣＧとを有している。この層間絶縁膜５の表面形状が凹凸状である。 （もっと読む）

【課題】安定的な自己整列コンタクトを形成すると同時にプログラム動作の際にしきい値電圧干渉現象(Vt disturbance)を最小化しかつ動作速度を向上させることができる、フラッシュメモリ素子およびその製造方法を提供する。
【解決手段】半導体基板上に形成された多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインと、前記ワードラインの間、前記ワードラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の前記半導体基板上に形成された第１絶縁膜と、前記ソース選択ライン間の前記ソース選択ラインの側壁に形成され、第２絶縁膜からなるスペーサとを含み、前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とする。 （もっと読む）

【課題】 閾値変調が抑制された半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成されるコントロールゲート電極ＣＧとを備える。半導体基板１０における隣り合う複数のフローティングゲート電極ＦＧが設けられる部分の主表面の高さが互いに異なる。 （もっと読む）

【課題】 本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートを下部より上部が狭くなるように構成し、コントロールゲートとフローティングゲート間のオーバーラップ面積は維持させながらフローティングゲートの面積を減少させてプログラムスピード(program speed)の低下なしにセル間の干渉(interference)を減らすことを目的としている。
【解決手段】 フィールド領域及びアクティブ領域が定義された半導体基板と、前記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、前記アクティブ領域の半導体基板上のトンネル酸化膜と、前記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、前記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、前記層間誘電膜上に形成されるコントロールゲートとを含んで構成されるフラッシュメモリ素子であることを特徴とする。 （もっと読む）

【課題】チップ面積の低減および電気特性の改善の少なくとも一方を実現できるメモリ回路構造５０を提供する。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
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【課題】ＦＧ間の容量結合を効果的に抑制することが可能な半導体装置を提供する。
【解決手段】第１及び第２の下部ゲート絶縁膜２１と、第１及び第２のフローティングゲート２２ａと、第１及び第２の下部ゲート絶縁膜の側面及び第１及び第２のフローティングゲートの側面の一部を覆うように半導体基板１１の表面から突出した素子分離絶縁膜３１であって、上部に凹部が形成され、凹部の底は半導体基板の表面よりも下に位置し、第１及び第２のフローティングゲートの側面に接触する上端部の高さはそれぞれ第１及び第２のフローティングゲートの上面の高さより低く形成された素子分離絶縁膜と、上部ゲート絶縁膜２３と、上部ゲート絶縁膜を介して及び上部ゲート絶縁膜と素子分離絶縁膜を介して第１及び第２のフローティングゲートの上面及び側面全体と対向形成され凹部の底まで埋め込まれたコントロールゲート線２６とを備える。 （もっと読む）

【課題】タングステンハードマスク膜の酸化を防止することができるとともに、ビットラインキャパシタンスを減らしてビットラインスピードを向上させることができる、フラッシュメモリ素子の製造方法の提供。
【解決手段】所定の構造物が形成された半導体基板上にストップ窒化膜と酸化膜を形成する段階と、前記酸化膜とストップ窒化膜にトレンチを形成する段階と、前記トレンチの側面にＡＬＤ法によってバリア酸化膜を形成する段階と、前記トレンチ内にビットラインを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

【課題】 フラッシュメモリセルのカップリング比を高精度で検出する。
【解決手段】 ダミーメモリセルトランジスタ（ＭＣＴ）およびフローティングゲートとコントロールゲートが短絡された参照フローティングゲートトランジスタ（ＤＴ）のゲートを充放電して、直流電流をそれぞれ検出して、これらのトランジスタ（ＭＣＴ，ＤＴ）のゲート容量を算出する。この算出したゲート容量に基づいて、ゲートカップリング比αｃｇを算出する。 （もっと読む）

【課題】 誤動作耐性を向上させ、ひいては書き換え耐性を向上することのできる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明のフラッシュメモリは、主表面を有する半導体基板２と、ビット線ＢＬ₁と、半導体基板２の主表面上に形成された積層ゲート電極ＳＧ₁，ＳＧ₂と、積層ゲート電極ＳＧ₁と積層ゲート電極ＳＧ₂との間の半導体基板２の主表面に形成されたソース３ｂと、積層ゲート電極ＳＧ₁を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されたドレイン３ａと、積層ゲート電極ＳＧ₂を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されたドレイン３ｃとを備えている。ドレイン３ａとドレイン３ｃとが共に同一のビット線ＢＬ₁に電気的に接続されている。さらに、積層ゲート電極ＳＧ₁と積層ゲート電極ＳＧ₂との間に形成され、かつ一定電位に固定されたシールド導電層１を備えている。 （もっと読む）

【課題】読み出し動作信頼性及び動作速度を向上できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、前記層間絶縁膜中の複数のレベルに形成された金属配線とを具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。 （もっと読む）