【課題】動作信頼性を向上出来る半導体装置及び半導体記憶装置を提供すること。
【解決手段】メモリセルトランジスタＭＴと、ソースが前記メモリセルトランジスタＭＴのドレインに接続された選択トランジスタと、それらを被覆する層間絶縁膜５１と、層間絶縁膜５１よりも誘電率の高い材料を用いた絶縁膜７と、選択トランジスタのドレインに電気的に接続されたコンタクトプラグ３と、コンタクトプラグ３に接するビット線２とを具備した半導体記憶装置であって、ビット線２の底面の一部は、コンタクトプラグ３の上面よりも低く位置し、且つ絶縁膜７の表面と同じ高さに、または絶縁膜７の表面よりも高く位置し、底辺の一部はコンタクトプラグ３の側面に接する。 （もっと読む）

【課題】ＳＯＩ基板を利用せずに高集積化が可能であり、その構造を最適化して隣接セルの間でその干渉を最小化できる不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ボディ及びそのボディから上向きに突出した一対のフィンを備える半導体基板と、一対のフィンの間を埋め込む埋没絶縁層と、一対のフィンそれぞれの外側面上に形成され、一対のフィンの高さより高く形成された一対のフローティングゲート電極と、一対のフローティングゲート電極上の制御ゲート電極と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法に関するものであり、ワードライン間の干渉効果を改善し、ロバスト(robust)なハイスピード(high speed)素子を具現する。
【解決手段】オーバーハング形状を有する絶縁膜１１８を用いて後続のワードライン１１０ａ間の酸化膜１２０の内部にエアーギャップ(air-gap)１２２を形成する。コントロールゲート用タングステン膜(W)１１０ａの側壁にタングステン窒化膜(WN)１１４を形成し、後続のアニーリング工程時にタングステン膜１１０ａの異常酸化(abnormal oxidation)を防止しながらタングステン膜１１０ａの断面積を増加させる。 （もっと読む）

【課題】微細化されても、隣接するメモリセルのゲート電極によるディスターブを抑制することができる半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置は、第１の方向へ延伸する複数のゲート電極５０と、第１の方向に対して交差する第２の方向に延伸し、隣接するゲート電極に接続された補強絶縁膜９０と、隣接するゲート電極間に設けられ、内部に空洞を有する層間絶縁膜９５とを備えている。 （もっと読む）

【課題】本発明は、ＮＯＲフラッシュデバイス及びその製造方法を提供する。
【解決手段】バックエンドオブライン（ＢＥＯＬ）構造を有するＮＯＲフラッシュデバイスにおいて、ＢＥＯＬ構造は導電領域を有する基板と、基板上に形成された第１層間絶縁膜と、導電領域に形成される第１金属ラインと、該第１金属ラインと第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜を貫通する第１コンタクト及び第１コンタクトを通じて第１金属ラインと連結される第２金属ラインを具備して、第１コンタクト、第１及び第２金属ラインのうちで少なくとも一つは銅であり、第１及び第２層間絶縁膜のうちで少なくとも一つは、低誘電物質を含む。 （もっと読む）

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。 （もっと読む）

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。 （もっと読む）

【課題】素子特性の信頼性を向上できるようにする。
【解決手段】シリコン炭窒化膜１０がシリコン酸化膜９（９ａ、９ｂ）の上に形成されている。シリコン炭窒化膜１０は、その比誘電率が低いため、シリコン炭窒化膜１０が隣り合うゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９ｂの内側に形成されたとしても隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。 （もっと読む）

【課題】浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０^２０／cm^３以上かつ１０^２１／cm^３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。 （もっと読む）

【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置を提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に形成され、第１シリコン酸窒化層８ｂ、シリコン窒化層８ｂ、および第２シリコン酸窒化層８ｃの積層構造を有するシリコン酸窒化膜８と、シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜１０とを備えた第１絶縁膜６と、第１絶縁膜上に形成された電荷蓄積層１２と、電荷蓄積層上に形成された第２絶縁膜１４と、第２絶縁膜上に形成された制御ゲート１６と、を備えている。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】素子分離膜のEFH変化を抑えることで、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑えるのに有効なフラッシュメモリ素子の製造方法を提供する。
【解決手段】
半導体基板１００上の活性領域にトンネル絶縁膜１０２と電荷格納膜を形成し、その電荷格納膜の間の空間が満たされるように第１，第２の絶縁膜１０８，１１４上に第３の絶縁膜１１６を形成する。その第３の絶縁膜１１６の高さが低くなるようにエッチングを実施することで、素子分離膜のEFHの変化を抑えるように改善する。その結果、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑える。 （もっと読む）

【課題】 素子分離絶縁膜の上部に形成される凹部を容易且つ確実に形成し、フローティングゲートの容量結合を効果的に防止する。
【解決手段】 素子分離絶縁膜３０が、第１素子分離絶縁膜３１と第２素子分離絶縁膜３２の２つにより形成される。第１素子分離絶縁膜３１は、素子分離溝１３が平坦に埋まらず、窪み部３１ｖが形成されるような厚さで、減圧ＣＶＤ法によって全面堆積される。第２素子分離絶縁膜３２としてのポリシラザン膜が窪み部３１ｖを埋めるように全面塗布され、熱酸化により緻密化される。第１素子分離絶縁膜３１と第２素子分離絶縁膜３２は、ＣＭＰ法により平坦化された後、第２素子分離絶縁膜３２のエッチングレートの方が第１素子分離絶縁膜のそれよりも高いエッチング条件でエッチングされる。 （もっと読む）

【課題】半導体装置、特にフラッシュメモリ等の不揮発性半導体メモリの周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供する。
【解決手段】フラッシュメモリは、半導体基板１内に形成され、素子領域を区画する素子分離絶縁膜２と、素子分離領域２により分離された素子領域３にゲート酸化膜４、フローティングゲート（ＦＧ）として機能する第１のゲート電極５、第１の絶縁膜６上に、セルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する第２のゲート電極材７が形成されている。周辺回路部において、素子分離絶縁膜２上に第１の絶縁膜６を介して第２のゲート電極材からなる抵抗素子７ａとを備える。抵抗素子７ａ下の半導体基板１の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下である。 （もっと読む）

【課題】不揮発性メモリー構造及び該形成方法が提供される。
【解決手段】不揮発性メモリー構造は複数の電荷貯蔵のパターンを含む。隣り合う電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは隣り合う電荷貯蔵のパターンの間の直線的幾何距離Ｌｓより大きく形成される。 （もっと読む）

【課題】ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供すること。
【解決手段】フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程とを含む半導体素子の製造方法を提供する。 （もっと読む）

【課題】ＩＰＤリークの抑制によりメモリセルの微細化を実現する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１１と、半導体基板上１１の第１絶縁層１３と、第１絶縁層１３上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の第２絶縁層１５と、第２絶縁層１５上のコントロールゲート電極ＣＧとを備え、フローティングゲート電極ＦＧは、第１絶縁層１３に接触する第１金属層１４ａと、第２絶縁層１５に接触する第２金属層１４ｂと、第１及び第２金属層１４ａ，１４ｂの間の半導体層１４ｃとから構成される。 （もっと読む）

【課題】 ゲートパターン同士の間を低誘電体物質で充填し、隣り合うゲートパターン同士の間に発生する干渉現象を最小化することにより、セルの信頼度を高めるようにするフラッシュメモリ素子の製造方法の提供。
【解決手段】 半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

【課題】金属配線の速い電荷伝達を妨げる要因を除去し、また、金属配線の表面の損傷を防止し、半導体メモリ素子の高速動作を実現することができるＮＡＮＤフラッシュメモリ素子等の半導体メモリ素子の製造方法を提供する。
【解決手段】半導体メモリ素子の製造方法は、基板３０上にコンタクトプラグ４０、４２、４３、及びコンタクトプラグ４０、４２、４３を囲む第１の層間絶縁膜３９と第２の層間絶縁膜４１を形成するステップと、パターニングされたＴｉ／ＴｉＮ膜による拡散防止膜４６及びタングステン膜による金属配線４７を含み、コンタクトプラグ４０、４２、４３の上に重なる金属配線構造Ｍを形成するステップと、金属配線４７の表面を酸化させ、金属配線４７の表面に保護膜４９を形成するため、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水及びＨＦを混合して得られた洗浄ケミカルを利用するステップとを含む。 （もっと読む）