不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
【課題】浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０２０／cm３以上かつ１０２１／cm３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０２０／cm３以上かつ１０２１／cm３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。本発明は、特に、浮遊ゲート電極を有し、電気的にデータの書き換えが可能な不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、浮遊ゲート電極と制御ゲート電極とが積層構造になっており、かつ、電気的にデータの書き換えが可能なフラッシュメモリがある。
【０００３】
フラッシュメモリは、浮遊ゲート電極中に電子を注入／放出する事でメモリセルトランジスタの閾値を変化させて、書き込み／消去の状態を記憶するものである。上記浮遊ゲート電極は絶縁されているから、浮遊ゲート電極中に蓄積した電子は、その状態を保持することができ、情報が記憶されることになる。
【０００４】
フラッシュメモリには、NOR型、NAND型、DINOR型等の多数の種類がある。浮遊ゲート電極中の電荷量で閾値を制御する点は、いずれのフラッシュメモリでも基本的には同じである。
【０００５】
ここでは、従来技術としてNOR型のフラッシュメモリに関してメモリセルの構造および動作について説明する。
【０００６】
図１０は、従来のNOR型フラッシュメモリセルアレイを模式的に示す平面図である。図１０において、１０３は、ドレインコンタクト、１０４は、メモリセルを示している。
【０００７】
図１０に示すように、上記メモリセルアレイでは、活性領域が、ストライプ状に配列され、活性領域１０１上には、複数のメモリセルの制御ゲート電極１０２が、直行配列されている。上記活性領域１０１上の制御ゲート電極１０２下には、ビット毎に独立して浮遊ゲート電極が配置され、ソース／ドレインは、上記制御ゲート電極１０２に対して自己整合的に形成されている。
【０００８】
図１１Ａは、図１０のＡＡ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。また、図１１Ｂは、図１０のＢＢ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【０００９】
シリコン基板１０５上には、トレンチ１０８が形成され、トレンチ１０８に、酸化膜１０９を埋込形成することにより、活性領域１０１を適切に分離している。また、活性領域１０１上には、トンネル酸化膜１１０が形成され、トンネル酸化膜１１０の上を覆うように浮遊ゲート電極１１１が形成されている。浮遊ゲート電極１１１の上面、および、側面は、ONO膜１１２で覆われており、ONO層１１２の上に制御ゲート電極１０２が形成されている。
【００１０】
図１１Ｂに示すように、ソース１１４及びドレイン１１５は、制御ゲート電極１０２に対して自己整合的に形成されたN+拡散層からなっている。上記ソース１１４及びドレイン１１５は、ドレイン側に設けられたドレインコンタクト１０３を介してビット線に１１７接続されている一方、制御ゲート電極１０２は、ワード線に接続されている。
【００１１】
メモリセル１０４の読み出し（リード）は、例えば、ビット線１１７の電位を１V、制御ゲート電極１０２の電位を５V、および、ソース１１４の電位を０Vにすることで行う。また、メモリセル１０４への書き込みは、例えば、ビット線１１７の電位を４V、制御ゲート電極１０２の電位を９V、ソース１１４の電位を０Vにして、チャネルホットエレクトロン注入によって、電子を浮遊ゲート電極１１１に注入する事で行う。
【００１２】
また、メモリセル１０４に書き込まれた情報の消去は、例えば、シリコン基板１０５の電位を７V、制御ゲート電極１０２の電位を−８Vにすることで、浮遊ゲート電極１１１からシリコン基板１０５に向けて流れるＦＮ電流で、電子を放出して行われる。
【００１３】
図１２Ａは、書き込み／消去状態のメモリセルの閾値分布の一例を示す図である。
【００１４】
読み出し（リード）は、リファレンスセルと各メモリセル１０４の電流を比較して行う。消去状態のメモリセル１０４に流れる電流は、リファレンスセルよりも大きい一方、書き込み状態のメモリセル１０４に流れる電流は、リファレンスセルよりも小さい。このことを利用すれば、２つの状態を、識別することができる。
【００１５】
近年では、１つのメモリセルに多値のデータを格納する事で大容量化したメモリセルも開発されている。
【００１６】
図１２Ｂは、多値を記録できるフラッシュメモリの閾値分布の一例、正確には、４値を格納するメモリセルの閾値分布の一例を示す図である。
【００１７】
４値が書き込み可能なメモリセルの場合には、例えば、３つの異なる閾値レベルのリファレンスセルと、メモリセルの電流を比較する事で、４値を検出するようにする。この場合、各閾値とリファレンスセルの閾値の差は２値の場合に比較して小さくなる。
【００１８】
ところがメモリセルを微細化していくと隣接セルの閾値の影響を受けて閾値が変動するといった不具合が発生する。この現象は隣接セルの浮遊ゲート同士の容量結合により生じる。例えば隣接した３つのメモリセルが消去状態であり、同じ閾値だった場合を考える。この状態で左右2つのセルを書き込み状態にすると、隣接した浮遊ゲートに電子が注入され浮遊ゲートの電位が上がる。この時に浮遊ゲート間の容量が大きいと、隣接した浮遊ゲートの電位の影響を受け浮遊ゲートの電位が上昇する為メモリセルの閾値が上昇してしまう。このような隣接セルとの浮遊ゲート間の容量結合による閾値上昇により、リファレンスセルとの電流差が変化し、リードエラーが生じる。特に多値フラッシュではリファレンスレベルと消去状態の閾値差が小さい為、浮遊ゲート間の容量結合による閾値上昇の影響は大きい。
【００１９】
このような課題に対して例えば特表2005-530362、特開2003-188287,特開2002-57228等では隣接した浮遊ゲート間を導電層でシールドする事で改善する方法が開示されている。前記特許はNAND型のフラッシュメモリに関しての改善方法を述べているが、NOR型のフラッシュメモリセルに関しても同様に対策が可能である。すなわち浮遊ゲートと浮遊ゲートの間に制御ゲートを埋設して浮遊ゲート間をシールドしてやればよい。
【特許文献１】特表２００５−５３０３６２号公報
【特許文献２】特開２００３−１８８２８７号公報
【特許文献３】特開２００２−５７２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明者は、上記従来技術について、次に説明する課題があることを見出した。
【００２１】
すなわち、従来技術では、図１３Ａおよび図１３Ａの部分拡大図である１３Ｂに示すように、隣接する第２絶縁膜に挟まれた制御ゲート電極の部分に空乏層１３０が発生して、上記制御ゲート電極の部分内の空乏層１３０により、浮遊ゲート電極間の容量Cfgが増大してしまうという課題があることを発見した。
【００２２】
そこで、本発明の課題は、浮遊ゲート電極間に位置する制御ゲート電極の部分の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明の不揮発性半導体装置は、
一方向に互いに間隔をおいて配列された複数のメモリセルを備え、
上記各メモリセルは、
半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された浮遊ゲート電極と、
上記一方向と、上記半導体基板の上面に垂直な方向とを含む断面において、上記浮遊ゲート電極の上面および側面に形成された第２絶縁膜と
を備え、
上記複数のメモリセルは、
上記断面において、上記各第２絶縁膜の上面および側面に、共通の制御ゲート電極を備え、
上記一方向に隣接する上記メモリセルの上記浮遊ゲート電極の側面に形成されて上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されていることを特徴としている。
【００２４】
本発明によれば、上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されているから、浮遊ゲート電極間に位置する制御ゲート電極の空乏化を大幅に抑制できて、情報のミスリードの可能性を低くすることができる。
【００２５】
また、一実施形態では、上記制御ゲート電極の上記部分の不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下である。
【００２６】
上記実施形態によれば、上記多結晶シリコンの不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下であるから、微細化されたメモリセルサイズにおいて、浮遊ゲート電極間の制御ゲート電極の空乏化を、格段に抑制することができる。そして、隣接セルの閾値に影響しないメモリセルを提供でき、読み出しエラーのない微細化に適したフラッシュメモリを提供することができる。
【００２７】
また、一実施形態では、上記浮遊ゲート電極は、燐または砒素を含んでいる。
【００２８】
上記実施形態によれば、読み出しエラーを抑制できる。
【００２９】
また、本発明の不揮発性半導体装置の製造方法は、
半導体基板上に、互いに一方向に離間する複数の活性領域を作成すると共に、上記各活性領域上に第１絶縁膜を形成し、
上記第１絶縁膜上に浮遊ゲート電極を形成した後、上記浮遊ゲートの上面および側面に、第２絶縁膜を形成し、
上記第２絶縁膜の上面および側面に、多結晶シリコン膜を堆積した後、上記一方向において、隣接する上記第２絶縁膜の間の領域に、不純物を注入して、その後、熱処理を行うことを特徴としている。
【００３０】
本発明によれば、浮遊ゲート電極間に位置する制御ゲート電極の空乏化を大幅に抑制できて、情報のミスリードの可能性を低くすることができる。
【００３１】
また、一実施形態では、上記隣接する第２絶縁膜の間の領域に、注入される不純物の体積濃度は、１０２０／cm３以上かつ１０２１／cm３以下である。
【００３２】
上記実施形態によれば、微細化されたメモリセルサイズにおいて、浮遊ゲート電極間の制御ゲート電極の空乏化を、格段に抑制することができる。そして、隣接セルの閾値に影響しないメモリセルを提供でき、読み出しエラーのない微細化に適したフラッシュメモリを提供することができる。
【００３３】
また、一実施形態では、上記浮遊ゲート電極は、燐またはヒ素がドープされた多結晶シリコン膜であることを特徴とする。
【００３４】
上記実施形態によれば、読み出しエラーを抑制できる。
【発明の効果】
【００３５】
本発明の不揮発性半導体装置によれば、制御ゲート電極の第２絶縁膜の側面に一方向に重なる部分が、不純物がドープされた多結晶シリコンで形成されているから、浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しを正確に行うことができる。
【００３６】
また、一実施形態の不揮発性半導体装置によれば、浮遊ゲート電極間に埋設された制御ゲート電極の不純物濃度が、１０２０/cm３であるから、制御ゲート電極中に広がる空乏層幅Wを、（２εSiε０（２ΦF）/qNA）１／２より約３.３nmにすることができて、浮遊ゲート電極間の容量結合比Cfg/Ctotを、約０.００２５と、従来の１／１０以下まで急激に小さくすることができる。したがって、浮遊ゲート電極間の容量結合による閾値の上昇を、従来の１／１０以下に急激に小さくすることができる。
【００３７】
したがって、従来とメモリセルの構造を同一にして、レイアウト、製造プロセスを大幅に変えることなく、隣接セルの浮遊ゲート電極間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないメモリセルトランジタを実現することができる。そして、特に、微細化された大容量のフラッシュメモリにおいて、多値のフラッシュメモリの性能を、格段に向上させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明を図示の形態により詳細に説明する。
【００３９】
図１は、本発明の一実施形態の不揮発性半導体記憶装置であるNOR型のフラッシュメモリを複数配列してなるNOR型フラッシュメモリセルアレイの平面図である。
【００４０】
このフラッシュメモリセルアレイは、複数の活性領域１と、複数のメモリセルの制御ゲート電極２とを有している。上記活性領域１は、ストライプ状に配列されており、制御ゲート電極２は、活性領域１に直交するように配列されている。上記活性領域１上かつ制御ゲート電極２下には、ビット毎に独立した浮遊ゲート電極が配置されており、ソース／ドレインは、制御ゲート電極２に対して自己整合的に形成されている。尚、図１において、参照番号４は、メモリセルであり、参照番号５は、ドレインコンタクトである。このフラッシュメモリセルアレイが有する複数のメモリセル４は、制御ゲート電極２の延在方向である一方向に、互いに間隔をおくように配置されている。
【００４１】
図２Ａおよび図２Ｂは、フラッシュメモリセルアレイの模式断面図である。詳しくは、図２Ａは、図１のＡＡ’線断面図であり、図２Ｂは、図１のＢＢ’線断面図である。尚、図２Ａおよび図２Ｂにおいて、参照番号１５は、ビット線を示している。尚、図２Ａにおいて、矢印Ａは、上記一方向を示している。
【００４２】
図２Ａに示すように、半導体基板の一例としてのシリコン基板７の上面に、トレンチ８が形成され、トレンチ８に、酸化膜を埋込形成することにより、素子分離領域９が、形成されている。素子分離領域９は、活性領域１を分離している。
【００４３】
各メモリセル４は、第１絶縁膜としてのトンネル酸化膜１９、浮遊ゲート電極１０、および、第２絶縁膜としてのONO膜２２を有し、上記一方向に配列された複数のメモリセル４は、共通の制御ゲート電極２を有している。
【００４４】
トンネル酸化膜１９は、活性領域１上に形成され、浮遊ゲート電極１０は、トンネル酸化膜１９の上を覆うように形成されている。また、ONO膜２２は、図２Ａに示す断面、すなわち、上記一方向およびシリコン基板７の上面に垂直な方向を含む断面（上記一方向および不揮発性半導体記憶装置の積層方向を含む断面）において、浮遊ゲート電極１０の上面および側面に、浮遊ゲート電極１０の上面および側面に沿うように形成されている。また、制御ゲート電極２は、図２Ａに示す断面において、各ONO膜２２の上面および側面に、ONO膜２２を覆うように形成されている。
【００４５】
上記制御ゲート電極２上に、層間膜２７が位置し、層間膜２７上に、メタル配線であるビット線１５が位置している。また、図２Ｂに１１で示すソース、および、図２Ｂに１３で示すドレインは、制御ゲート電極１２に対して自己整合的に形成されたN+拡散層からなっている。上記ソース１１およびドレイン１３は、ドレイン１３側に設けられたドレインコンタクト５を介してビット線１５に接続されている。また、上記制御ゲート電極１２は、図示しないワード線に接続されている。
【００４６】
図２Ａを参照して、上記一方向に隣接するメモリセル４の浮遊ゲート電極１０の側面に形成されて上記一方向に互いに対向しているONO膜２２の部分２５の間に位置する制御ゲート電極２の部分２４は、不純物がドープされた多結晶シリコンで形成されている。他の言葉で言うと、制御ゲート電極２のONO層１１の側面に上記一方向に重なる部分２４は、不純物がドープされた多結晶シリコンで形成されている。
【００４７】
上記制御ゲート電極２の部分２４において、多結晶シリコンの不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下になっている。また、上記浮遊ゲート電極１０は、燐または砒素を含んでいる。
【００４８】
図３Ａ〜図７Ｂは、本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。以下、図３Ａ〜図７Ｂを用いて、本発明の不揮発性半導体装置の製造方法の一実施形態を説明する。尚、図３Ａ〜図７Ｂにおいて、ＡＡ’は、図１において、ＡＡ’線断面図に相当する図であることを示し、ＢＢ’は、図１において、ＢＢ’線断面図に相当する図であることを示すものである。
【００４９】
先ず、図３Ａに示すように、P型シリコン基板７上に、活性領域１および素子分離領域９を形成する。例えば、シリコン基板１上に、１５nm程度の酸化膜３０と、１５０nm程度のSiN膜３１とを順次堆積し、フォトリソグラフィによりフォトレジストをストライプ状に残し、上記SiN膜３１と、酸化膜３０とを、フォトレジストをマスクにしてドライエッチで順次エッチングし、さらに、シリコン基板１をエッチングし、深さ約２００nm程度のシャロートレンチ８を形成する。
【００５０】
次に、HDP膜を堆積し（例えば、５００nm）、CMPなどでSiN膜３１をストッパーにしてHDP膜を研磨する。その後、SiN膜３１を例えば燐酸等で除去し、活性領域１と、素子分離領域９とを形成する。このようにして、幅が２００nm程度の活性領域１、および、幅が１５０ｎｍ程度であると共に、膜厚が３５０nm程度である素子分離領域９を作成する。尚、この時点において、図３Ｂにおいては、酸化膜３０、SiN膜３１が、順次形成された様子が示される。
【００５１】
次に、素子分離領域９の直下及びシリコン基板１表面のＰ型濃度を上げるため、３０ｋｅＶのエネルギーのホウ素（Ｂ）を５E１２/ｃｍ２注入すると共に、１００ｋｅＶのエネルギーのホウ素（Ｂ）を５E１２/ｃｍ２注入して、熱処理を加えてドライブする。この後、シリコン基板７上に残留している酸化膜３０をウェットエッチ等で除去し、図４Ａに示すように、活性領域１上にトンネル酸化膜となる１０nm程度の熱酸化膜４０を形成し、更に、その上に浮遊ゲート電極となるリンなどがドープされた多結晶シリコン膜４１（例えば膜厚：１５０nm）を堆積する。その後、CMPなどで多結晶シリコンを、素子分離間に埋め込む。ここで、例えば、浮遊ゲート電極の幅を、約２５０nm程度に設定し、浮遊ゲート電極間のスペースを、１００nm程度に設定する。尚、この時点において、図４Ｂにおいては、熱酸化膜４０、多結晶シリコン膜４１が、順次形成された様子が示される。
【００５２】
続いて、図５Ａに示すように、ウェットエッチ法等を用いて多結晶シリコンの間に埋め込まれた酸化膜をエッチングした後、ONO膜２２を形成する。酸化膜をエッチングする目的は、ゲート容量比をなるべく大きくするためである。また、酸化膜をエッチングする別の目的は、多結晶シリコンの間をエッチングしたことにより、隣接した浮遊ゲート電極間に生成された溝の部分に、後に制御ゲート電極の一部分を構成する多結晶シリコンを埋め込むための部分を形成するためである。このため、ウェットエッチ量は、浮遊ゲート電極４１の側面がなるべく露出する様に実施される必要がある。尚、この時点において、図５Ｂにおいては、多結晶シリコン膜４１、ONO膜２２が、順次形成された様子が示される。
【００５３】
本実施形態では、基板に垂直な方向において、酸化膜の除去量は、１５０nmとした。また、ONO膜は、酸化膜、SiN膜、酸化膜をこの順に積層してなる膜であり、各膜の膜厚は、例えば、６nm／５nm／７nmである。ONO膜の生成方法としては、例えば、多結晶シリコンの表面を熱酸化した後、CVD法などでSiN膜を堆積し、その後HTO膜を堆積する方法がある。
【００５４】
次に、ONO膜２２上に、制御ゲート電極となる多結晶シリコン膜（例えば、２００nm）を堆積する。この工程により、浮遊ゲート電極４１間に、制御ゲート電極となる多結晶シリコン膜６１の一部が埋設される。その後、燐（P）あるいは砒素（As）〜等の不純物を注入し、熱処理を施す。ここで不純物の注入量は、浮遊ゲート電極間に埋設された制御ゲート電極となる多結晶シリコンの体積濃度が、１０２０〜１０２１／cm３となる様に設定する。本実施事例では、Pを、２０KeV、３.５E１５／cm２で注入した。
【００５５】
浮遊ゲート電極４１間に埋設された制御ゲート電極となる多結晶シリコン６１の膜厚は、３５０nmであり、体積濃度は、１０２０/cm３である。この後、熱処理を行う。熱処理は、注入した不純物が浮遊ゲート電極間に埋設された制御ゲート電極となる多結晶シリコンの底部まで十分拡散するように行われる。本実施形態では、熱処理は、９００℃で３０分間継続して行った。
【００５６】
尚、別の手法として、多結晶シリコンは、燐(P)あるいは砒素（As）等の不純物が導入されたドープドシリコンを堆積して作成しても良い。この場合、例えば、LPCVD炉を用い、原料ガスとして、モノシラン（ＳｉＨ４）、フォスフィン（ＰＨ３）を主に用い、成膜温度を、約６００℃にすると共に、膜中リン濃度を、１０２０/cm３に設定して、膜厚２００ｎｍのドープドシリコンを作成する（図示せず）。
【００５７】
その後、活性領域１と、垂直方向にフォトリソグラフィでフォトレジストをストライプ状に残し、フォトレジストをマスクにして多結晶シリコン、ONO膜、浮遊ゲート電極を連続的にドライエッチ等でエッチングすることで、図７Ａ、図７Ｂに示す制御ゲート電極１２を形成する。
【００５８】
このとき、浮遊ゲート電極１０は、制御ゲート電極１２の下にメモリセル毎に分離されて形成される。続いて、砒素（As）を注入し（例えば、１５KeV、１E１５/cm２）、RTA等の熱処理（例えば９５０℃、１０秒）を施すことで、ドレイン、ソースを形成する。その後、HTO膜等を堆積、エッチバックする事でサイドウォール７０（図７Ｂ参照）を形成し、Coサリサイドをソース１１／ドレイン１３上及び制御ゲート電極１２上に形成する。次に、層間膜２７を堆積しCMPなどで平坦化した後に、ドレイン上にコンタクトプラグを形成する。その後、メタル配線を、制御ゲート電極と垂直方向にパターニングし、ビット線１５となるメタル配線を形成する。このようにして、図７Ａ、図７Ｂに示す不揮発性半導体装置を形成する。
【００５９】
上記実施形態のように、隣接した浮遊ゲート電極１０間に、制御ゲート電極２の一部を埋設形成し、かつ、その制御ゲート電極２の一部（制御ゲート電極２におけるONO層２２に上記一方向に重なる部分）を、不純物がドーピングされた多結晶シリコンとすれば、従来技術で問題になった浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できる。
【００６０】
そして、特に、上記制御ゲート電極２の一部の不純物濃度を、１０２０／cm３〜１０２１／cm３にすれば、従来技術で問題になった浮遊ゲート電極間の制御ゲート電極の空乏化の抑制の効果を格段に大きくすることができる。
【００６１】
以下、このことについて、本発明者が見出した現象に基づいて詳しく説明する。
【００６２】
浮遊ゲート電極は、制御ゲート電極、基板、ソース／ドレイン、および、隣接セルの浮遊ゲート電極と容量結合している。
【００６３】
図８は、上記容量結合の様子を、等価回路で示したものである。
【００６４】
浮遊ゲート電極の電位は、浮遊ゲート電極と制御ゲート電極間の容量Cono、基板間の容量Cch、ソース間の容量Cs、ドレイン間の容量Cd、隣接セルの浮遊ゲート電極との容量Cfg、制御ゲート電極の電位Vg、基板の電位Vsub、ソースの電位Vs、ドレインの電位Vd、および、隣接メモリセルの浮遊ゲート電極の電位Vfg‘およびVfg’’により決められる。
【００６５】
具体的には、Vfg = (Cono/Ctot)・Vg＋（Cch/Ctot）Vsub＋(Cd/Ctot)・Vd＋(Cs/Ctot)・Vs＋(Cfg/Ctot)・Vfg’＋（Cfg/Cot）・Vfg’’＋Qfg/Ctotとなる。
【００６６】
ここで、Ctot＝Cono+Cch+Cd+Cs+２・Cfgであり、Qfgは浮遊ゲート電極中の電荷量である。
【００６７】
メモリセルを微細化していくと、浮遊ゲート電極間の容量Cfgが大きくなる。浮遊ゲート電極間の容量が大きくなった場合、隣接セルの閾値が容量結合の影響を受けて変動する。
【００６８】
例えば、隣接した３つのメモリセルが消去状態であり、同じ閾値だった場合を考える。この状態で左右２つのセルを書き込み状態にすると、隣接した浮遊ゲート電極に電子が注入され浮遊ゲート電極の電位が上がる。この時に浮遊ゲート電極間の容量Cfgが大きいと、隣接した浮遊ゲート電極の電位の影響を受けVfgが上昇する。すなわち、メモリセルの閾値が上昇してしまう。
【００６９】
このような隣接セルとの浮遊ゲート電極間の容量結合による閾値上昇により、リファレンスセルとの電流差が変化し、リードエラーが生じる。特に、多値フラッシュメモリでは、リファレンスレベルと消去状態の閾値差が小さいため、浮遊ゲート電極間の容量結合による閾値上昇の影響が大きくなる。
【００７０】
このことについて詳しく説明する。制御ゲート電極の材料として、多結晶シリコンを用い、多結晶シリコンへの不純物のドーピングを、ソース／ドレインへの不純物注入と同時に行い、その後の熱処理により不純物を活性化させる場合、メモリセルを微細化する際には、セルトランジスタのショートチャネル効果を抑制する要求から、ソース／ドレインのXjを、浅く形成する必要がある。
【００７１】
すなわち、不純物のドーピングは、低ドーズ、低エネルギーで行い、熱処理は、RTA等を用いる事で不純物の熱拡散を抑制する様にする必要がある。このため、制御ゲート電極中に導入される不純物のドーズ量は少なく、また、多結晶シリコン中に注入された不純物の熱拡散も小さくする必要がある。
【００７２】
さらに、浮遊ゲート電極間に埋設された制御ゲート電極部の底部は高アスペクトになっているから、浮遊ゲート電極間に埋設された制御ゲート電極の底部の不純物濃度が低くなる。
【００７３】
このため、浮遊ゲート電極間に制御ゲート電極間を埋設して浮遊ゲート電極間の電位をシールドしようとしても、浮遊ゲート電極間に埋設された制御ゲート電極の下部は、不純物濃度が低いため、多結晶シリコン中に空乏層が発生して、この多結晶シリコン中の空乏層により、浮遊ゲート電極間の容量Cfgが増大してしまう。
【００７４】
このことを分かり易く説明するため、０.１３μｍルールのNOR型のメモリセルについて、浮遊ゲート電極間に埋設された制御ゲート電極の底部の不純物濃度が１０１８/cm３である場合について、隣接セルの浮遊ゲート電極間容量結合による閾値変動を、具体的に、数値を用いて説明する。
【００７５】
図８を参照して、各種容量を、実際の設定値付近の値、具体的には、浮遊ゲート電極制御ゲート電極間の容量Conoを、約０.１８ｆF、浮遊ゲート電極ドレイン間の容量Cdを、約０.００８fF、浮遊ゲート電極ソース間の容量Csを、約０.００８fF、浮遊ゲート電極基板間の容量Cchを、０.０８fFとする。
【００７６】
この場合、不純物濃度NAが１０１８/cm３である制御ゲート電極中に広がる空乏層幅Wは、（２εSiε０（２ΦF）／qNA）１／２により約３３nmとなり、この空乏層による浮遊ゲート電極間の容量Cfgは、約０.００７ｆFになる。したがって、浮遊ゲート電極間の容量結合比Cfg／Ctotは、約０.０２５であるから、消去状態のメモリセルの閾値を３Vとし、この状態から左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合について考えると、閾値の上昇分ΔVthは、ΔVth＝（６−３)×０.０２５×２=０.１５Vと非常に大きな値になる。
【００７７】
したがって、従来と比較して、読み出しエラーが改善されてはいるが、いまだに、読み出しエラーが起こる可能性が存在することになる。
【００７８】
不純物濃度を、１０２０／cm３以上の濃度にすれば、読み出しエラーの可能性が非常に低い不揮発性半導体装置を構築することができる理由は、次のように説明することができる。
【００７９】
図９に、上記制御ゲート電極の一部の多結晶シリコンの不純物濃度と、左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合における、メモリセルの閾値の上昇分（ΔVth）の関係を示す。
【００８０】
尚、図９において、ΔVthは、上記容量Conoを、０.１８ｆF、浮遊ゲート電極ドレイン間の上記容量Cdを、０.００８fF、浮遊ゲート電極ソース間の上記容量Csを、０.００８fF、浮遊ゲート電極基板間の上記容量Cchを、０.０８fFとして、（２εSiε０（２ΦF）／qNA）１／２を用いて計算した。
【００８１】
図９に示すように、不純物濃度を、１０２０／cm３以上の濃度にすれば、ΔVthを、０.０１５V以下にでき、不純物濃度が１０１８／cm３程度である装置と比して、ΔVthを、１／１０以下に急激に小さくすることができる。
【００８２】
したがって、本実施形態のように、上記制御ゲート電極２の一部（制御ゲート電極２におけるONO層２２に上記一方向に重なる部分）の不純物濃度を、１０２０／cm３〜１０２１／cm３にすれば、隣接セルの閾値に殆ど影響しないメモリセルを構築することができて、読み出しエラーの可能性が非常に低くて、微細化に適した不揮発性半導体装置（例えば、フラッシュメモリ）を構築することができるのである。
【００８３】
尚、上記実施形態では、不揮発性半導体装置が、NOR型のフラッシュメモリであったが、この発明では、不揮発性半導体装置は、NAND型フラッシュメモリ、DINOR型フラッシュメモリ等、NOR型のフラッシュメモリ以外の不揮発性半導体装置であっても良い。
【００８４】
また、上記実施形態では、不純物の注入量は、浮遊ゲート電極１０間に埋設された制御ゲート電極２の多結晶シリコンの体積濃度が、１０２０〜１０２１／cm３となる様に設定されたが、この発明では、不純物の注入量は、浮遊ゲート電極間に埋設された制御ゲート電極の部分の多結晶シリコンの体積濃度が、１０２０／cm３よりも小さい値であっても良いし、１０２１／cm３よりも大きい値であっても良い。
【００８５】
また、上記実施形態では、浮遊ゲート電極１０間に埋設された制御ゲート電極２に、燐（P）を注入したが、燐の代わりに砒素（As）を注入しても良い。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態の不揮発性半導体記憶装置であるNOR型のフラッシュメモリを複数配列してなるNOR型フラッシュメモリセルアレイの平面図である。
【図２Ａ】フラッシュメモリセルアレイの模式断面図である。
【図２Ｂ】フラッシュメモリセルアレイの模式断面図である。
【図３Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図３Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図４Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図４Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図５Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図５Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図６Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図６Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図７Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図７Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図８】容量結合の様子を、等価回路で示したものである。
【図９】制御ゲート電極の一部の多結晶シリコンの不純物濃度と、左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合における、メモリセルの閾値の上昇分（ΔVth）の関係を示す。
【図１０】従来のNOR型フラッシュメモリセルアレイを模式的に示す平面図である。
【図１１Ａ】図１０のＡＡ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【図１１Ｂ】図１０のＢＢ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【図１２Ａ】書き込み／消去状態のメモリセルの閾値分布の一例を示す図である。
【図１２Ｂ】多値を記録できるフラッシュメモリの閾値分布の一例、正確には、４値を格納するメモリセルの閾値分布の一例を示す図である。
【図１３Ａ】多結晶シリコン中での空乏層の発生を説明する図である。
【図１３Ｂ】多結晶シリコン中での空乏層の発生を説明する図である。
【符号の説明】
【００８７】
１ 活性領域
２ 制御ゲート電極
４ メモリセル
５ ドレインコンタクト
７ シリコン基板
８ トレンチ
９ 素子分離領域
１０ 浮遊ゲート電極
１１ ソース
１３ ドレイン
１５ ビット線
１９ トンネル酸化膜
２２ ONO膜
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。本発明は、特に、浮遊ゲート電極を有し、電気的にデータの書き換えが可能な不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、浮遊ゲート電極と制御ゲート電極とが積層構造になっており、かつ、電気的にデータの書き換えが可能なフラッシュメモリがある。
【０００３】
フラッシュメモリは、浮遊ゲート電極中に電子を注入／放出する事でメモリセルトランジスタの閾値を変化させて、書き込み／消去の状態を記憶するものである。上記浮遊ゲート電極は絶縁されているから、浮遊ゲート電極中に蓄積した電子は、その状態を保持することができ、情報が記憶されることになる。
【０００４】
フラッシュメモリには、NOR型、NAND型、DINOR型等の多数の種類がある。浮遊ゲート電極中の電荷量で閾値を制御する点は、いずれのフラッシュメモリでも基本的には同じである。
【０００５】
ここでは、従来技術としてNOR型のフラッシュメモリに関してメモリセルの構造および動作について説明する。
【０００６】
図１０は、従来のNOR型フラッシュメモリセルアレイを模式的に示す平面図である。図１０において、１０３は、ドレインコンタクト、１０４は、メモリセルを示している。
【０００７】
図１０に示すように、上記メモリセルアレイでは、活性領域が、ストライプ状に配列され、活性領域１０１上には、複数のメモリセルの制御ゲート電極１０２が、直行配列されている。上記活性領域１０１上の制御ゲート電極１０２下には、ビット毎に独立して浮遊ゲート電極が配置され、ソース／ドレインは、上記制御ゲート電極１０２に対して自己整合的に形成されている。
【０００８】
図１１Ａは、図１０のＡＡ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。また、図１１Ｂは、図１０のＢＢ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【０００９】
シリコン基板１０５上には、トレンチ１０８が形成され、トレンチ１０８に、酸化膜１０９を埋込形成することにより、活性領域１０１を適切に分離している。また、活性領域１０１上には、トンネル酸化膜１１０が形成され、トンネル酸化膜１１０の上を覆うように浮遊ゲート電極１１１が形成されている。浮遊ゲート電極１１１の上面、および、側面は、ONO膜１１２で覆われており、ONO層１１２の上に制御ゲート電極１０２が形成されている。
【００１０】
図１１Ｂに示すように、ソース１１４及びドレイン１１５は、制御ゲート電極１０２に対して自己整合的に形成されたN+拡散層からなっている。上記ソース１１４及びドレイン１１５は、ドレイン側に設けられたドレインコンタクト１０３を介してビット線に１１７接続されている一方、制御ゲート電極１０２は、ワード線に接続されている。
【００１１】
メモリセル１０４の読み出し（リード）は、例えば、ビット線１１７の電位を１V、制御ゲート電極１０２の電位を５V、および、ソース１１４の電位を０Vにすることで行う。また、メモリセル１０４への書き込みは、例えば、ビット線１１７の電位を４V、制御ゲート電極１０２の電位を９V、ソース１１４の電位を０Vにして、チャネルホットエレクトロン注入によって、電子を浮遊ゲート電極１１１に注入する事で行う。
【００１２】
また、メモリセル１０４に書き込まれた情報の消去は、例えば、シリコン基板１０５の電位を７V、制御ゲート電極１０２の電位を−８Vにすることで、浮遊ゲート電極１１１からシリコン基板１０５に向けて流れるＦＮ電流で、電子を放出して行われる。
【００１３】
図１２Ａは、書き込み／消去状態のメモリセルの閾値分布の一例を示す図である。
【００１４】
読み出し（リード）は、リファレンスセルと各メモリセル１０４の電流を比較して行う。消去状態のメモリセル１０４に流れる電流は、リファレンスセルよりも大きい一方、書き込み状態のメモリセル１０４に流れる電流は、リファレンスセルよりも小さい。このことを利用すれば、２つの状態を、識別することができる。
【００１５】
近年では、１つのメモリセルに多値のデータを格納する事で大容量化したメモリセルも開発されている。
【００１６】
図１２Ｂは、多値を記録できるフラッシュメモリの閾値分布の一例、正確には、４値を格納するメモリセルの閾値分布の一例を示す図である。
【００１７】
４値が書き込み可能なメモリセルの場合には、例えば、３つの異なる閾値レベルのリファレンスセルと、メモリセルの電流を比較する事で、４値を検出するようにする。この場合、各閾値とリファレンスセルの閾値の差は２値の場合に比較して小さくなる。
【００１８】
ところがメモリセルを微細化していくと隣接セルの閾値の影響を受けて閾値が変動するといった不具合が発生する。この現象は隣接セルの浮遊ゲート同士の容量結合により生じる。例えば隣接した３つのメモリセルが消去状態であり、同じ閾値だった場合を考える。この状態で左右2つのセルを書き込み状態にすると、隣接した浮遊ゲートに電子が注入され浮遊ゲートの電位が上がる。この時に浮遊ゲート間の容量が大きいと、隣接した浮遊ゲートの電位の影響を受け浮遊ゲートの電位が上昇する為メモリセルの閾値が上昇してしまう。このような隣接セルとの浮遊ゲート間の容量結合による閾値上昇により、リファレンスセルとの電流差が変化し、リードエラーが生じる。特に多値フラッシュではリファレンスレベルと消去状態の閾値差が小さい為、浮遊ゲート間の容量結合による閾値上昇の影響は大きい。
【００１９】
このような課題に対して例えば特表2005-530362、特開2003-188287,特開2002-57228等では隣接した浮遊ゲート間を導電層でシールドする事で改善する方法が開示されている。前記特許はNAND型のフラッシュメモリに関しての改善方法を述べているが、NOR型のフラッシュメモリセルに関しても同様に対策が可能である。すなわち浮遊ゲートと浮遊ゲートの間に制御ゲートを埋設して浮遊ゲート間をシールドしてやればよい。
【特許文献１】特表２００５−５３０３６２号公報
【特許文献２】特開２００３−１８８２８７号公報
【特許文献３】特開２００２−５７２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明者は、上記従来技術について、次に説明する課題があることを見出した。
【００２１】
すなわち、従来技術では、図１３Ａおよび図１３Ａの部分拡大図である１３Ｂに示すように、隣接する第２絶縁膜に挟まれた制御ゲート電極の部分に空乏層１３０が発生して、上記制御ゲート電極の部分内の空乏層１３０により、浮遊ゲート電極間の容量Cfgが増大してしまうという課題があることを発見した。
【００２２】
そこで、本発明の課題は、浮遊ゲート電極間に位置する制御ゲート電極の部分の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明の不揮発性半導体装置は、
一方向に互いに間隔をおいて配列された複数のメモリセルを備え、
上記各メモリセルは、
半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された浮遊ゲート電極と、
上記一方向と、上記半導体基板の上面に垂直な方向とを含む断面において、上記浮遊ゲート電極の上面および側面に形成された第２絶縁膜と
を備え、
上記複数のメモリセルは、
上記断面において、上記各第２絶縁膜の上面および側面に、共通の制御ゲート電極を備え、
上記一方向に隣接する上記メモリセルの上記浮遊ゲート電極の側面に形成されて上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されていることを特徴としている。
【００２４】
本発明によれば、上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されているから、浮遊ゲート電極間に位置する制御ゲート電極の空乏化を大幅に抑制できて、情報のミスリードの可能性を低くすることができる。
【００２５】
また、一実施形態では、上記制御ゲート電極の上記部分の不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下である。
【００２６】
上記実施形態によれば、上記多結晶シリコンの不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下であるから、微細化されたメモリセルサイズにおいて、浮遊ゲート電極間の制御ゲート電極の空乏化を、格段に抑制することができる。そして、隣接セルの閾値に影響しないメモリセルを提供でき、読み出しエラーのない微細化に適したフラッシュメモリを提供することができる。
【００２７】
また、一実施形態では、上記浮遊ゲート電極は、燐または砒素を含んでいる。
【００２８】
上記実施形態によれば、読み出しエラーを抑制できる。
【００２９】
また、本発明の不揮発性半導体装置の製造方法は、
半導体基板上に、互いに一方向に離間する複数の活性領域を作成すると共に、上記各活性領域上に第１絶縁膜を形成し、
上記第１絶縁膜上に浮遊ゲート電極を形成した後、上記浮遊ゲートの上面および側面に、第２絶縁膜を形成し、
上記第２絶縁膜の上面および側面に、多結晶シリコン膜を堆積した後、上記一方向において、隣接する上記第２絶縁膜の間の領域に、不純物を注入して、その後、熱処理を行うことを特徴としている。
【００３０】
本発明によれば、浮遊ゲート電極間に位置する制御ゲート電極の空乏化を大幅に抑制できて、情報のミスリードの可能性を低くすることができる。
【００３１】
また、一実施形態では、上記隣接する第２絶縁膜の間の領域に、注入される不純物の体積濃度は、１０２０／cm３以上かつ１０２１／cm３以下である。
【００３２】
上記実施形態によれば、微細化されたメモリセルサイズにおいて、浮遊ゲート電極間の制御ゲート電極の空乏化を、格段に抑制することができる。そして、隣接セルの閾値に影響しないメモリセルを提供でき、読み出しエラーのない微細化に適したフラッシュメモリを提供することができる。
【００３３】
また、一実施形態では、上記浮遊ゲート電極は、燐またはヒ素がドープされた多結晶シリコン膜であることを特徴とする。
【００３４】
上記実施形態によれば、読み出しエラーを抑制できる。
【発明の効果】
【００３５】
本発明の不揮発性半導体装置によれば、制御ゲート電極の第２絶縁膜の側面に一方向に重なる部分が、不純物がドープされた多結晶シリコンで形成されているから、浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しを正確に行うことができる。
【００３６】
また、一実施形態の不揮発性半導体装置によれば、浮遊ゲート電極間に埋設された制御ゲート電極の不純物濃度が、１０２０/cm３であるから、制御ゲート電極中に広がる空乏層幅Wを、（２εSiε０（２ΦF）/qNA）１／２より約３.３nmにすることができて、浮遊ゲート電極間の容量結合比Cfg/Ctotを、約０.００２５と、従来の１／１０以下まで急激に小さくすることができる。したがって、浮遊ゲート電極間の容量結合による閾値の上昇を、従来の１／１０以下に急激に小さくすることができる。
【００３７】
したがって、従来とメモリセルの構造を同一にして、レイアウト、製造プロセスを大幅に変えることなく、隣接セルの浮遊ゲート電極間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないメモリセルトランジタを実現することができる。そして、特に、微細化された大容量のフラッシュメモリにおいて、多値のフラッシュメモリの性能を、格段に向上させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明を図示の形態により詳細に説明する。
【００３９】
図１は、本発明の一実施形態の不揮発性半導体記憶装置であるNOR型のフラッシュメモリを複数配列してなるNOR型フラッシュメモリセルアレイの平面図である。
【００４０】
このフラッシュメモリセルアレイは、複数の活性領域１と、複数のメモリセルの制御ゲート電極２とを有している。上記活性領域１は、ストライプ状に配列されており、制御ゲート電極２は、活性領域１に直交するように配列されている。上記活性領域１上かつ制御ゲート電極２下には、ビット毎に独立した浮遊ゲート電極が配置されており、ソース／ドレインは、制御ゲート電極２に対して自己整合的に形成されている。尚、図１において、参照番号４は、メモリセルであり、参照番号５は、ドレインコンタクトである。このフラッシュメモリセルアレイが有する複数のメモリセル４は、制御ゲート電極２の延在方向である一方向に、互いに間隔をおくように配置されている。
【００４１】
図２Ａおよび図２Ｂは、フラッシュメモリセルアレイの模式断面図である。詳しくは、図２Ａは、図１のＡＡ’線断面図であり、図２Ｂは、図１のＢＢ’線断面図である。尚、図２Ａおよび図２Ｂにおいて、参照番号１５は、ビット線を示している。尚、図２Ａにおいて、矢印Ａは、上記一方向を示している。
【００４２】
図２Ａに示すように、半導体基板の一例としてのシリコン基板７の上面に、トレンチ８が形成され、トレンチ８に、酸化膜を埋込形成することにより、素子分離領域９が、形成されている。素子分離領域９は、活性領域１を分離している。
【００４３】
各メモリセル４は、第１絶縁膜としてのトンネル酸化膜１９、浮遊ゲート電極１０、および、第２絶縁膜としてのONO膜２２を有し、上記一方向に配列された複数のメモリセル４は、共通の制御ゲート電極２を有している。
【００４４】
トンネル酸化膜１９は、活性領域１上に形成され、浮遊ゲート電極１０は、トンネル酸化膜１９の上を覆うように形成されている。また、ONO膜２２は、図２Ａに示す断面、すなわち、上記一方向およびシリコン基板７の上面に垂直な方向を含む断面（上記一方向および不揮発性半導体記憶装置の積層方向を含む断面）において、浮遊ゲート電極１０の上面および側面に、浮遊ゲート電極１０の上面および側面に沿うように形成されている。また、制御ゲート電極２は、図２Ａに示す断面において、各ONO膜２２の上面および側面に、ONO膜２２を覆うように形成されている。
【００４５】
上記制御ゲート電極２上に、層間膜２７が位置し、層間膜２７上に、メタル配線であるビット線１５が位置している。また、図２Ｂに１１で示すソース、および、図２Ｂに１３で示すドレインは、制御ゲート電極１２に対して自己整合的に形成されたN+拡散層からなっている。上記ソース１１およびドレイン１３は、ドレイン１３側に設けられたドレインコンタクト５を介してビット線１５に接続されている。また、上記制御ゲート電極１２は、図示しないワード線に接続されている。
【００４６】
図２Ａを参照して、上記一方向に隣接するメモリセル４の浮遊ゲート電極１０の側面に形成されて上記一方向に互いに対向しているONO膜２２の部分２５の間に位置する制御ゲート電極２の部分２４は、不純物がドープされた多結晶シリコンで形成されている。他の言葉で言うと、制御ゲート電極２のONO層１１の側面に上記一方向に重なる部分２４は、不純物がドープされた多結晶シリコンで形成されている。
【００４７】
上記制御ゲート電極２の部分２４において、多結晶シリコンの不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下になっている。また、上記浮遊ゲート電極１０は、燐または砒素を含んでいる。
【００４８】
図３Ａ〜図７Ｂは、本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。以下、図３Ａ〜図７Ｂを用いて、本発明の不揮発性半導体装置の製造方法の一実施形態を説明する。尚、図３Ａ〜図７Ｂにおいて、ＡＡ’は、図１において、ＡＡ’線断面図に相当する図であることを示し、ＢＢ’は、図１において、ＢＢ’線断面図に相当する図であることを示すものである。
【００４９】
先ず、図３Ａに示すように、P型シリコン基板７上に、活性領域１および素子分離領域９を形成する。例えば、シリコン基板１上に、１５nm程度の酸化膜３０と、１５０nm程度のSiN膜３１とを順次堆積し、フォトリソグラフィによりフォトレジストをストライプ状に残し、上記SiN膜３１と、酸化膜３０とを、フォトレジストをマスクにしてドライエッチで順次エッチングし、さらに、シリコン基板１をエッチングし、深さ約２００nm程度のシャロートレンチ８を形成する。
【００５０】
次に、HDP膜を堆積し（例えば、５００nm）、CMPなどでSiN膜３１をストッパーにしてHDP膜を研磨する。その後、SiN膜３１を例えば燐酸等で除去し、活性領域１と、素子分離領域９とを形成する。このようにして、幅が２００nm程度の活性領域１、および、幅が１５０ｎｍ程度であると共に、膜厚が３５０nm程度である素子分離領域９を作成する。尚、この時点において、図３Ｂにおいては、酸化膜３０、SiN膜３１が、順次形成された様子が示される。
【００５１】
次に、素子分離領域９の直下及びシリコン基板１表面のＰ型濃度を上げるため、３０ｋｅＶのエネルギーのホウ素（Ｂ）を５E１２/ｃｍ２注入すると共に、１００ｋｅＶのエネルギーのホウ素（Ｂ）を５E１２/ｃｍ２注入して、熱処理を加えてドライブする。この後、シリコン基板７上に残留している酸化膜３０をウェットエッチ等で除去し、図４Ａに示すように、活性領域１上にトンネル酸化膜となる１０nm程度の熱酸化膜４０を形成し、更に、その上に浮遊ゲート電極となるリンなどがドープされた多結晶シリコン膜４１（例えば膜厚：１５０nm）を堆積する。その後、CMPなどで多結晶シリコンを、素子分離間に埋め込む。ここで、例えば、浮遊ゲート電極の幅を、約２５０nm程度に設定し、浮遊ゲート電極間のスペースを、１００nm程度に設定する。尚、この時点において、図４Ｂにおいては、熱酸化膜４０、多結晶シリコン膜４１が、順次形成された様子が示される。
【００５２】
続いて、図５Ａに示すように、ウェットエッチ法等を用いて多結晶シリコンの間に埋め込まれた酸化膜をエッチングした後、ONO膜２２を形成する。酸化膜をエッチングする目的は、ゲート容量比をなるべく大きくするためである。また、酸化膜をエッチングする別の目的は、多結晶シリコンの間をエッチングしたことにより、隣接した浮遊ゲート電極間に生成された溝の部分に、後に制御ゲート電極の一部分を構成する多結晶シリコンを埋め込むための部分を形成するためである。このため、ウェットエッチ量は、浮遊ゲート電極４１の側面がなるべく露出する様に実施される必要がある。尚、この時点において、図５Ｂにおいては、多結晶シリコン膜４１、ONO膜２２が、順次形成された様子が示される。
【００５３】
本実施形態では、基板に垂直な方向において、酸化膜の除去量は、１５０nmとした。また、ONO膜は、酸化膜、SiN膜、酸化膜をこの順に積層してなる膜であり、各膜の膜厚は、例えば、６nm／５nm／７nmである。ONO膜の生成方法としては、例えば、多結晶シリコンの表面を熱酸化した後、CVD法などでSiN膜を堆積し、その後HTO膜を堆積する方法がある。
【００５４】
次に、ONO膜２２上に、制御ゲート電極となる多結晶シリコン膜（例えば、２００nm）を堆積する。この工程により、浮遊ゲート電極４１間に、制御ゲート電極となる多結晶シリコン膜６１の一部が埋設される。その後、燐（P）あるいは砒素（As）〜等の不純物を注入し、熱処理を施す。ここで不純物の注入量は、浮遊ゲート電極間に埋設された制御ゲート電極となる多結晶シリコンの体積濃度が、１０２０〜１０２１／cm３となる様に設定する。本実施事例では、Pを、２０KeV、３.５E１５／cm２で注入した。
【００５５】
浮遊ゲート電極４１間に埋設された制御ゲート電極となる多結晶シリコン６１の膜厚は、３５０nmであり、体積濃度は、１０２０/cm３である。この後、熱処理を行う。熱処理は、注入した不純物が浮遊ゲート電極間に埋設された制御ゲート電極となる多結晶シリコンの底部まで十分拡散するように行われる。本実施形態では、熱処理は、９００℃で３０分間継続して行った。
【００５６】
尚、別の手法として、多結晶シリコンは、燐(P)あるいは砒素（As）等の不純物が導入されたドープドシリコンを堆積して作成しても良い。この場合、例えば、LPCVD炉を用い、原料ガスとして、モノシラン（ＳｉＨ４）、フォスフィン（ＰＨ３）を主に用い、成膜温度を、約６００℃にすると共に、膜中リン濃度を、１０２０/cm３に設定して、膜厚２００ｎｍのドープドシリコンを作成する（図示せず）。
【００５７】
その後、活性領域１と、垂直方向にフォトリソグラフィでフォトレジストをストライプ状に残し、フォトレジストをマスクにして多結晶シリコン、ONO膜、浮遊ゲート電極を連続的にドライエッチ等でエッチングすることで、図７Ａ、図７Ｂに示す制御ゲート電極１２を形成する。
【００５８】
このとき、浮遊ゲート電極１０は、制御ゲート電極１２の下にメモリセル毎に分離されて形成される。続いて、砒素（As）を注入し（例えば、１５KeV、１E１５/cm２）、RTA等の熱処理（例えば９５０℃、１０秒）を施すことで、ドレイン、ソースを形成する。その後、HTO膜等を堆積、エッチバックする事でサイドウォール７０（図７Ｂ参照）を形成し、Coサリサイドをソース１１／ドレイン１３上及び制御ゲート電極１２上に形成する。次に、層間膜２７を堆積しCMPなどで平坦化した後に、ドレイン上にコンタクトプラグを形成する。その後、メタル配線を、制御ゲート電極と垂直方向にパターニングし、ビット線１５となるメタル配線を形成する。このようにして、図７Ａ、図７Ｂに示す不揮発性半導体装置を形成する。
【００５９】
上記実施形態のように、隣接した浮遊ゲート電極１０間に、制御ゲート電極２の一部を埋設形成し、かつ、その制御ゲート電極２の一部（制御ゲート電極２におけるONO層２２に上記一方向に重なる部分）を、不純物がドーピングされた多結晶シリコンとすれば、従来技術で問題になった浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できる。
【００６０】
そして、特に、上記制御ゲート電極２の一部の不純物濃度を、１０２０／cm３〜１０２１／cm３にすれば、従来技術で問題になった浮遊ゲート電極間の制御ゲート電極の空乏化の抑制の効果を格段に大きくすることができる。
【００６１】
以下、このことについて、本発明者が見出した現象に基づいて詳しく説明する。
【００６２】
浮遊ゲート電極は、制御ゲート電極、基板、ソース／ドレイン、および、隣接セルの浮遊ゲート電極と容量結合している。
【００６３】
図８は、上記容量結合の様子を、等価回路で示したものである。
【００６４】
浮遊ゲート電極の電位は、浮遊ゲート電極と制御ゲート電極間の容量Cono、基板間の容量Cch、ソース間の容量Cs、ドレイン間の容量Cd、隣接セルの浮遊ゲート電極との容量Cfg、制御ゲート電極の電位Vg、基板の電位Vsub、ソースの電位Vs、ドレインの電位Vd、および、隣接メモリセルの浮遊ゲート電極の電位Vfg‘およびVfg’’により決められる。
【００６５】
具体的には、Vfg = (Cono/Ctot)・Vg＋（Cch/Ctot）Vsub＋(Cd/Ctot)・Vd＋(Cs/Ctot)・Vs＋(Cfg/Ctot)・Vfg’＋（Cfg/Cot）・Vfg’’＋Qfg/Ctotとなる。
【００６６】
ここで、Ctot＝Cono+Cch+Cd+Cs+２・Cfgであり、Qfgは浮遊ゲート電極中の電荷量である。
【００６７】
メモリセルを微細化していくと、浮遊ゲート電極間の容量Cfgが大きくなる。浮遊ゲート電極間の容量が大きくなった場合、隣接セルの閾値が容量結合の影響を受けて変動する。
【００６８】
例えば、隣接した３つのメモリセルが消去状態であり、同じ閾値だった場合を考える。この状態で左右２つのセルを書き込み状態にすると、隣接した浮遊ゲート電極に電子が注入され浮遊ゲート電極の電位が上がる。この時に浮遊ゲート電極間の容量Cfgが大きいと、隣接した浮遊ゲート電極の電位の影響を受けVfgが上昇する。すなわち、メモリセルの閾値が上昇してしまう。
【００６９】
このような隣接セルとの浮遊ゲート電極間の容量結合による閾値上昇により、リファレンスセルとの電流差が変化し、リードエラーが生じる。特に、多値フラッシュメモリでは、リファレンスレベルと消去状態の閾値差が小さいため、浮遊ゲート電極間の容量結合による閾値上昇の影響が大きくなる。
【００７０】
このことについて詳しく説明する。制御ゲート電極の材料として、多結晶シリコンを用い、多結晶シリコンへの不純物のドーピングを、ソース／ドレインへの不純物注入と同時に行い、その後の熱処理により不純物を活性化させる場合、メモリセルを微細化する際には、セルトランジスタのショートチャネル効果を抑制する要求から、ソース／ドレインのXjを、浅く形成する必要がある。
【００７１】
すなわち、不純物のドーピングは、低ドーズ、低エネルギーで行い、熱処理は、RTA等を用いる事で不純物の熱拡散を抑制する様にする必要がある。このため、制御ゲート電極中に導入される不純物のドーズ量は少なく、また、多結晶シリコン中に注入された不純物の熱拡散も小さくする必要がある。
【００７２】
さらに、浮遊ゲート電極間に埋設された制御ゲート電極部の底部は高アスペクトになっているから、浮遊ゲート電極間に埋設された制御ゲート電極の底部の不純物濃度が低くなる。
【００７３】
このため、浮遊ゲート電極間に制御ゲート電極間を埋設して浮遊ゲート電極間の電位をシールドしようとしても、浮遊ゲート電極間に埋設された制御ゲート電極の下部は、不純物濃度が低いため、多結晶シリコン中に空乏層が発生して、この多結晶シリコン中の空乏層により、浮遊ゲート電極間の容量Cfgが増大してしまう。
【００７４】
このことを分かり易く説明するため、０.１３μｍルールのNOR型のメモリセルについて、浮遊ゲート電極間に埋設された制御ゲート電極の底部の不純物濃度が１０１８/cm３である場合について、隣接セルの浮遊ゲート電極間容量結合による閾値変動を、具体的に、数値を用いて説明する。
【００７５】
図８を参照して、各種容量を、実際の設定値付近の値、具体的には、浮遊ゲート電極制御ゲート電極間の容量Conoを、約０.１８ｆF、浮遊ゲート電極ドレイン間の容量Cdを、約０.００８fF、浮遊ゲート電極ソース間の容量Csを、約０.００８fF、浮遊ゲート電極基板間の容量Cchを、０.０８fFとする。
【００７６】
この場合、不純物濃度NAが１０１８/cm３である制御ゲート電極中に広がる空乏層幅Wは、（２εSiε０（２ΦF）／qNA）１／２により約３３nmとなり、この空乏層による浮遊ゲート電極間の容量Cfgは、約０.００７ｆFになる。したがって、浮遊ゲート電極間の容量結合比Cfg／Ctotは、約０.０２５であるから、消去状態のメモリセルの閾値を３Vとし、この状態から左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合について考えると、閾値の上昇分ΔVthは、ΔVth＝（６−３)×０.０２５×２=０.１５Vと非常に大きな値になる。
【００７７】
したがって、従来と比較して、読み出しエラーが改善されてはいるが、いまだに、読み出しエラーが起こる可能性が存在することになる。
【００７８】
不純物濃度を、１０２０／cm３以上の濃度にすれば、読み出しエラーの可能性が非常に低い不揮発性半導体装置を構築することができる理由は、次のように説明することができる。
【００７９】
図９に、上記制御ゲート電極の一部の多結晶シリコンの不純物濃度と、左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合における、メモリセルの閾値の上昇分（ΔVth）の関係を示す。
【００８０】
尚、図９において、ΔVthは、上記容量Conoを、０.１８ｆF、浮遊ゲート電極ドレイン間の上記容量Cdを、０.００８fF、浮遊ゲート電極ソース間の上記容量Csを、０.００８fF、浮遊ゲート電極基板間の上記容量Cchを、０.０８fFとして、（２εSiε０（２ΦF）／qNA）１／２を用いて計算した。
【００８１】
図９に示すように、不純物濃度を、１０２０／cm３以上の濃度にすれば、ΔVthを、０.０１５V以下にでき、不純物濃度が１０１８／cm３程度である装置と比して、ΔVthを、１／１０以下に急激に小さくすることができる。
【００８２】
したがって、本実施形態のように、上記制御ゲート電極２の一部（制御ゲート電極２におけるONO層２２に上記一方向に重なる部分）の不純物濃度を、１０２０／cm３〜１０２１／cm３にすれば、隣接セルの閾値に殆ど影響しないメモリセルを構築することができて、読み出しエラーの可能性が非常に低くて、微細化に適した不揮発性半導体装置（例えば、フラッシュメモリ）を構築することができるのである。
【００８３】
尚、上記実施形態では、不揮発性半導体装置が、NOR型のフラッシュメモリであったが、この発明では、不揮発性半導体装置は、NAND型フラッシュメモリ、DINOR型フラッシュメモリ等、NOR型のフラッシュメモリ以外の不揮発性半導体装置であっても良い。
【００８４】
また、上記実施形態では、不純物の注入量は、浮遊ゲート電極１０間に埋設された制御ゲート電極２の多結晶シリコンの体積濃度が、１０２０〜１０２１／cm３となる様に設定されたが、この発明では、不純物の注入量は、浮遊ゲート電極間に埋設された制御ゲート電極の部分の多結晶シリコンの体積濃度が、１０２０／cm３よりも小さい値であっても良いし、１０２１／cm３よりも大きい値であっても良い。
【００８５】
また、上記実施形態では、浮遊ゲート電極１０間に埋設された制御ゲート電極２に、燐（P）を注入したが、燐の代わりに砒素（As）を注入しても良い。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態の不揮発性半導体記憶装置であるNOR型のフラッシュメモリを複数配列してなるNOR型フラッシュメモリセルアレイの平面図である。
【図２Ａ】フラッシュメモリセルアレイの模式断面図である。
【図２Ｂ】フラッシュメモリセルアレイの模式断面図である。
【図３Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図３Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図４Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図４Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図５Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図５Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図６Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図６Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図７Ａ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図７Ｂ】本発明の一実施形態の不揮発性半導体装置の製造方法を説明する図である。
【図８】容量結合の様子を、等価回路で示したものである。
【図９】制御ゲート電極の一部の多結晶シリコンの不純物濃度と、左右に隣接した２つのメモリセルの閾値を３Vから６Vに上げた場合における、メモリセルの閾値の上昇分（ΔVth）の関係を示す。
【図１０】従来のNOR型フラッシュメモリセルアレイを模式的に示す平面図である。
【図１１Ａ】図１０のＡＡ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【図１１Ｂ】図１０のＢＢ’線断面図であり、フラッシュメモリセルアレイの模式断面図である。
【図１２Ａ】書き込み／消去状態のメモリセルの閾値分布の一例を示す図である。
【図１２Ｂ】多値を記録できるフラッシュメモリの閾値分布の一例、正確には、４値を格納するメモリセルの閾値分布の一例を示す図である。
【図１３Ａ】多結晶シリコン中での空乏層の発生を説明する図である。
【図１３Ｂ】多結晶シリコン中での空乏層の発生を説明する図である。
【符号の説明】
【００８７】
１ 活性領域
２ 制御ゲート電極
４ メモリセル
５ ドレインコンタクト
７ シリコン基板
８ トレンチ
９ 素子分離領域
１０ 浮遊ゲート電極
１１ ソース
１３ ドレイン
１５ ビット線
１９ トンネル酸化膜
２２ ONO膜
【特許請求の範囲】
【請求項１】
一方向に互いに間隔をおいて配列された複数のメモリセルを備え、
上記各メモリセルは、
半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された浮遊ゲート電極と、
上記一方向と、上記半導体基板の上面に垂直な方向とを含む断面において、上記浮遊ゲート電極の上面および側面に形成された第２絶縁膜と
を備え、
上記複数のメモリセルは、
上記断面において、上記各第２絶縁膜の上面および側面に、共通の制御ゲート電極を備え、
上記一方向に隣接する上記メモリセルの上記浮遊ゲート電極の側面に形成されて上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記制御電極の上記部分の不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下である事を特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載された不揮発性半導体記憶装置において、
上記浮遊ゲート電極は、燐または砒素を含んでいることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、互いに一方向に離間する複数の活性領域を作成すると共に、上記各活性領域上に第１絶縁膜を形成し、
上記第１絶縁膜上に浮遊ゲート電極を形成した後、上記浮遊ゲートの上面および側面に、第２絶縁膜を形成し、
上記第２絶縁膜の上面および側面に、多結晶シリコン膜を堆積した後、上記一方向において、隣接する上記第２絶縁膜の間の領域に、不純物を注入して、その後、熱処理を行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
上記隣接する第２絶縁膜の間の領域に、注入される不純物の体積濃度は、１０２０／cm３以上かつ１０２１／cm３以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
上記浮遊ゲート電極は、燐またはヒ素がドープされた多結晶シリコン膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
一方向に互いに間隔をおいて配列された複数のメモリセルを備え、
上記各メモリセルは、
半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された浮遊ゲート電極と、
上記一方向と、上記半導体基板の上面に垂直な方向とを含む断面において、上記浮遊ゲート電極の上面および側面に形成された第２絶縁膜と
を備え、
上記複数のメモリセルは、
上記断面において、上記各第２絶縁膜の上面および側面に、共通の制御ゲート電極を備え、
上記一方向に隣接する上記メモリセルの上記浮遊ゲート電極の側面に形成されて上記一方向に互いに対向している上記第２絶縁膜の部分の間に位置する上記制御ゲート電極の部分は、不純物がドープされた多結晶シリコンで形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記制御電極の上記部分の不純物濃度は、１０２０／cm３以上かつ１０２１／cm３以下である事を特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載された不揮発性半導体記憶装置において、
上記浮遊ゲート電極は、燐または砒素を含んでいることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、互いに一方向に離間する複数の活性領域を作成すると共に、上記各活性領域上に第１絶縁膜を形成し、
上記第１絶縁膜上に浮遊ゲート電極を形成した後、上記浮遊ゲートの上面および側面に、第２絶縁膜を形成し、
上記第２絶縁膜の上面および側面に、多結晶シリコン膜を堆積した後、上記一方向において、隣接する上記第２絶縁膜の間の領域に、不純物を注入して、その後、熱処理を行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
上記隣接する第２絶縁膜の間の領域に、注入される不純物の体積濃度は、１０２０／cm３以上かつ１０２１／cm３以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
上記浮遊ゲート電極は、燐またはヒ素がドープされた多結晶シリコン膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【公開番号】特開２００８−２０５１８７（Ｐ２００８−２０５１８７Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３９５６４（Ｐ２００７−３９５６４）
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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