【課題】良好な特性を有する半導体装置及びその製造方法を提供する。
【解決手段】素子領域１及び素子分離領域２が交互にそれぞれが第１方向に延伸し、素子領域の第１部分上に形成された第１絶縁膜１０１と、第１絶縁膜上に形成された浮遊電極１０２と、浮遊電極上に形成された第２絶縁膜１０３と、第２絶縁膜上に形成された制御電極とを含む第１構造部１０と、素子領域の第２部分を含み、第１構造部と第１方向で接する第２構造部２０と、素子分離領域の第１部分上に形成された第２絶縁膜と第２絶縁膜上に形成された制御電極とを含み、第２方向で第１構造部に接する第３構造部３０と、素子分離領域の第２部分を含み、第２構造部と第２方向で接し第３構造部と第１方向で接する第４構造部４０と、第１、第２、第３及び第４構造部を覆う第３絶縁膜１０７とを備え、素子分離領域の第２部分は上方に突出した側壁部を有し、第３絶縁膜は側壁部の間に中空部を有する。 （もっと読む）

【課題】コストの増加を抑制して異なる開口幅の溝状絶縁部を形成可能な半導体装置の製造方法を提供する。
【解決手段】波長λの照射光４３を遮る遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＳがλ未満の素子分離溝３５と、遮光膜３３から下方の半導体基板１１方向に開けられ、開口幅ＤＷがλ以上の素子分離溝３６であって、照射光３３に感光する感光性膜４１で素子分離溝３５、３６の少なくとも内部を埋めて、開口幅ＤＳの方向に振動する偏光した照射光３３を感光性膜４１に照射し、感光性膜４１を現像して、露光した感光性膜４１を溶解除去し、感光性膜４１が全て除去された素子分離溝３６及び残された素子分離溝３５の内部及び上部にＣＶＤ絶縁膜を形成し、感光性膜４１の上面が露出するように加工し、素子分離溝３５の感光性膜４１を除去し、素子分離溝３５に塗布絶縁膜を形成する。 （もっと読む）

【課題】 簡易な工程で水素バリア膜を形成することで水素による信頼性劣化を抑制し、かつワード線間に空隙を設けてワード線間容量を減少させる。
【解決手段】 本発明は、半導体基板上１００に配置された複数のメモリセルトランジスタＣの電荷蓄積層１１および、前記複数の電荷蓄積層１１上にゲート間絶縁膜７を介して前記複数の電荷蓄積層１１を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極１７を形成する工程と、前記複数の制御ゲート電極１７の上面に接してまたがるように水素をブロックするバリア絶縁膜１５を形成する工程と、前記バリア絶縁膜１５の上面に層間絶縁膜１６を形成する工程と、を備え、少なくとも前記直交方向に隣接する電荷蓄積層１１のそれぞれの側壁と、前記半導体基板１００と前記バリア絶縁膜１５とで囲まれた領域が空隙２０となっていること、を特徴とする。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】電極間絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜１０を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜２と、電荷蓄積層３と、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜５と、制御電極６とを備え、第２の絶縁膜５のワード線方向の幅が、電荷蓄積層３の上面から該上面と対向する制御ゲート電極６の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜５が、制御ゲート電極６の下面において離れている前記メモリセルアレイとを備えている。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】従来のＳｉＮを用いた電荷蓄積膜に比べ、高効率に電荷を蓄積および消去でき、かつ、蓄積した電荷を長時間保持する半導体記憶素子、半導体記憶素子の製造方法を得る。
【解決手段】この半導体記憶素子は、半導体基板に設けられたソース領域およびドレイン領域と、ソース領域およびドレイン領域との間の半導体基板上に設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷蓄積膜と、電荷蓄積膜上に設けられたブロック絶縁膜と、ブロック絶縁膜上に設けられたゲート電極と、電荷蓄積層とブロック絶縁膜との界面付近に設けられた気体分子を含む領域とを具備する。 （もっと読む）

【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。 （もっと読む）

【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。 （もっと読む）

【課題】セル間干渉を抑制し、カップリング係数を大きくできる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層１０４と、前記トンネル絶縁膜間の前記半導体基板表面部に前記第１の方向に直交する第２の方向に沿って形成され、絶縁膜１０８と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部１０９と、を有する素子分離領域１０７と、前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第１の方向に沿って帯状に形成されたインターポリ絶縁膜１０５と、前記インターポリ絶縁膜上に形成された制御ゲート電極１０６と、を備える。 （もっと読む）

【課題】選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、ワード線を制御するワード線駆動回路１６と、ビット線を制御するビット線選択回路１２と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路１７とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタＳ２に隣接するメモリセルＭＴ７が非選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に第１電圧Ｖsgを与え、選択トランジスタに隣接するメモリセルＭＴ７が選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に選択トランジスタの閾値電圧Ｖthよりも大きくかつ前記第１電圧Ｖsgよりも小さい第２電圧ＶsgLを与える。 （もっと読む）

【課題】BiCSメモリのリードディスターブを改善する。
【解決手段】三次元積層不揮発性半導体メモリでは、第一ブロックは、リード対象となるメモリセルを含む選択された第一セルユニット及びリード対象となるメモリセルを含まない非選択の第二セルユニットを有する。第二セルユニット内のリード電位Vcgrvが印加されるメモリセルよりもビット線BL<0>,BL<1>側に存在するメモリセルのチャネルに接地電位を与えた状態で第一ブロック内のワード線WL<0>,WL<1>,WL<2>,WL<3>にリード電位Vcgrv又はそれよりも高い転送電位Vreadを印加し、この後、第二セルユニット内の全てのメモリセルをビット線BL<0>,BL<1>から切断し、ビット線BL<0>,BL<1>をプリチャージ電位にして、第一セルユニット内のリード対象となるメモリセルに対してリードを実行する。 （もっと読む）

【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に所定間隔を空けて形成され、順に積層された第１の絶縁膜１０２、電荷蓄積層１０３、金属酸化物を含む第２の絶縁膜１０４、及び制御ゲート電極１０５をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜１１０と、互いに隣接ワードラインの制御ゲート電極１０５間に形成された第４の絶縁膜１１１と、第３の絶縁膜１１０及び第４の絶縁膜１１１に囲まれ、互いに隣接するワードラインの電荷蓄積層間１０３に位置する空洞部１１２と、を備える。 （もっと読む）

【課題】半導体記憶装置のワード線間容量を低減する。
【解決手段】半導体記憶装置７０には、メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には第１のゲート絶縁膜４を介して絶縁膜９が形成される。絶縁膜９上、メモリトランジスタのゲート側面、及びメモリトランジスタのゲートに相対向する選択トランジスタのゲート側面には、絶縁膜１０が設けられる。金属シリサイド膜１０、絶縁膜９、絶縁膜１０、絶縁膜１２、及び絶縁膜１３を覆うように絶縁膜１４が半導体基板１と平行に設けられる。メモリトランジスタのゲート間、及びメモリトランジスタのゲートと選択トランジスタのゲート間には、下端及び側面が絶縁膜１０で遮蔽され、上端が絶縁膜１４で遮蔽される空隙部１１が設けられる。 （もっと読む）

【課題】動作速度を向上させた半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成された複数のワードラインＷＬと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接するワードラインＷＬ１との間隔Ｌ１がワードラインＷＬの幅Ｌ２の３倍以上となる選択トランジスタＳＴと、ワードラインＷＬ及び選択トランジスタＳＴの上面を覆うように形成された層間絶縁膜１６と、ワードラインＷＬ間に位置し、上部を層間絶縁膜１６に覆われた第１の空洞部２０と、選択トランジスタＳＴに隣接するワードラインＷＬ１の選択トランジスタＳＴに対向する側壁部に形成され、上部が層間絶縁膜１６に覆われた第２の空洞部２０と、選択トランジスタＳＴの側壁部に形成され、上部が層間絶縁膜１６に覆われた第３の空洞部２０と、を備える。 （もっと読む）

【課題】トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させる
【解決手段】シリコン基板１は、トレンチ１ａに素子分離用絶縁膜２ａを埋め込んでＳＴＩ２を形成し、活性領域３を分離形成している。シリコン基板１の活性領域３の表面には第１のゲート絶縁膜５、浮遊ゲート電極６、第２のゲート絶縁膜７、制御ゲート電極８が積層形成されたゲート電極ＭＧが設けられている。ＳＴＩ２のトレンチ１ａの内壁面には素子分離用絶縁膜２ａとの間に５Åの膜厚のアルミナ膜からなる絶縁薄膜４が設けられている。これにより、素子分離用絶縁膜２ａがポリシラザンのような塗布型酸化膜を用いた場合でも、不純物に起因した固定電荷を中和してリーク電流の低減を図れる。 （もっと読む）

【課題】隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置の製造方法を提供する。
【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板上に、トンネル絶縁膜を挟んで、上部及びチャネル幅方向の側部の一部が露出する複数の浮遊ゲート電極１０ａを形成する工程と、浮遊ゲート電極１０３ａの露出表層部を化学反応させて、電極間絶縁膜の最下層となる第１の絶縁膜１０９ａを浮遊ゲート電極１０３ａ上に形成するのと同時に、浮遊ゲート電極１０３ａの上部のチャネル幅方向の幅を、浮遊ゲート電極１０３ａの下部のチャネル幅方向の幅よりも狭くする工程と、電極間絶縁膜１０９ａ上に互いに対向する浮遊ゲート電極１０３ａの間に一部が埋め込まれている制御ゲート電極を形成する工程と、を具備する。 （もっと読む）

【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリの動作速度を向上させること。
【解決手段】不揮発性半導体メモリは、半導体基板１と、半導体基板１上にゲート絶縁膜１０を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され第１ゲート電極ＷＧから電気的に絶縁された第２ゲート電極ＣＧ１、ＣＧ２と、半導体基板１と第２ゲート電極ＣＧ１、ＣＧ２との間に少なくとも形成された電荷トラップ膜３０と、を備える。第１ゲート電極ＷＧは、ゲート絶縁膜１０に接触する下方部ＷＧ−Ｌと、下方部ＷＧ−Ｌの上に形成された上方部ＷＧ−Ｕと、を含む。上方部ＷＧ−Ｕと第２ゲート電極ＣＧ１、ＣＧ２との間隔は、下方部ＷＧ−Ｌと第２ゲート電極ＣＧ１、ＣＧ２との間隔より大きい。 （もっと読む）

いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
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