半導体記憶装置
【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングなどにより誤動作が発生しやすくなる。このため、誤動作が発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルトランジスタでは、電荷蓄積層の膜厚が数ナノメートル程度と薄いので、フローティングゲート電極膜を使用する積層ゲート構造のものに比較し、誤動作を大幅に抑制することができる。しかしながら、チャージトラップ型フラッシュ構造のメモリセルトランジスタであっても、更にセル間間隔が狭くなるとメモリセルのワードライン間の半導体基板に拡散層形成用としてイオン注入されるイオン種のドーズロスが発生してメモリセル電流が低下する。また、更にセル間間隔が狭くなると、電荷蓄積層を隣接するメモリセルの電荷蓄積層と分離しない場合は、メモリセルトランジスタの電荷蓄積層に蓄積された電荷が、隣接するメモリセルトランジスタの電荷蓄積層に移動することにより、しきい値変動が生じる。また、微細化するとメモリセルトランジスタの書込時に電荷蓄積層に一様に電界がかからないことに起因して書込電荷が一様に書き込まれず、書込後の放置によって、当該メモリセルトランジスタの電荷蓄積層内部で書込電荷の再分布が生じ、メモリセルトランジスタのしきい値変動が生じる可能性がある。この結果、チャージトラップ型フラッシュ構造の半導体記憶装置を高集積化することが困難となる問題点が生じる。
【特許文献１】特開２００３−７８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタとを具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成されることを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に形成される前記半導体基板とは逆導電型の半導体層とを具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第２の絶縁膜は底部が上部よりも幅が広く、前記第１の絶縁膜は、前記第２の絶縁膜の底部端よりも内側に設けられ、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記第１の絶縁膜が存在する部分と、前記半導体基板とは逆導電型の半導体層間の前記半導体基板表面に、前記半導体基板とは逆の反転層が形成され、前記反転層と前記半導体基板とは逆導電型の半導体層が連結することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図、図２は図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図である。本実施例では、ブロック膜としての高誘電率絶縁膜を台形形状し、電荷蓄積膜及びゲート絶縁膜を高誘電率絶縁膜の底部端よりも内側に形成し、ソース或いはドレインとなる拡散層を省略している。
【００１０】
図１（ａ）に示すように、半導体記憶装置７０には、複数のユニットメモリセルが設けられる。複数のユニットメモリセルはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイを構成する。半導体記憶装置７０は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。チャージトラップ型フラッシュメモリは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）やＴＡＮＯＳ（TaN AlO Nitride Oxide Silicon）と呼称される場合がある。
【００１１】
ユニットメモリセルには、図示しないセンスアンプに接続されるビット線ＢＬ側に選択トランジスタＳＴＲが設けられ、ソース線ＳＬ側に選択トランジスタＳＴＲが設けられ、その間に縦続接続される複数のメモリトランジスタＭＴＲが設けられる。ビット線ＢＬ１、ＢＬ２、及びＢＬ３と、制御線ＳＧＤ、ワード線ＷＬｎ、・・・、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１２】
制御線ＳＧＤは、図示しないセンスアンプに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに接続される。ワード線ＷＬｎは、ビット線ＢＬ１乃至３に接続されるｎ番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ４は、ビット線ＢＬ１乃至３に接続される４番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１乃至３に接続される３番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至３に接続される２番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至３に接続される１番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに接続される。
【００１３】
図１（ｂ）に示すように、半導体記憶装置７０では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３、ワード線ＷＬ４、・・・、ワード線ＷＬｎ、制御線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至３が横方向（図中）に互いに離間され並列配置される。ビット線ＢＬ間には素子分離領域が設けられ、ビット線ＢＬの間を分離している。ソース線ＳＬとビット線ＢＬ１乃至３の交差部分にはソース線コンタクトＳＬＣが設けられる。制御線ＳＧＤと図示しないセンスアンプの間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。
【００１４】
図２に示すように、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタのゲートを構成する。
【００１５】
メモリセルトランジスタのゲート間のゲート絶縁膜２は、半導体基板１の表面を覆っている。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有するシリコン酸化膜よりも誘電率が高い絶縁膜である。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。つまり、ゲート電極膜５及び絶縁膜６のチャネル長方向における寸法は、高誘電率絶縁膜４の底部のチャネル長方向における寸法よりも狭い。なお、ゲートの低抵抗化のために、ゲート電極膜５をシリサイド化する場合、ゲート加工用マスクとしての絶縁膜６はシリサイド化の前に除去される。
【００１６】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法を有する。メモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面には、メモリセルトランジスタＭＴＲのソース或いはドレインとなるＮ＋層が設けられていない。
【００１７】
メモリセルトランジスタＭＴＲの書き込み、読み出し、及び消去動作の時、メモリセルトランジスタのゲートと半導体基板１間、或いはメモリセルトランジスタのゲート間などに高電界が発生し、ワードライン間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。反転層３１は電荷蓄積膜３の端部の半導体基板１表面まで延在する。この反転層３１は、制御線ＳＤＧに接続される制御トランジスタＳＴＲ及び制御線ＳＧＳに接続される制御トランジスタＳＴＲのソース或いはドレイン層からの電荷転送の機能を果たし、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み及び読み出し動作が行われる。
【００１８】
次に、半導体記憶装置の動作について図３乃至６を参照して説明する。図３はメモリセルトランジスタのワード線ＷＬ間隔に対する読み出し動作時でのフリンジ電界の関係を示す図、図中実線（ａ）は高誘電率絶縁膜が台形形状を有する場合、図中破線（ｂ）は高誘電率絶縁膜が垂直形状を有する場合、図４は半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図、図５は半導体記憶装置の読み出し動作を説明する図、図５（ａ）はメモリセルブロックを示す図、図５（ｂ）は読み出し動作条件を示す図、図６は半導体記憶装置の消去動作を説明する図、図６（ａ）はメモリセルブロックを示す図、図６（ｂ）は消去動作条件を示す図である。
【００１９】
ここで、図３のフリンジ電界の強度はシミュレーションから算出したものである。図３のフリンジ電界シミュレーションは、隣接するワード線ＷＬが書き込み状態で電荷蓄積層に電子が蓄積されている読み出し時のワーストケースのものである。このため、メモリセルトランジスタのトンネル絶縁膜にかかる電界より、フリンジ電界が強くなる。メモリセルトランジスタが消去状態もしくは中性状態のときは、高誘電率膜の下に存在するトンネル絶縁膜下の部分の電界がフリンジ電界より強くなる。なお、ワード線ＷＬ間のフリンジ電界が、メモリセルトランジスタのトンネル電界より強いのは、書き込み状態のワーストケースの読み出し時に限定される。
【００２０】
図３に示すように、ブロック膜としての高誘電率絶縁膜４の両端部の形状により、メモリセルトランジスタのワード線ＷＬ間の読み出し動作時でのワードライン間のフリンジ電界の強度が変化する。ここでは、非選択ワード線ＷＬにパス電圧Ｖｒｅｄを５．５Ｖにし、選択ワード線ＷＬを０Ｖに設定している。メモリセルトランジスタのワード線ＷＬ間の埋め込み材料となる層間絶縁膜８には、比誘電率３．９を有するシリコン酸化膜と同程度の誘電率を有する、例えばＴＥＯＳ膜を用い、高誘電率絶縁膜４には比誘電率が略１０のＡｌ２Ｏ３膜（アルミナ膜）を用いている。
【００２１】
高誘電率絶縁膜４の端部が垂直な形状の場合（図中破線（ｂ）で、テーパー角９０°の場合）、メモリセルトランジスタのゲートは略垂直な形状となり、台形形状の高誘電率絶縁膜４に比べてメモリセルトランジスタのワード線ＷＬ間隔が広くなる。このため、セル書き込み状態においてトンネル酸化膜としてのゲート絶縁膜５に印加される電界よりもフリンジ電界の方が強くなる領域が比較的狭いワード線ＷＬ間隔に限られる。
【００２２】
一方、高誘電率絶縁膜４が台形形状の場合（図中実線（ａ）で、テーパー角７０°の場合）、メモリセルトランジスタのゲートは高誘電率絶縁膜４の部分が他の部分よりもせり出した形状となり、高誘電率絶縁膜４の底部間隔が狭くなる。このため、セル書き込み状態においてトンネル酸化膜としてのゲート絶縁膜５に印加される電界よりもフリンジ電界の方が強くなる領域が、高誘電率絶縁膜４の端部が垂直な形状の場合に比べ、比較的広いワード線ＷＬ間隔まで拡大する。したがって、高誘電率絶縁膜４のテーパー角を緩やかにするほどフリンジ電界をトンネル酸化膜電界よりも強くでき、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層を形成しやすくなる。
【００２３】
なお、消去動作では、ｎ＋拡散層を導入していないため、Ｐ型半導体基板１の表面でホールの蓄積層が形成され、このホールが電荷蓄積層に注入されることにより消去される。
【００２４】
図４（ａ）に示すように、メモリセルブロックのワード線ＷＬ３とビット線ＢＬ２で選択されるメモリセルトランジスタを選択トランジスタとして書き込み動作を行う場合、図４（ｂ）に示すように、選択トランジスタに“０（ゼロ）”を書き込むとき、対応するビット線ＢＬを“０Ｖ”にし、選択トランジスタに“１”を書き込むとき、対応するビット線ＢＬを昇圧された高電位側電源電圧Ｖｄｄにする。ソース線ＳＬを０Ｖにする。制御線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、制御線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して制御トランジスタＳＴＲを“ＯＮ”させる。選択されたワード線ＷＬ３を書き込み電圧Ｖｐｇｍにし、非選択のワード線ＷＬを中間電圧Ｖｍにしている。
【００２５】
ここで、書き込み電圧Ｖｐｇｍを、例えば２０Ｖに設定し、中間電圧Ｖｍを、例えば６Ｖに設定している。このため、ワード線ＷＬ間のフリンジ電界が図３に示すようになるので、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み動作が可能となる。
【００２６】
図５（ａ）に示すように、メモリセルブロックのワード線ＷＬ３とビット線ＢＬ２で選択されるメモリセルトランジスタを選択トランジスタとして読み出し動作を行う場合、図５（ｂ）に示すように、対応するビット線ＢＬを（＋）電圧のプリチャージ電圧Ｖｂｌにし、ソース線ＳＬを０Ｖにする。制御線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、制御線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して制御トランジスタＳＴＲを“ＯＮ”させる。選択されたワード線ＷＬ３を０Ｖにし、非選択のワード線ＷＬをパス電圧Ｖｒｅａｄにしている。
【００２７】
ここで、パス電圧Ｖｒｅａｄを、例えば５．５Ｖに設定している。このため、ワード線ＷＬ間のフリンジ電界が書込状態のメモリセルトランジスタの読み出し時におけるトンネル酸化膜電界よりも強くなるので、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの読み出し動作が可能となる。
【００２８】
図６（ａ）に示すように、メモリセルブロックを一括消去動作を行う場合、図６（ｂ）に示すように、対応するビット線ＢＬ、制御線ＳＧＤ、ソース線ＳＬ、及び制御線ＳＧＳをフローティングにし、半導体基板１を消去電圧Ｖｅｒａにし、ワード線ＷＬを０Ｖにする。また、Pウエル層を形成している場合には、このＰウエル層に消去電圧Ｖｅｒａを加える。
【００２９】
ここで、消去電圧Ｖｅｒａを、例えば２０Ｖに設定している。このため、メモリセルブロックのメモリセルトランジスタに格納される情報は一括消去される。
【００３０】
次に、半導体記憶装置の製造方法について、図７乃至図１０を参照して説明する。図７乃至図９は半導体記憶装置の製造工程を示す断面図、図１０はゲート側面に空隙が発生した半導体記憶装置を示す断面図である。
【００３１】
図７に示すように、まず、Ｐ型シリコンである半導体基板１上に、ゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、ゲート電極膜５、及び絶縁膜６を積層形成する。
【００３２】
ここで、ゲート絶縁膜２には、トンネル酸化膜として厚さ０．５〜１０ｎｍの範囲のＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（Equivalent Oxide Thickness）換算で同じ厚さのＳｉＮ膜／ＳｉＯ２膜の積層膜（ＳｉＯ２が半導体基板１側）、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。
【００３３】
電荷蓄積膜３には、厚さ３〜５０ｎｍの範囲のＳｉＮ膜（シリコン窒化膜）を用いているが、代わりにＨｆＡｌＯ膜を用いてもよい。また、シリコン酸化膜よりも誘電率の高いＡｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率の絶縁膜を含む積層膜を用いてもよい。その場合の積層膜は、ＳｉＮ膜／高誘電率の絶縁膜／ＳｉＮ膜、ＨｆＡｌＯ膜／高誘電率の絶縁膜／ＳｉＮ膜（ゲート絶縁膜２側がＳｉＮ膜）、ＳｉＮ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜、或いはＨｆＡｌＯ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜などである。
【００３４】
ブロック膜としての高誘電率絶縁膜４には、厚さ５〜３０ｎｍの範囲のＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。その場合の積層膜は、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜、高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜／高誘電率絶縁膜などである。
【００３５】
ゲート電極膜５には、Ｐ型不純物が高濃度にドープされた厚さ１０〜５００ｎｍの範囲のＰ＋多結晶シリコン膜と金属シリサイドの積層膜を用いているが、代わりにＰ＋多結晶シリコン膜やＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いてもよい。また、金属膜／多結晶シリコンの積層膜、或いは金属膜／窒化金属膜の積層膜などを用いてもよい。この場合、金属シリサイドとしては、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどであり、金属としてはＷなどであり、窒化金属としてはＷＮ、ＴａＮ、ＴｉＮなどであり、炭化金属としてＴａＣなどである。
【００３６】
絶縁膜６は、ゲート形成用のマスク材として用いられる。絶縁膜６には、ＳｉＮ膜（シリコン窒化膜）を用いているが、代わりにＳｉＯ２膜（シリコン酸化膜）を用いてもよい。なお、ゲート電極膜５をシリサイド化する場合、シリサイド化の前に絶縁膜６は除去される。
【００３７】
次に、周知のリソグラフィー法を用いて、レジスト膜２１を形成し、レジスト膜２１をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により絶縁膜６をエッチングする。
【００３８】
続いて、図８に示すように、レジスト膜２１を除去後、絶縁膜６をマスクとして、例えばＲＩＥ法によりゲート電極膜５及び高誘電率絶縁膜４をエッチングする。このとき、絶縁膜６（Ａｌ２Ｏ３膜）などの金属酸化膜のＲＩＥ加工ではエッチング中に側壁面などに発生するデポ物がシリコン、シリコン酸化膜、或いはＳｉＮ膜などに比べ残留しやすく絶縁膜６（Ａｌ２Ｏ３膜）の形状がテーパーとなる。
【００３９】
ここで、絶縁膜６（Ａｌ２Ｏ３膜）を垂直にエッチングしようとし、デポ物によるエッチング速度の低下を打ち消すために、例えばＲＩＥでの高周波電力を増加させた場合、絶縁膜６（Ａｌ２Ｏ３膜）直下の電荷蓄積膜３やゲート絶縁膜２がオーバーエッチングされ、電荷蓄積膜３のエッチングの際にＰ型シリコンである半導体基板１にえぐれ（ガウジングとも呼称される）が発生し、メモリセルの電流が低下するという問題点がある。
【００４０】
そして、図９に示すように、半導体基板１上に側壁絶縁膜７となる絶縁膜を全面に堆積し、例えば、ＲＩＥ法を用いて絶縁膜６、ゲート電極膜５、及び高誘電率絶縁膜４の端部に側壁絶縁膜７を形成する。
【００４１】
次に、絶縁膜６及び側壁絶縁膜７をマスクとして、例えば電荷蓄積膜３をＲＩＥ法でエッチングして側面を露出後、例えばウエットエッチング法により露出された電荷蓄積膜３の端部をエッチングし、電荷蓄積膜３を高誘電率絶縁膜４よりも内側に後退させる。
【００４２】
このゲート電極膜５が乗っていない部分、すなわち側壁絶縁膜７の下にあたる部分では、書き込み及び消去時の電荷蓄積膜３にかかる電界が低下している。そこで、電荷蓄積膜３を高誘電率絶縁膜４よりも、ゲート電極５が乗っている部分まで内側に後退させることにより、電荷蓄積膜３にかかる電界を向上させることができる。ここでは、ゲート絶縁膜２をエッチング除去していないが、電荷蓄積膜３間のゲート絶縁膜２の端部をエッチングしてもよい。その結果、ゲート間の半導体基板１の表面に形成される反転層３１がゲート絶縁膜２の膜厚バラツキに左右されずに形成できる。
【００４３】
続いて、メモリセルトランジスタのゲート側面を覆うように層間絶縁膜８を形成する。層間絶縁膜８形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＭＯＮＯＳ構造のＮＡＮＤ型フラッシュメモリとしての半導体記憶装置７０が完成する。
【００４４】
図１０に示すように、層間絶縁膜８が、例えば被覆能力の低いものである場合、側壁絶縁膜７及び高誘電率絶縁膜４の下面、ゲート絶縁膜２の上面、電荷蓄積膜３の側面に囲まれた部分に空隙４１が発生する。この空隙４１により、メモリセルトランジスタの電荷蓄積膜３間の寄生容量を低減することができる。なお、空隙４１は信頼性低下やメモリセルトランジスタの特性劣化などの要因とはならない。
【００４５】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有し、ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界がトンネル酸化膜であるゲート絶縁膜２電界よりも強くなり、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。
【００４６】
このため、ソース或いはドレインとなるＮ＋層がなくとも、反転層３１がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７０ではメモリセル電流の低下を抑制することができる。したがって、メモリセルトランジスタのハーフピッチを狭く出来、半導体記憶装置７０を従来よりも高集積化することができる。また、ブロック膜としての高誘電率絶縁膜４の端部をテーパーをもたせた台形形状にしているので、ゲート加工時の半導体基板１のえぐれの発生を抑制することができ、メモリセル電流の低下を抑制することができる。更に、メモリセルトランジスタのゲート間にソース或いはドレインとなるＮ＋層を形成していないので、半導体記憶装置７０の製造工程を短縮化することできる。
【００４７】
なお、本実施例では、Ｐ型シリコンである半導体基板１上にメモリセルトランジスタを形成しているが、Pウエル層上やＳＯＩ（silicon on insulator）基板上にメモリセルトランジスタを形成してもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１１は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲート間の半導体基板表面にＮ+層を設けている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図１１に示すように、半導体記憶装置７１には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタＭＴＲのゲートを構成する。メモリセルトランジスタＭＴＲのゲート間における半導体基板１の表面には、Ｎ＋層２２が設けられる。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有する。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。つまり、ゲート電極膜５及び絶縁膜６の寸法は、高誘電率絶縁膜４の底部の寸法よりも狭い。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。半導体記憶装置７１は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００５１】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法である。メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時に、ワード線ＷＬ間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面のゲート絶縁膜２端部とＮ＋層２２の間に反転層３１が形成される。この反転層３１とＮ＋層２２により、電子の転送が可能となり、メモリセルトランジスタＭＴＲの書き込み及び読み出し動作が行われる。
【００５２】
次に、半導体記憶装置の製造方法について図１２を参照して説明する。図１２は半導体記憶装置の製造工程を示す断面図である。ここで、本実施例では、メモリセルトランジスタのゲート形成までは実施例１と同様なので図示及び説明を省略する。
【００５３】
図１２に示すように、メモリセルトランジスタＭＴＲのゲート形成後、Ａｓ（砒素）を、例えば加速電圧（Ｖａｃ）１〜５０ＫｅＶ、ドーズ量（Ｑｄ）１×１０１３〜５×１０１４の範囲で半導体基板１表面にイオン注入する。メモリセルトランジスタＭＴＲのゲート絶縁膜２は側壁絶縁膜７が形成されている部分よりも内側に形成されているので、イオン注入層はゲート絶縁膜２の端部と離間し形成される。なお、Ａｓ（砒素）の代わりにＰ（燐）やＳｂ（アンチモン）を用いてもよい。
【００５４】
次に、高温熱処理を行い、イオン注入層を活性化及び熱拡散させてＮ＋層２２を形成する。これ以降の工程は、実施例１と同様なので説明を省略する。
【００５５】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有し、ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。メモリセルトランジスタＭＴＲのゲート間における半導体基板１の表面には、ゲート絶縁膜２と離間したＮ＋層２２が設けられる。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界がトンネル酸化膜であるゲート絶縁膜２電界よりも強くなり、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面のゲート絶縁膜２の端部とＮ＋層２２の間に反転層３１が形成される。
【００５６】
このため、反転層３１及びＮ＋層２２がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７１ではメモリセル電流の低下を抑制することができる。したがって、メモリセルトランジスタのハーフピッチを狭く出来、半導体記憶装置７１を従来よりも高集積化することができる。また、ブロック膜としての高誘電率絶縁膜４の端部をテーパーをもたせた台形形状にしているので、ゲート加工時の半導体基板１のえぐれの発生を抑制することができ、メモリセル電流の低下を抑制することができる。
【実施例３】
【００５７】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１３は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図１３に示すように、半導体記憶装置７２には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタＭＴＲのゲートを構成する。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有する。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも外側に形成される。電荷蓄積膜３の端部は、側壁絶縁膜７の端部上に設けられる。半導体記憶装置７２は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００６０】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法である。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時には、ワード線ＷＬ間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。この反転層３１により、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタＭＴＲの書き込み及び読み出し動作が行われる。
【００６１】
なお、本実施例の半導体記憶装置７２では、実施例１と異なり、側壁絶縁膜７をマスクとして電荷蓄積層３のＲＩＥによるエッチング後、電荷蓄積層３のウエットエッチング等による電荷蓄積層３の内側への後退を行っていない。
【００６２】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、及び高誘電率絶縁膜４は、底部が上部より広い台形形状を有している。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時には、ワード線ＷＬ間のフリンジ電界によって、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。このため、実施例１と同様な効果を有する。
【実施例４】
【００６３】
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００６４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図１４に示すように、半導体記憶装置７３には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２はメモリセルトランジスタのゲートを構成する。半導体記憶装置７３は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００６６】
半導体基板１の表面には、メモリセルトランジスタのソース或いはドレインとなるＮ＋層２２が選択的に設けられる。メモリセルトランジスタのゲート絶縁膜２は、半導体基板１の表面を覆っている。電荷蓄積膜３は、半導体基板１の上部方向から下部方向をみて、Ｎ＋層２２の間にＮ＋層２２とオーバーラップするようにゲート絶縁膜２を介して設けられる。
【００６７】
高誘電率絶縁膜４は、端部が電荷蓄積膜３よりも端部が外側になるように電荷蓄積膜３上に設けられる。積層形成される第１のゲート電極膜５１及び第２のゲート電極膜５２は、高誘電率絶縁膜４の中央部側の上部に設けられる。側壁絶縁膜７は、第１のゲート電極膜５１及び第２のゲート電極膜５２の端部を覆うように、高誘電率絶縁膜４の端部側の上部に設けられる。ゲート絶縁膜２及びメモリセルトランジスタのゲートを覆うように、半導体基板１の第１主面（表面）に層間絶縁膜８が設けられる。
【００６８】
ここで、電荷蓄積膜３のチャネル長方向の電荷蓄積膜長ＬＤＣ、高誘電率絶縁膜４のチャネル長方向の高誘電率絶縁膜長ＬＨＫの関係は、
LHK＞LDC・・・・・・・・・・・・式（１）
に設定される。つまり、高誘電率絶縁膜４は電荷蓄積膜３の寸法よりも広く形成され、また第１のゲート電極膜５１、及び第２のゲート電極膜５２の寸法よりも広く形成される。
【００６９】
このため、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動による、メモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。この結果、メモリセルトランジスタを微細化（ハーフピッチの縮小化）でき半導体記憶装置７３を高集積化することができる。ここでは、ビット線方向について図示及び説明をしているがワード線方向についても、高誘電率絶縁膜４を電荷蓄積膜３の寸法よりも広く形成し、また第１のゲート電極膜５１、及び第２のゲート電極膜５２の寸法よりも広く形成してもよい。
【００７０】
次に、半導体記憶装置の製造方法について図１５乃至１９を参照して説明する。図１５乃至１９は半導体記憶装置の製造工程を示す断面図である。
【００７１】
図１５に示すように、まず、Ｐ型シリコンである半導体基板１上に、ゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２を積層形成する。
【００７２】
ここで、第１のゲート電極膜５１には、窒化タンタル（ＴａＮ）を用いているが、代わりに窒化金属としてのＷＮ、ＴｉＮや炭化金属としてのＴａＣや金属シリサイドとしてのＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどを用いてもよい。第２のゲート電極膜５２には、Ｐ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜を用いているが、代わりにＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜などを用いてもよい。
【００７３】
第２のゲート電極膜５２形成後、周知のリソグラフィー法を用いて、メモリセルトランジスタ形成領域にレジスト膜５３を形成する。
【００７４】
次に、図１６に示すように、レジスト膜５３をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により第１のゲート電極膜５１及び第２のゲート電極膜５２をエッチングする。ＲＩＥエッチング後、レジスト膜５３、第１のゲート電極膜５１、及び第２のゲート電極膜５２をマスクにして、高誘電率絶縁膜（第２の絶縁膜）４、電荷蓄積膜（第１の絶縁膜）３、及びゲート絶縁膜２を介して半導体基板１表面にＮ型不純物をイオン注入する。
【００７５】
続いて、図１７に示すように、レジスト膜５３を除去後、例えば熱処理により図示しないイオン注入層を活性化させてＮ＋層２２を形成する。高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２上に絶縁膜を堆積し、例えば全面エッチバック処理を行って第１のゲート電極膜５１及び第２のゲート電極膜５２の側面に側壁絶縁膜７を形成する。
【００７６】
そして、図１８に示すように、側壁絶縁膜７及び第２のゲート電極膜５２をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、Ｎ＋層２２上の高誘電率絶縁膜（第２の絶縁膜）４及び電荷蓄積膜（第１の絶縁膜）３をエッチングする。ここでは、高誘電率絶縁膜（第２の絶縁膜）４が垂直にエッチングされているが実施例１と同様に台形形状になる場合もある。
【００７７】
次に、図１９に示すように、例えばウエットエッチング液を用いて、高誘電率絶縁膜（第２の絶縁膜）４の端部をエッチングして、第１のゲート電極膜５１及び第２のゲート電極膜５２と略同一寸法幅まで後退させる。これ以降の工程は実施例１と同様なので図示及び説明を省略する。
【００７８】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。電荷蓄積膜３は、半導体基板１の上部方向から下部方向からみて、メモリセルトランジスタのソース或いはドレインとなるＮ＋層２２の間にＮ＋層２２とオーバーラップするようにゲート絶縁膜２を介して設けられる。高誘電率絶縁膜４は、電荷蓄積膜３、第１のゲート電極膜５１、及び第２のゲート電極膜５２よりも端部が外側に設けられる。
【００７９】
このため、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動によるメモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。したがって、メモリセルトランジスタを微細化でき半導体記憶装置７３を従来よりも高集積化することができる。
【実施例５】
【００８０】
次に、本発明の実施例５に係る半導体記憶装置について、図面を参照して説明する。図２０は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００８１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８２】
図２０に示すように、半導体記憶装置７４には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２はメモリセルトランジスタのゲートを構成する。半導体記憶装置７４は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００８３】
電荷蓄積膜３は、ゲート絶縁膜２上に設けられる。高誘電率絶縁膜４は、端部が電荷蓄積膜３よりも外側になるように電荷蓄積膜３上に設けられる。積層形成される第１のゲート電極膜５１及び第２のゲート電極膜５２は、高誘電率絶縁膜４の中央部側の上部に設けられる。側壁絶縁膜７は、第１のゲート電極膜５１及び第２のゲート電極膜５２の端部を覆うように、高誘電率絶縁膜４の端部側の上部に設けられる。
【００８４】
ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、第２のゲート電極膜５２、及び側壁絶縁膜７は、実施例４と同様な形状を有し、半導体記憶装置７４にはメモリセルトランジスタのゲート間にＮ＋層が設けられていない。
【００８５】
メモリセルトランジスタＭＴＲの書き込み、読み出し、及び消去動作の時、メモリセルトランジスタのゲートと半導体基板１間、或いはメモリセルトランジスタのゲート間などに高電界が発生し、ワードライン間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。
【００８６】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。電荷蓄積膜３は、ゲート絶縁膜２上に設けられる。高誘電率絶縁膜４は、電荷蓄積膜３、第１のゲート電極膜５１、及び第２のゲート電極膜５２よりも端部が外側に設けられる。メモリセルトランジスタの書き込み及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界により、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。
【００８７】
このため、ソース或いはドレインとなるＮ＋層がなくとも、反転層３１がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７４ではメモリセル電流の低下を抑制することができる。また、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動による、メモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。したがって、メモリセルトランジスタを微細化でき半導体記憶装置７４を従来よりも高集積化することができる。
【００８８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８９】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタとを具備し、ビット線とソース線の間に第１及び第２のメモリセルトランジスタが縦続接続され、前記メモリセルトランジスタのゲートがワード線に接続され、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記第１及び第２のメモリセルトランジスタが動作する半導体記憶装置。
【００９０】
（付記２） 前記第２の絶縁膜の端部は、前記第１の絶縁膜及びゲート電極膜よりも外側に設けられる付記１に記載の半導体記憶装置。
【００９１】
（付記３） 前記第２の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜である高誘電率絶縁膜を含む積層膜であり、前記積層膜は前記第１の絶縁膜側から、ＳｉＯ２膜／前記高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／前記高誘電率絶縁膜、前記高誘電率絶縁膜／ＳｉＯ２膜、或いは前記高誘電率絶縁膜／ＳｉＯ２膜／前記高誘電率絶縁膜である付記１又は２に記載の半導体記憶装置。
【００９２】
（付記４） 前記第１の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜である高誘電率絶縁膜を含む積層膜であり、前記積層膜は前記ゲート絶縁膜側から、ＳｉＮ膜／前記高誘電率絶縁膜／ＳｉＮ膜、ＨｆＡｌＯ膜／前記高誘電率絶縁膜／ＳｉＮ膜、ＳｉＮ膜／前記高誘電率絶縁膜／ＨｆＡｌＯ膜、或いはＨｆＡｌＯ膜／前記高誘電率絶縁膜／ＨｆＡｌＯ膜である付記１乃至３のいずれかに記載の半導体記憶装置。
【００９３】
（付記５） 前記ゲート絶縁膜は、ＳｉＯ２膜或いはＳｉＯ２膜を含む積層膜であり、前記積層膜の場合前記半導体基板側から、ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜である付記１乃至４のいずれかに記載の半導体記憶装置。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１に係る半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図。
【図２】図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図。
【図３】本発明の実施例１に係るメモリセルトランジスタのワード線間隔に対するフリンジ電界の関係を示す図、図中実線（ａ）は高誘電率絶縁膜が台形形状を有する場合の図、図中破線（ｂ）は高誘電率絶縁膜が垂直形状を有する場合の図。
【図４】本発明の実施例１に係る半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図。
【図５】本発明の実施例１に係る半導体記憶装置の読み出し動作を説明する図、図５（ａ）はメモリセルブロックを示す図、図５（ｂ）は読み出し動作条件を示す図。
【図６】本発明の実施例１に係る半導体記憶装置の消去動作を説明する図、図６（ａ）はメモリセルブロックを示す図、図６（ｂ）は消去動作条件を示す図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係るゲート側面に空隙が発生した半導体記憶装置を示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置を示す断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例３に係る半導体記憶装置を示す断面図。
【図１４】本発明の実施例４に係る半導体記憶装置を示す断面図。
【図１５】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１７】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１８】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１９】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図２０】本発明の実施例５に係る半導体記憶装置を示す断面図。
【符号の説明】
【００９５】
１ 半導体基板
２ ゲート絶縁膜
３ 電荷蓄積膜
４ 高誘電率絶縁膜
５ ゲート電極膜
６ 絶縁膜
７ 側壁絶縁膜
８ 層間絶縁膜
２１ レジスト膜
２２ Ｎ＋層
３１ 反転層
４１ 空隙
５１ 第１のゲート電極膜
５２ 第２のゲート電極膜
５３ レジスト膜
７０〜７４ 半導体記憶装置
ＢＬ１〜３ ビット線
ＢＬＣ ビット線コンタクト
ＬＤＣ 電荷蓄積膜長
ＬＨＫ 高誘電率絶縁膜長
ＭＴＲ メモリセルトランジスタ
ＳＤＧ、ＳＧＳ 制御線
ＳＬ ソース線
ＳＬＣ ソース線コンタクト
Ｖｂｌ プリチャージ電圧
Ｖｄｄ 高電位側電源電圧
Ｖｍ 中間電圧
Ｖｐｇｍ 書き込み電圧
Ｖｒｅａｄ パス電圧
Ｖｓｇ１、Ｖｓｇ２ 制御電圧
ＷＬ１〜４、ＷＬｎ ワード線
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングなどにより誤動作が発生しやすくなる。このため、誤動作が発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルトランジスタでは、電荷蓄積層の膜厚が数ナノメートル程度と薄いので、フローティングゲート電極膜を使用する積層ゲート構造のものに比較し、誤動作を大幅に抑制することができる。しかしながら、チャージトラップ型フラッシュ構造のメモリセルトランジスタであっても、更にセル間間隔が狭くなるとメモリセルのワードライン間の半導体基板に拡散層形成用としてイオン注入されるイオン種のドーズロスが発生してメモリセル電流が低下する。また、更にセル間間隔が狭くなると、電荷蓄積層を隣接するメモリセルの電荷蓄積層と分離しない場合は、メモリセルトランジスタの電荷蓄積層に蓄積された電荷が、隣接するメモリセルトランジスタの電荷蓄積層に移動することにより、しきい値変動が生じる。また、微細化するとメモリセルトランジスタの書込時に電荷蓄積層に一様に電界がかからないことに起因して書込電荷が一様に書き込まれず、書込後の放置によって、当該メモリセルトランジスタの電荷蓄積層内部で書込電荷の再分布が生じ、メモリセルトランジスタのしきい値変動が生じる可能性がある。この結果、チャージトラップ型フラッシュ構造の半導体記憶装置を高集積化することが困難となる問題点が生じる。
【特許文献１】特開２００３−７８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタとを具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成されることを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に形成される前記半導体基板とは逆導電型の半導体層とを具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第２の絶縁膜は底部が上部よりも幅が広く、前記第１の絶縁膜は、前記第２の絶縁膜の底部端よりも内側に設けられ、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記第１の絶縁膜が存在する部分と、前記半導体基板とは逆導電型の半導体層間の前記半導体基板表面に、前記半導体基板とは逆の反転層が形成され、前記反転層と前記半導体基板とは逆導電型の半導体層が連結することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図、図２は図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図である。本実施例では、ブロック膜としての高誘電率絶縁膜を台形形状し、電荷蓄積膜及びゲート絶縁膜を高誘電率絶縁膜の底部端よりも内側に形成し、ソース或いはドレインとなる拡散層を省略している。
【００１０】
図１（ａ）に示すように、半導体記憶装置７０には、複数のユニットメモリセルが設けられる。複数のユニットメモリセルはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイを構成する。半導体記憶装置７０は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。チャージトラップ型フラッシュメモリは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）やＴＡＮＯＳ（TaN AlO Nitride Oxide Silicon）と呼称される場合がある。
【００１１】
ユニットメモリセルには、図示しないセンスアンプに接続されるビット線ＢＬ側に選択トランジスタＳＴＲが設けられ、ソース線ＳＬ側に選択トランジスタＳＴＲが設けられ、その間に縦続接続される複数のメモリトランジスタＭＴＲが設けられる。ビット線ＢＬ１、ＢＬ２、及びＢＬ３と、制御線ＳＧＤ、ワード線ＷＬｎ、・・・、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１２】
制御線ＳＧＤは、図示しないセンスアンプに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに接続される。ワード線ＷＬｎは、ビット線ＢＬ１乃至３に接続されるｎ番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ４は、ビット線ＢＬ１乃至３に接続される４番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１乃至３に接続される３番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至３に接続される２番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至３に接続される１番目のメモリトランジスタＭＴＲのコントロールゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴＲのゲートに接続される。
【００１３】
図１（ｂ）に示すように、半導体記憶装置７０では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３、ワード線ＷＬ４、・・・、ワード線ＷＬｎ、制御線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至３が横方向（図中）に互いに離間され並列配置される。ビット線ＢＬ間には素子分離領域が設けられ、ビット線ＢＬの間を分離している。ソース線ＳＬとビット線ＢＬ１乃至３の交差部分にはソース線コンタクトＳＬＣが設けられる。制御線ＳＧＤと図示しないセンスアンプの間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。
【００１４】
図２に示すように、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタのゲートを構成する。
【００１５】
メモリセルトランジスタのゲート間のゲート絶縁膜２は、半導体基板１の表面を覆っている。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有するシリコン酸化膜よりも誘電率が高い絶縁膜である。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。つまり、ゲート電極膜５及び絶縁膜６のチャネル長方向における寸法は、高誘電率絶縁膜４の底部のチャネル長方向における寸法よりも狭い。なお、ゲートの低抵抗化のために、ゲート電極膜５をシリサイド化する場合、ゲート加工用マスクとしての絶縁膜６はシリサイド化の前に除去される。
【００１６】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法を有する。メモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面には、メモリセルトランジスタＭＴＲのソース或いはドレインとなるＮ＋層が設けられていない。
【００１７】
メモリセルトランジスタＭＴＲの書き込み、読み出し、及び消去動作の時、メモリセルトランジスタのゲートと半導体基板１間、或いはメモリセルトランジスタのゲート間などに高電界が発生し、ワードライン間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。反転層３１は電荷蓄積膜３の端部の半導体基板１表面まで延在する。この反転層３１は、制御線ＳＤＧに接続される制御トランジスタＳＴＲ及び制御線ＳＧＳに接続される制御トランジスタＳＴＲのソース或いはドレイン層からの電荷転送の機能を果たし、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み及び読み出し動作が行われる。
【００１８】
次に、半導体記憶装置の動作について図３乃至６を参照して説明する。図３はメモリセルトランジスタのワード線ＷＬ間隔に対する読み出し動作時でのフリンジ電界の関係を示す図、図中実線（ａ）は高誘電率絶縁膜が台形形状を有する場合、図中破線（ｂ）は高誘電率絶縁膜が垂直形状を有する場合、図４は半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図、図５は半導体記憶装置の読み出し動作を説明する図、図５（ａ）はメモリセルブロックを示す図、図５（ｂ）は読み出し動作条件を示す図、図６は半導体記憶装置の消去動作を説明する図、図６（ａ）はメモリセルブロックを示す図、図６（ｂ）は消去動作条件を示す図である。
【００１９】
ここで、図３のフリンジ電界の強度はシミュレーションから算出したものである。図３のフリンジ電界シミュレーションは、隣接するワード線ＷＬが書き込み状態で電荷蓄積層に電子が蓄積されている読み出し時のワーストケースのものである。このため、メモリセルトランジスタのトンネル絶縁膜にかかる電界より、フリンジ電界が強くなる。メモリセルトランジスタが消去状態もしくは中性状態のときは、高誘電率膜の下に存在するトンネル絶縁膜下の部分の電界がフリンジ電界より強くなる。なお、ワード線ＷＬ間のフリンジ電界が、メモリセルトランジスタのトンネル電界より強いのは、書き込み状態のワーストケースの読み出し時に限定される。
【００２０】
図３に示すように、ブロック膜としての高誘電率絶縁膜４の両端部の形状により、メモリセルトランジスタのワード線ＷＬ間の読み出し動作時でのワードライン間のフリンジ電界の強度が変化する。ここでは、非選択ワード線ＷＬにパス電圧Ｖｒｅｄを５．５Ｖにし、選択ワード線ＷＬを０Ｖに設定している。メモリセルトランジスタのワード線ＷＬ間の埋め込み材料となる層間絶縁膜８には、比誘電率３．９を有するシリコン酸化膜と同程度の誘電率を有する、例えばＴＥＯＳ膜を用い、高誘電率絶縁膜４には比誘電率が略１０のＡｌ２Ｏ３膜（アルミナ膜）を用いている。
【００２１】
高誘電率絶縁膜４の端部が垂直な形状の場合（図中破線（ｂ）で、テーパー角９０°の場合）、メモリセルトランジスタのゲートは略垂直な形状となり、台形形状の高誘電率絶縁膜４に比べてメモリセルトランジスタのワード線ＷＬ間隔が広くなる。このため、セル書き込み状態においてトンネル酸化膜としてのゲート絶縁膜５に印加される電界よりもフリンジ電界の方が強くなる領域が比較的狭いワード線ＷＬ間隔に限られる。
【００２２】
一方、高誘電率絶縁膜４が台形形状の場合（図中実線（ａ）で、テーパー角７０°の場合）、メモリセルトランジスタのゲートは高誘電率絶縁膜４の部分が他の部分よりもせり出した形状となり、高誘電率絶縁膜４の底部間隔が狭くなる。このため、セル書き込み状態においてトンネル酸化膜としてのゲート絶縁膜５に印加される電界よりもフリンジ電界の方が強くなる領域が、高誘電率絶縁膜４の端部が垂直な形状の場合に比べ、比較的広いワード線ＷＬ間隔まで拡大する。したがって、高誘電率絶縁膜４のテーパー角を緩やかにするほどフリンジ電界をトンネル酸化膜電界よりも強くでき、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層を形成しやすくなる。
【００２３】
なお、消去動作では、ｎ＋拡散層を導入していないため、Ｐ型半導体基板１の表面でホールの蓄積層が形成され、このホールが電荷蓄積層に注入されることにより消去される。
【００２４】
図４（ａ）に示すように、メモリセルブロックのワード線ＷＬ３とビット線ＢＬ２で選択されるメモリセルトランジスタを選択トランジスタとして書き込み動作を行う場合、図４（ｂ）に示すように、選択トランジスタに“０（ゼロ）”を書き込むとき、対応するビット線ＢＬを“０Ｖ”にし、選択トランジスタに“１”を書き込むとき、対応するビット線ＢＬを昇圧された高電位側電源電圧Ｖｄｄにする。ソース線ＳＬを０Ｖにする。制御線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、制御線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して制御トランジスタＳＴＲを“ＯＮ”させる。選択されたワード線ＷＬ３を書き込み電圧Ｖｐｇｍにし、非選択のワード線ＷＬを中間電圧Ｖｍにしている。
【００２５】
ここで、書き込み電圧Ｖｐｇｍを、例えば２０Ｖに設定し、中間電圧Ｖｍを、例えば６Ｖに設定している。このため、ワード線ＷＬ間のフリンジ電界が図３に示すようになるので、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの書き込み動作が可能となる。
【００２６】
図５（ａ）に示すように、メモリセルブロックのワード線ＷＬ３とビット線ＢＬ２で選択されるメモリセルトランジスタを選択トランジスタとして読み出し動作を行う場合、図５（ｂ）に示すように、対応するビット線ＢＬを（＋）電圧のプリチャージ電圧Ｖｂｌにし、ソース線ＳＬを０Ｖにする。制御線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、制御線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して制御トランジスタＳＴＲを“ＯＮ”させる。選択されたワード線ＷＬ３を０Ｖにし、非選択のワード線ＷＬをパス電圧Ｖｒｅａｄにしている。
【００２７】
ここで、パス電圧Ｖｒｅａｄを、例えば５．５Ｖに設定している。このため、ワード線ＷＬ間のフリンジ電界が書込状態のメモリセルトランジスタの読み出し時におけるトンネル酸化膜電界よりも強くなるので、メモリセルトランジスタのゲート間の半導体基板１の表面に反転層が形成され、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタの読み出し動作が可能となる。
【００２８】
図６（ａ）に示すように、メモリセルブロックを一括消去動作を行う場合、図６（ｂ）に示すように、対応するビット線ＢＬ、制御線ＳＧＤ、ソース線ＳＬ、及び制御線ＳＧＳをフローティングにし、半導体基板１を消去電圧Ｖｅｒａにし、ワード線ＷＬを０Ｖにする。また、Pウエル層を形成している場合には、このＰウエル層に消去電圧Ｖｅｒａを加える。
【００２９】
ここで、消去電圧Ｖｅｒａを、例えば２０Ｖに設定している。このため、メモリセルブロックのメモリセルトランジスタに格納される情報は一括消去される。
【００３０】
次に、半導体記憶装置の製造方法について、図７乃至図１０を参照して説明する。図７乃至図９は半導体記憶装置の製造工程を示す断面図、図１０はゲート側面に空隙が発生した半導体記憶装置を示す断面図である。
【００３１】
図７に示すように、まず、Ｐ型シリコンである半導体基板１上に、ゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、ゲート電極膜５、及び絶縁膜６を積層形成する。
【００３２】
ここで、ゲート絶縁膜２には、トンネル酸化膜として厚さ０．５〜１０ｎｍの範囲のＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（Equivalent Oxide Thickness）換算で同じ厚さのＳｉＮ膜／ＳｉＯ２膜の積層膜（ＳｉＯ２が半導体基板１側）、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。
【００３３】
電荷蓄積膜３には、厚さ３〜５０ｎｍの範囲のＳｉＮ膜（シリコン窒化膜）を用いているが、代わりにＨｆＡｌＯ膜を用いてもよい。また、シリコン酸化膜よりも誘電率の高いＡｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率の絶縁膜を含む積層膜を用いてもよい。その場合の積層膜は、ＳｉＮ膜／高誘電率の絶縁膜／ＳｉＮ膜、ＨｆＡｌＯ膜／高誘電率の絶縁膜／ＳｉＮ膜（ゲート絶縁膜２側がＳｉＮ膜）、ＳｉＮ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜、或いはＨｆＡｌＯ膜／高誘電率の絶縁膜／ＨｆＡｌＯ膜などである。
【００３４】
ブロック膜としての高誘電率絶縁膜４には、厚さ５〜３０ｎｍの範囲のＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。その場合の積層膜は、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜、高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜／高誘電率絶縁膜などである。
【００３５】
ゲート電極膜５には、Ｐ型不純物が高濃度にドープされた厚さ１０〜５００ｎｍの範囲のＰ＋多結晶シリコン膜と金属シリサイドの積層膜を用いているが、代わりにＰ＋多結晶シリコン膜やＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いてもよい。また、金属膜／多結晶シリコンの積層膜、或いは金属膜／窒化金属膜の積層膜などを用いてもよい。この場合、金属シリサイドとしては、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどであり、金属としてはＷなどであり、窒化金属としてはＷＮ、ＴａＮ、ＴｉＮなどであり、炭化金属としてＴａＣなどである。
【００３６】
絶縁膜６は、ゲート形成用のマスク材として用いられる。絶縁膜６には、ＳｉＮ膜（シリコン窒化膜）を用いているが、代わりにＳｉＯ２膜（シリコン酸化膜）を用いてもよい。なお、ゲート電極膜５をシリサイド化する場合、シリサイド化の前に絶縁膜６は除去される。
【００３７】
次に、周知のリソグラフィー法を用いて、レジスト膜２１を形成し、レジスト膜２１をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により絶縁膜６をエッチングする。
【００３８】
続いて、図８に示すように、レジスト膜２１を除去後、絶縁膜６をマスクとして、例えばＲＩＥ法によりゲート電極膜５及び高誘電率絶縁膜４をエッチングする。このとき、絶縁膜６（Ａｌ２Ｏ３膜）などの金属酸化膜のＲＩＥ加工ではエッチング中に側壁面などに発生するデポ物がシリコン、シリコン酸化膜、或いはＳｉＮ膜などに比べ残留しやすく絶縁膜６（Ａｌ２Ｏ３膜）の形状がテーパーとなる。
【００３９】
ここで、絶縁膜６（Ａｌ２Ｏ３膜）を垂直にエッチングしようとし、デポ物によるエッチング速度の低下を打ち消すために、例えばＲＩＥでの高周波電力を増加させた場合、絶縁膜６（Ａｌ２Ｏ３膜）直下の電荷蓄積膜３やゲート絶縁膜２がオーバーエッチングされ、電荷蓄積膜３のエッチングの際にＰ型シリコンである半導体基板１にえぐれ（ガウジングとも呼称される）が発生し、メモリセルの電流が低下するという問題点がある。
【００４０】
そして、図９に示すように、半導体基板１上に側壁絶縁膜７となる絶縁膜を全面に堆積し、例えば、ＲＩＥ法を用いて絶縁膜６、ゲート電極膜５、及び高誘電率絶縁膜４の端部に側壁絶縁膜７を形成する。
【００４１】
次に、絶縁膜６及び側壁絶縁膜７をマスクとして、例えば電荷蓄積膜３をＲＩＥ法でエッチングして側面を露出後、例えばウエットエッチング法により露出された電荷蓄積膜３の端部をエッチングし、電荷蓄積膜３を高誘電率絶縁膜４よりも内側に後退させる。
【００４２】
このゲート電極膜５が乗っていない部分、すなわち側壁絶縁膜７の下にあたる部分では、書き込み及び消去時の電荷蓄積膜３にかかる電界が低下している。そこで、電荷蓄積膜３を高誘電率絶縁膜４よりも、ゲート電極５が乗っている部分まで内側に後退させることにより、電荷蓄積膜３にかかる電界を向上させることができる。ここでは、ゲート絶縁膜２をエッチング除去していないが、電荷蓄積膜３間のゲート絶縁膜２の端部をエッチングしてもよい。その結果、ゲート間の半導体基板１の表面に形成される反転層３１がゲート絶縁膜２の膜厚バラツキに左右されずに形成できる。
【００４３】
続いて、メモリセルトランジスタのゲート側面を覆うように層間絶縁膜８を形成する。層間絶縁膜８形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＭＯＮＯＳ構造のＮＡＮＤ型フラッシュメモリとしての半導体記憶装置７０が完成する。
【００４４】
図１０に示すように、層間絶縁膜８が、例えば被覆能力の低いものである場合、側壁絶縁膜７及び高誘電率絶縁膜４の下面、ゲート絶縁膜２の上面、電荷蓄積膜３の側面に囲まれた部分に空隙４１が発生する。この空隙４１により、メモリセルトランジスタの電荷蓄積膜３間の寄生容量を低減することができる。なお、空隙４１は信頼性低下やメモリセルトランジスタの特性劣化などの要因とはならない。
【００４５】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有し、ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界がトンネル酸化膜であるゲート絶縁膜２電界よりも強くなり、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。
【００４６】
このため、ソース或いはドレインとなるＮ＋層がなくとも、反転層３１がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７０ではメモリセル電流の低下を抑制することができる。したがって、メモリセルトランジスタのハーフピッチを狭く出来、半導体記憶装置７０を従来よりも高集積化することができる。また、ブロック膜としての高誘電率絶縁膜４の端部をテーパーをもたせた台形形状にしているので、ゲート加工時の半導体基板１のえぐれの発生を抑制することができ、メモリセル電流の低下を抑制することができる。更に、メモリセルトランジスタのゲート間にソース或いはドレインとなるＮ＋層を形成していないので、半導体記憶装置７０の製造工程を短縮化することできる。
【００４７】
なお、本実施例では、Ｐ型シリコンである半導体基板１上にメモリセルトランジスタを形成しているが、Pウエル層上やＳＯＩ（silicon on insulator）基板上にメモリセルトランジスタを形成してもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１１は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲート間の半導体基板表面にＮ+層を設けている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図１１に示すように、半導体記憶装置７１には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタＭＴＲのゲートを構成する。メモリセルトランジスタＭＴＲのゲート間における半導体基板１の表面には、Ｎ＋層２２が設けられる。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有する。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。つまり、ゲート電極膜５及び絶縁膜６の寸法は、高誘電率絶縁膜４の底部の寸法よりも狭い。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。半導体記憶装置７１は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００５１】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法である。メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時に、ワード線ＷＬ間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面のゲート絶縁膜２端部とＮ＋層２２の間に反転層３１が形成される。この反転層３１とＮ＋層２２により、電子の転送が可能となり、メモリセルトランジスタＭＴＲの書き込み及び読み出し動作が行われる。
【００５２】
次に、半導体記憶装置の製造方法について図１２を参照して説明する。図１２は半導体記憶装置の製造工程を示す断面図である。ここで、本実施例では、メモリセルトランジスタのゲート形成までは実施例１と同様なので図示及び説明を省略する。
【００５３】
図１２に示すように、メモリセルトランジスタＭＴＲのゲート形成後、Ａｓ（砒素）を、例えば加速電圧（Ｖａｃ）１〜５０ＫｅＶ、ドーズ量（Ｑｄ）１×１０１３〜５×１０１４の範囲で半導体基板１表面にイオン注入する。メモリセルトランジスタＭＴＲのゲート絶縁膜２は側壁絶縁膜７が形成されている部分よりも内側に形成されているので、イオン注入層はゲート絶縁膜２の端部と離間し形成される。なお、Ａｓ（砒素）の代わりにＰ（燐）やＳｂ（アンチモン）を用いてもよい。
【００５４】
次に、高温熱処理を行い、イオン注入層を活性化及び熱拡散させてＮ＋層２２を形成する。これ以降の工程は、実施例１と同様なので説明を省略する。
【００５５】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有し、ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。電荷蓄積膜３は、高誘電率絶縁膜４の底部端よりも内側に設けられる。メモリセルトランジスタＭＴＲのゲート間における半導体基板１の表面には、ゲート絶縁膜２と離間したＮ＋層２２が設けられる。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界がトンネル酸化膜であるゲート絶縁膜２電界よりも強くなり、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面のゲート絶縁膜２の端部とＮ＋層２２の間に反転層３１が形成される。
【００５６】
このため、反転層３１及びＮ＋層２２がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７１ではメモリセル電流の低下を抑制することができる。したがって、メモリセルトランジスタのハーフピッチを狭く出来、半導体記憶装置７１を従来よりも高集積化することができる。また、ブロック膜としての高誘電率絶縁膜４の端部をテーパーをもたせた台形形状にしているので、ゲート加工時の半導体基板１のえぐれの発生を抑制することができ、メモリセル電流の低下を抑制することができる。
【実施例３】
【００５７】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１３は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図１３に示すように、半導体記憶装置７２には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、及びゲート電極膜５はメモリセルトランジスタＭＴＲのゲートを構成する。高誘電率絶縁膜４は、底部が上部より広い（テーパー形状）台形形状を有する。高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６の両端部には側壁絶縁膜７が設けられる。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも外側に形成される。電荷蓄積膜３の端部は、側壁絶縁膜７の端部上に設けられる。半導体記憶装置７２は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００６０】
ここで、メモリセルトランジスタＭＴＲのゲート長（ワード線ＷＬ幅）とメモリセルトランジスタＭＴＲのゲート間（ワード線ＷＬ間隔）は、６０ｎｍ以下に形成され、ハーフピッチ寸法である。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時には、ワード線ＷＬ間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。この反転層３１により、ソース或いはドレインとなるＮ＋層がなくともメモリセルトランジスタＭＴＲの書き込み及び読み出し動作が行われる。
【００６１】
なお、本実施例の半導体記憶装置７２では、実施例１と異なり、側壁絶縁膜７をマスクとして電荷蓄積層３のＲＩＥによるエッチング後、電荷蓄積層３のウエットエッチング等による電荷蓄積層３の内側への後退を行っていない。
【００６２】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、及び高誘電率絶縁膜４は、底部が上部より広い台形形状を有している。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲの書き込み動作時及び読み出し動作時には、ワード線ＷＬ間のフリンジ電界によって、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。このため、実施例１と同様な効果を有する。
【実施例４】
【００６３】
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００６４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図１４に示すように、半導体記憶装置７３には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２はメモリセルトランジスタのゲートを構成する。半導体記憶装置７３は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００６６】
半導体基板１の表面には、メモリセルトランジスタのソース或いはドレインとなるＮ＋層２２が選択的に設けられる。メモリセルトランジスタのゲート絶縁膜２は、半導体基板１の表面を覆っている。電荷蓄積膜３は、半導体基板１の上部方向から下部方向をみて、Ｎ＋層２２の間にＮ＋層２２とオーバーラップするようにゲート絶縁膜２を介して設けられる。
【００６７】
高誘電率絶縁膜４は、端部が電荷蓄積膜３よりも端部が外側になるように電荷蓄積膜３上に設けられる。積層形成される第１のゲート電極膜５１及び第２のゲート電極膜５２は、高誘電率絶縁膜４の中央部側の上部に設けられる。側壁絶縁膜７は、第１のゲート電極膜５１及び第２のゲート電極膜５２の端部を覆うように、高誘電率絶縁膜４の端部側の上部に設けられる。ゲート絶縁膜２及びメモリセルトランジスタのゲートを覆うように、半導体基板１の第１主面（表面）に層間絶縁膜８が設けられる。
【００６８】
ここで、電荷蓄積膜３のチャネル長方向の電荷蓄積膜長ＬＤＣ、高誘電率絶縁膜４のチャネル長方向の高誘電率絶縁膜長ＬＨＫの関係は、
LHK＞LDC・・・・・・・・・・・・式（１）
に設定される。つまり、高誘電率絶縁膜４は電荷蓄積膜３の寸法よりも広く形成され、また第１のゲート電極膜５１、及び第２のゲート電極膜５２の寸法よりも広く形成される。
【００６９】
このため、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動による、メモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。この結果、メモリセルトランジスタを微細化（ハーフピッチの縮小化）でき半導体記憶装置７３を高集積化することができる。ここでは、ビット線方向について図示及び説明をしているがワード線方向についても、高誘電率絶縁膜４を電荷蓄積膜３の寸法よりも広く形成し、また第１のゲート電極膜５１、及び第２のゲート電極膜５２の寸法よりも広く形成してもよい。
【００７０】
次に、半導体記憶装置の製造方法について図１５乃至１９を参照して説明する。図１５乃至１９は半導体記憶装置の製造工程を示す断面図である。
【００７１】
図１５に示すように、まず、Ｐ型シリコンである半導体基板１上に、ゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２を積層形成する。
【００７２】
ここで、第１のゲート電極膜５１には、窒化タンタル（ＴａＮ）を用いているが、代わりに窒化金属としてのＷＮ、ＴｉＮや炭化金属としてのＴａＣや金属シリサイドとしてのＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどを用いてもよい。第２のゲート電極膜５２には、Ｐ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜を用いているが、代わりにＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜などを用いてもよい。
【００７３】
第２のゲート電極膜５２形成後、周知のリソグラフィー法を用いて、メモリセルトランジスタ形成領域にレジスト膜５３を形成する。
【００７４】
次に、図１６に示すように、レジスト膜５３をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により第１のゲート電極膜５１及び第２のゲート電極膜５２をエッチングする。ＲＩＥエッチング後、レジスト膜５３、第１のゲート電極膜５１、及び第２のゲート電極膜５２をマスクにして、高誘電率絶縁膜（第２の絶縁膜）４、電荷蓄積膜（第１の絶縁膜）３、及びゲート絶縁膜２を介して半導体基板１表面にＮ型不純物をイオン注入する。
【００７５】
続いて、図１７に示すように、レジスト膜５３を除去後、例えば熱処理により図示しないイオン注入層を活性化させてＮ＋層２２を形成する。高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２上に絶縁膜を堆積し、例えば全面エッチバック処理を行って第１のゲート電極膜５１及び第２のゲート電極膜５２の側面に側壁絶縁膜７を形成する。
【００７６】
そして、図１８に示すように、側壁絶縁膜７及び第２のゲート電極膜５２をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、Ｎ＋層２２上の高誘電率絶縁膜（第２の絶縁膜）４及び電荷蓄積膜（第１の絶縁膜）３をエッチングする。ここでは、高誘電率絶縁膜（第２の絶縁膜）４が垂直にエッチングされているが実施例１と同様に台形形状になる場合もある。
【００７７】
次に、図１９に示すように、例えばウエットエッチング液を用いて、高誘電率絶縁膜（第２の絶縁膜）４の端部をエッチングして、第１のゲート電極膜５１及び第２のゲート電極膜５２と略同一寸法幅まで後退させる。これ以降の工程は実施例１と同様なので図示及び説明を省略する。
【００７８】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。電荷蓄積膜３は、半導体基板１の上部方向から下部方向からみて、メモリセルトランジスタのソース或いはドレインとなるＮ＋層２２の間にＮ＋層２２とオーバーラップするようにゲート絶縁膜２を介して設けられる。高誘電率絶縁膜４は、電荷蓄積膜３、第１のゲート電極膜５１、及び第２のゲート電極膜５２よりも端部が外側に設けられる。
【００７９】
このため、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動によるメモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。したがって、メモリセルトランジスタを微細化でき半導体記憶装置７３を従来よりも高集積化することができる。
【実施例５】
【００８０】
次に、本発明の実施例５に係る半導体記憶装置について、図面を参照して説明する。図２０は半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのゲートの構造を変更している。
【００８１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８２】
図２０に示すように、半導体記憶装置７４には、P型シリコンである半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜（第１の絶縁膜）３、高誘電率絶縁膜（第２の絶縁膜）４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２はメモリセルトランジスタのゲートを構成する。半導体記憶装置７４は、チャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flash）メモリである。
【００８３】
電荷蓄積膜３は、ゲート絶縁膜２上に設けられる。高誘電率絶縁膜４は、端部が電荷蓄積膜３よりも外側になるように電荷蓄積膜３上に設けられる。積層形成される第１のゲート電極膜５１及び第２のゲート電極膜５２は、高誘電率絶縁膜４の中央部側の上部に設けられる。側壁絶縁膜７は、第１のゲート電極膜５１及び第２のゲート電極膜５２の端部を覆うように、高誘電率絶縁膜４の端部側の上部に設けられる。
【００８４】
ゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、第２のゲート電極膜５２、及び側壁絶縁膜７は、実施例４と同様な形状を有し、半導体記憶装置７４にはメモリセルトランジスタのゲート間にＮ＋層が設けられていない。
【００８５】
メモリセルトランジスタＭＴＲの書き込み、読み出し、及び消去動作の時、メモリセルトランジスタのゲートと半導体基板１間、或いはメモリセルトランジスタのゲート間などに高電界が発生し、ワードライン間のフリンジ電界によりメモリセルトランジスタＭＴＲのゲート間のP型シリコンである半導体基板１の表面に反転層３１が形成される。
【００８６】
上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、第１のゲート電極膜５１、及び第２のゲート電極膜５２が積層形成される。電荷蓄積膜３は、ゲート絶縁膜２上に設けられる。高誘電率絶縁膜４は、電荷蓄積膜３、第１のゲート電極膜５１、及び第２のゲート電極膜５２よりも端部が外側に設けられる。メモリセルトランジスタの書き込み及び読み出し動作時では、ワード線ＷＬ間のフリンジ電界により、メモリセルトランジスタＭＴＲのゲート間の半導体基板１の表面に反転層３１が形成される。
【００８７】
このため、ソース或いはドレインとなるＮ＋層がなくとも、反転層３１がソース或いはドレイン層として機能し、メモリセルトランジスタの書き込み及び読み出し動作を行うことができる。また、ソース或いはドレインとなる拡散層を有するメモリセルトランジスタのハーフピッチが狭くなった場合、ソース或いはドレインとなる拡散層形成用のイオン注入のドーズロスが発生し、メモリセル電流が低下するが、半導体記憶装置７４ではメモリセル電流の低下を抑制することができる。また、電荷蓄積膜３にかかる電界を均一化でき、電荷蓄積膜３に不均一に電荷が書き込まれることに起因する電荷蓄積層３内部での電荷移動による、メモリセルトランジスタの閾値電圧（Ｖｔｈ）の変動を大幅に抑制することができる。したがって、メモリセルトランジスタを微細化でき半導体記憶装置７４を従来よりも高集積化することができる。
【００８８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８９】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタとを具備し、ビット線とソース線の間に第１及び第２のメモリセルトランジスタが縦続接続され、前記メモリセルトランジスタのゲートがワード線に接続され、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成され、前記反転層により前記第１及び第２のメモリセルトランジスタが動作する半導体記憶装置。
【００９０】
（付記２） 前記第２の絶縁膜の端部は、前記第１の絶縁膜及びゲート電極膜よりも外側に設けられる付記１に記載の半導体記憶装置。
【００９１】
（付記３） 前記第２の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜である高誘電率絶縁膜を含む積層膜であり、前記積層膜は前記第１の絶縁膜側から、ＳｉＯ２膜／前記高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／前記高誘電率絶縁膜、前記高誘電率絶縁膜／ＳｉＯ２膜、或いは前記高誘電率絶縁膜／ＳｉＯ２膜／前記高誘電率絶縁膜である付記１又は２に記載の半導体記憶装置。
【００９２】
（付記４） 前記第１の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜である高誘電率絶縁膜を含む積層膜であり、前記積層膜は前記ゲート絶縁膜側から、ＳｉＮ膜／前記高誘電率絶縁膜／ＳｉＮ膜、ＨｆＡｌＯ膜／前記高誘電率絶縁膜／ＳｉＮ膜、ＳｉＮ膜／前記高誘電率絶縁膜／ＨｆＡｌＯ膜、或いはＨｆＡｌＯ膜／前記高誘電率絶縁膜／ＨｆＡｌＯ膜である付記１乃至３のいずれかに記載の半導体記憶装置。
【００９３】
（付記５） 前記ゲート絶縁膜は、ＳｉＯ２膜或いはＳｉＯ２膜を含む積層膜であり、前記積層膜の場合前記半導体基板側から、ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜である付記１乃至４のいずれかに記載の半導体記憶装置。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１に係る半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図。
【図２】図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図。
【図３】本発明の実施例１に係るメモリセルトランジスタのワード線間隔に対するフリンジ電界の関係を示す図、図中実線（ａ）は高誘電率絶縁膜が台形形状を有する場合の図、図中破線（ｂ）は高誘電率絶縁膜が垂直形状を有する場合の図。
【図４】本発明の実施例１に係る半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図。
【図５】本発明の実施例１に係る半導体記憶装置の読み出し動作を説明する図、図５（ａ）はメモリセルブロックを示す図、図５（ｂ）は読み出し動作条件を示す図。
【図６】本発明の実施例１に係る半導体記憶装置の消去動作を説明する図、図６（ａ）はメモリセルブロックを示す図、図６（ｂ）は消去動作条件を示す図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係るゲート側面に空隙が発生した半導体記憶装置を示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置を示す断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例３に係る半導体記憶装置を示す断面図。
【図１４】本発明の実施例４に係る半導体記憶装置を示す断面図。
【図１５】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１７】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１８】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図１９】本発明の実施例４に係る半導体記憶装置の製造工程を示す断面図。
【図２０】本発明の実施例５に係る半導体記憶装置を示す断面図。
【符号の説明】
【００９５】
１ 半導体基板
２ ゲート絶縁膜
３ 電荷蓄積膜
４ 高誘電率絶縁膜
５ ゲート電極膜
６ 絶縁膜
７ 側壁絶縁膜
８ 層間絶縁膜
２１ レジスト膜
２２ Ｎ＋層
３１ 反転層
４１ 空隙
５１ 第１のゲート電極膜
５２ 第２のゲート電極膜
５３ レジスト膜
７０〜７４ 半導体記憶装置
ＢＬ１〜３ ビット線
ＢＬＣ ビット線コンタクト
ＬＤＣ 電荷蓄積膜長
ＬＨＫ 高誘電率絶縁膜長
ＭＴＲ メモリセルトランジスタ
ＳＤＧ、ＳＧＳ 制御線
ＳＬ ソース線
ＳＬＣ ソース線コンタクト
Ｖｂｌ プリチャージ電圧
Ｖｄｄ 高電位側電源電圧
Ｖｍ 中間電圧
Ｖｐｇｍ 書き込み電圧
Ｖｒｅａｄ パス電圧
Ｖｓｇ１、Ｖｓｇ２ 制御電圧
ＷＬ１〜４、ＷＬｎ ワード線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成されることを特徴とする半導体記憶装置。
【請求項２】
前記第１の絶縁膜の端部は、前記第２の絶縁膜よりも内側に設けられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に形成される前記半導体基板とは逆導電型の半導体層と、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第２の絶縁膜は底部が上部よりも幅が広く、前記第１の絶縁膜は、前記第２の絶縁膜の底部端よりも内側に設けられ、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記第１の絶縁膜が存在する部分と、前記半導体基板とは逆導電型の半導体層間の前記半導体基板表面に、前記半導体基板とは逆の反転層が形成され、前記反転層と前記半導体基板とは逆導電型の半導体層が連結することを特徴とする半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
前記半導体基板上部から下部へ垂直方向にみて、前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタとの間において前記第１の絶縁膜にオーバーラップするように、前記半導体基板表面に設けられる前記半導体基板とは逆導電型の半導体層と、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第１の絶縁膜及びゲート電極膜よりも端部が外側に設けられることを特徴とする半導体記憶装置。
【請求項５】
前記第２の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に前記半導体基板とは逆導電型の反転層が形成されることを特徴とする半導体記憶装置。
【請求項２】
前記第１の絶縁膜の端部は、前記第２の絶縁膜よりも内側に設けられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記半導体基板表面に形成される前記半導体基板とは逆導電型の半導体層と、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第２の絶縁膜は底部が上部よりも幅が広く、前記第１の絶縁膜は、前記第２の絶縁膜の底部端よりも内側に設けられ、メモリセルの書き込み動作及び読み出し動作のとき、前記第１のメモリセルトランジスタのゲートと前記第２のメモリセルトランジスタのゲートの間の前記第１の絶縁膜が存在する部分と、前記半導体基板とは逆導電型の半導体層間の前記半導体基板表面に、前記半導体基板とは逆の反転層が形成され、前記反転層と前記半導体基板とは逆導電型の半導体層が連結することを特徴とする半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上にゲート絶縁膜、第１の絶縁膜、第２の絶縁膜、及びゲート電極膜が積層形成されるゲートを有する第１のメモリセルトランジスタと、
前記半導体基板上に前記ゲート絶縁膜、前記第１の絶縁膜、前記第２の絶縁膜、及び前記ゲート電極膜が積層形成されるゲートを有し、前記第１のメモリセルトランジスタに隣接配置される第２のメモリセルトランジスタと、
前記半導体基板上部から下部へ垂直方向にみて、前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタとの間において前記第１の絶縁膜にオーバーラップするように、前記半導体基板表面に設けられる前記半導体基板とは逆導電型の半導体層と、
を具備し、前記第１の絶縁膜は電荷蓄積膜として用いられ、前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高く、前記第１の絶縁膜及びゲート電極膜よりも端部が外側に設けられることを特徴とする半導体記憶装置。
【請求項５】
前記第２の絶縁膜は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−５０２８５（Ｐ２０１０−５０２８５Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１３３５２（Ｐ２００８−２１３３５２）
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]