不揮発性半導体記憶装置及びその製造方法

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間を分離する素子分離溝が形成された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭのなかで大容量化に最も適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモリセルが隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットが構成され、複数のＮＡＮＤセルユニットが配列されてＮＡＮＤセルアレイが構成される。各ＮＡＮＤセルユニットの両端部はそれぞれ選択ゲートトランジスタを介してビット線及び共通ソース線に接続される。
【０００４】
浮遊ゲートはメモリセル毎に分離されるが、制御ゲートは一方向に並ぶメモリセルに共通のワード線（制御ゲート線）として連続的にパターン形成される。選択ゲートトランジスタのゲート電極も同様に、選択ゲート線としてワード線と並行して配設される。ＮＡＮＤセルユニットのドレイン側選択ゲートトランジスタの拡散層には、ワード線と交差して配設されるビット線が接続される。ＮＡＮＤセルユニットのソース側選択ゲートトランジスタの拡散層には、共通ソース線が接続される。
【０００５】
このようなＥＥＰＲＯＭでは、メモリセルの高密度化に伴い、セル間の容量結合による浮遊ゲート間干渉が問題となる。この浮遊ゲート間干渉を低減する技術として、非特許文献１には、ＮＡＮＤセルユニットを構成する直列接続された複数のメモリセルの浮遊ゲート間に低誘電率の酸化膜又は空隙部を形成するようにしたＮＡＮＤフラッシュメモリが開示されている。
【０００６】
しかしながら、本技術では、ワード線方向の浮遊ゲート間干渉の低減についての解決策は何等提案されていない。
【非特許文献１】Daewoong Kang et al, “Improving the Cell Characterictics Using Low-k Gate Spacer in 1Gb NAND Flash Memory”, 2006 IEDM Dig., pp. 1001-1004, Dec. 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板、この半導体基板上に形成された第１の絶縁膜、前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲート、この浮遊ゲート上に形成された第２の絶縁膜及び前記浮遊ゲート上に前記第２の絶縁膜を介して形成された制御ゲートを有する複数のメモリセルと、前記半導体基板に形成されゲート幅方向に隣接する前記メモリセル間を分離するゲート長方向に延びる素子分離絶縁膜と、前記素子分離絶縁膜の上で且つ前記ゲート幅方向に隣接する前記浮遊ゲート間に形成された空隙部とを備えたことを特徴とする。
【０００９】
本発明の別の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に浮遊ゲートとなる第１の電極層を形成する工程と、前記第１の電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、前記半導体基板の前記素子分離溝に埋め込み膜を形成する工程と、前記電極層及び前記埋め込み膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御ゲートとなる第２の電極層を形成する工程と、前記第２の電極層を選択的に除去して前記素子形成領域及び素子分離溝と交差する制御ゲートを形成する工程と、前記第２の絶縁層の前記制御ゲートで覆われていない領域を選択的に除去する工程と、前記第２の絶縁層を選択的に除去した後、前記埋め込み膜の上層を選択的に除去する工程と、前記第１の電極層の前記制御ゲートで覆われていない領域を選択的に除去して前記浮遊ゲートを形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態の構造］
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。
【００１２】
セル領域には、図中縦方向に延びる複数のビット線ＢＬが形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するように横方向に延びる選択ゲートＳＧＤ，ＳＧＳ及び共通ソース線ＣＥＬＳＲＣと、選択ゲートＳＧＤ，ＳＧＳに挟まれて選択ゲートＳＧＤ，ＳＧＳと平行に延びる複数のワード線ＷＬとが形成されている。
【００１３】
ワード線ＷＬとビット線ＢＬの交差部の下側にはメモリセルＭＣが形成され、選択ゲートＳＧＤ，ＳＧＳとビット線ＢＬの交差部の下側には選択ゲートトランジスタＳＧ１，ＳＧ２が形成されている。
【００１４】
図２は、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのビット線ＢＬに沿った断面図（図１のＩ−Ｉ′断面図）、図３は、ワード線ＷＬに沿った断面図（図１のII−II′断面図）、図４は隣接するワード線間のワード線ＷＬに平行な断面図（図１のIII−III′断面図）である。
【００１５】
図２〜図４に示すように、例えばｐ型のシリコン基板１０の上には、第１の絶縁膜であるゲート酸化膜（トンネル酸化膜）１１、多結晶シリコン膜からなる浮遊ゲート１２、第２の絶縁膜であるゲート間絶縁膜１３、多結晶シリコン膜からなる制御ゲート１４及びシリコン窒化膜１５がこの順に積層され、これらがシリコン基板１０と共にメモリセルＭＣを構成している。
【００１６】
浮遊ゲート１２は、メモリセルＭＣ毎に分離され、制御ゲート１４は、ビット線ＢＬと直交する方向に配列された複数のメモリセルＭＣ又は選択ゲートトランジスタＳＧ１，ＳＧ２に共通のワード線ＷＬ又は選択ゲートＳＧＤ，ＳＧＳとしてビット線ＢＬと直交する方向に連続して形成されている。なお、図示していないが、選択ゲートトランジスタＳＧ１，ＳＧ２については、浮遊ゲート１２と制御ゲート１４とが短絡されて通常のトランジスタを構成している。
【００１７】
シリコン基板１０の上層のビット線ＢＬとビット線ＢＬの間の領域には、浮遊ゲート１２と自己整合的に、ビット線ＢＬと平行に延びる素子分離溝１６が形成され、この素子分離溝１６には、素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））１７が埋め込み形成されている。これにより、シリコン基板１０の上層には、ワード線ＷＬ方向に互いに分離されたストライプ状の素子形成領域１８が区画されている。
【００１８】
素子形成領域１８の上層のゲート酸化膜１１を介して浮遊ゲート１２と対向する部分にはメモリセルＭＣのチャネル領域が形成され、これらチャネル領域間には、隣接するメモリセルＭＣ間で共有するドレイン及びソースとなるｎ型の不純物拡散領域１９が形成されている。
【００１９】
ゲート酸化膜１１、浮遊ゲート１２、ゲート間絶縁膜１３、制御ゲート１４及びシリコン窒化膜１５からなる電極の積層体と、これら積層体間のシリコン基板１０の上面とは、薄いシリコン窒化膜２０で覆われ、更にその上にＴＥＯＳ（tetraethoxysilane）等の層間絶縁膜２１が形成されている。この層間絶縁膜２１によって電極の積層体間が埋められる。層間絶縁膜２１の上には、ビット線ＢＬが選択的に形成されている。
【００２０】
ゲート間絶縁膜１３と素子分離絶縁膜１７との間には、空隙部２２が形成されている。この空隙部２２の高さ方向の位置は、浮遊ゲート１２が形成される位置に対応している。
【００２１】
この構成によれば、ワード線ＷＬ方向に隣接する浮遊ゲート１２間に空隙部２２が介在することによって、メモリセルＭＣ間の容量結合を低減して浮遊ゲート間干渉（Yupin効果）を抑制することができる。なお、浮遊ゲート１２の厚みをｔとしたとき、結合容量の低減のためには、空隙部２２はｔ／３以上の高さを確保することが望ましい。
［第１の実施形態の製造方法］
次に、図５〜図２４を参照しながら、上述した第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
【００２２】
まず、図５に示すように、シリコン基板１０のメモリセル領域の上にゲート酸化膜１１を例えば１０ｎｍの膜厚で形成し、このゲート酸化膜１１上に浮遊ゲート１２となる第１の多結晶シリコン膜１２Ａを例えば１００ｎｍの膜厚で形成し、更に、その上にシリコン窒化膜３０を例えば５０ｎｍの膜厚で形成する。そして、シリコン窒化膜３０上にレジスト膜３１を形成する。このレジスト膜３１を、図６に示すようにパターニングした後、シリコン窒化膜３０、第１の多結晶シリコン膜１２Ａ、ゲート酸化膜１１及びシリコン基板１０の上層を、異方性エッチングにより選択的に除去して素子分離溝１６を形成する。
【００２３】
続いて、図７に示すように、レジスト膜３１を除去して全面に第１の埋め込み膜としてＳＴＩ−ＴＥＯＳ膜等の素子分離絶縁膜１７を形成して、シリコン窒化膜３０をストッパとしてＣＭＰ（化学機械研磨）法により素子分離絶縁膜１７の上面を平坦化する。
【００２４】
次に、図８に示すように、シリコン窒化膜３０をマスクにしてＤＨＦ（Dilute Hydrofluoric acid）を使用したウエットエッチング法又はＲＩＥ（反応性イオンエッチング）法等を用いて素子分離絶縁膜１７の上面を所定の高さまで後退させる。
【００２５】
その後、図９に示すように、素子分離絶縁膜１７上に素子分離絶縁膜１７よりもエッチングレートの大きい材料からなる、例えばポリシラザン酸化膜等の空隙生成膜３２を、素子分離絶縁膜１７と同様の方法により全面に形成後、後退させることにより、第２の埋め込み膜を空隙部２２の高さに対応した厚みで形成する。
【００２６】
次いで、図１０に示すように、シリコン窒化膜３０をエッチングにより除去し、第１の多結晶シリコン膜１２Ａ上の自然酸化膜をウエットエッチングにて除去後に、全面にＯＮＯ（SiO2-SiN-SiO2）膜等のゲート間絶縁膜１３を形成する。
【００２７】
その後、図１１及び図１２に示すように、ゲート間絶縁膜１３の上に制御ゲート１４となる第２の多結晶シリコン膜１４Ａを例えば２００ｎｍ成膜後、その上にシリコン窒化膜１５を例えば１５０ｎｍ程成膜する。
【００２８】
続いて、図１３及び図１４に示すように、シリコン窒化膜１５上に図示しないレジスト膜を形成して、パターニングした後、シリコン窒化膜１５及び第２の多結晶シリコン膜１４Ａを異方性エッチングにより選択的に除去して制御ゲート１４を形成する。
【００２９】
次に、図１５及び図１６に示すように、レジストを除去し、シリコン窒化膜１５をマスクとして異方性エッチングによりゲート間絶縁膜１３を選択的に除去する。これにより、ゲート間絶縁膜１３が除去された領域の空隙生成膜３２が表面に現れる。
【００３０】
そこで、図１７及び図１８に示すように、例えばＤＨＦ等のウエットエッチングによって、素子分離絶縁膜１７よりもエッチングレートが大きい空隙生成膜３２のみを選択的に除去する。この結果、図１８に示すように、制御ゲート１４の直下でない部分では、素子分離絶縁膜１７の表面が現れ、制御ゲート１４の直下で素子分離絶縁膜１７の上に位置する部分には空隙部２２が形成される。
【００３１】
その後、図１９及び図２０に示すように、シリコン窒化膜１５をマスクにして、第１の多結晶シリコン膜１２Ａを異方性エッチングにより選択的に除去し、ビット線ＢＬ方向に分断することによって浮遊ゲート１２を形成する。
【００３２】
更に、図２１及び図２２に示すように、シリコン窒化膜１５をマスクとしてゲート酸化膜１１を異方性エッチングにより選択的に除去し、シリコン基板１０に対して選択的なイオン打ち込みを行って不純物拡散領域１９を形成する。
【００３３】
続いて、図２３及び図２４に示すように、全面にシリコン窒化膜２０を５ｎｍ程度の膜厚で堆積後、例えばＴＥＯＳ等の層間絶縁膜２１を全面に成膜して、電極間を埋め込む。この際に空隙部２２は、層間絶縁膜２１によってビット線ＢＬ方向の側面を塞がれて真空領域を維持する。以後は、ビット線ＢＬや必要なコンタクト等が形成されて第１実施形態のＥＥＰＲＯＭが完成する。
【００３４】
このように製造された本実施形態のＮＡＮＤ型ＥＥＰＲＯＭによれば、ワード線ＷＬ方向に隣接する浮遊ゲート１２間に空隙部２２を形成することができるので、メモリセル間の結合容量を低減して浮遊ゲート間干渉を抑制することができる。
【００３５】
また、上述した製造方法によれば、次のような効果も奏する。
【００３６】
例えば図２５に示すような、空隙部２２を設けない従来のＮＡＮＤ型ＥＥＰＲＯＭの製造方法によれば、制御ゲート１４の直下以外に形成された多結晶シリコン膜１２Ａを異方性エッチングにより選択的に除去して浮遊ゲート１２を分離する際に、図２６に示すように、素子分離絶縁膜３７のゲート酸化膜１１よりも上に突出している部分の側面が逆テーパ状になっているため、この側面に多結晶シリコン膜の一部１２Ｂが残ってしまい、隣接する浮遊ゲート間でリークが発生するおそれが生じる。
【００３７】
このような不具合を防止するためには、図２７に示すように、ゲート間絶縁膜１３を形成する前に、可能な限り素子分離絶縁膜３７の上面を、エッチングにより落とし込むことで、陰になる逆テーパ部の高さを減らすことも考えられる。しかし、このような過剰な素子分離絶縁膜３７の落とし込みは、多結晶シリコン膜１２Ａの膜厚低下をもたらし、浮遊ゲート１２の加工時に基板に損傷を与える原因ともなる。
【００３８】
これに対し、本実施形態のＥＥＰＲＯＭの製造方法によれば、素子分離絶縁膜１７に対して選択比の大きい空隙形成膜３２を用いているため、浮遊ゲート１２の膜厚低下や基板への損傷を生じることなく、素子分離絶縁膜１７の上面を十分に落とし込むことができる。
【００３９】
なお、この場合、制御ゲート１４の直下で空隙形成膜３２がエッチング除去される必要はなく、制御ゲート１４の直下以外の空隙形成膜３２が除去される程度までエッチングを行えば効果を得ることができ、制御ゲート１４の直下において、空隙形成膜３２の少なくとも一部が残留しても良い。
【００４０】
またここで、浮遊ゲート１２の厚みをｔとすると、素子分離絶縁膜１７の上面は、シリコン基板１０の上面よりも上で、浮遊ゲート１２の下面からｔ／３だけ上の位置よりも低い位置（より好ましくは浮遊ゲート１２の下面から上に０〜２０ｎｍの位置）に設定することが望ましい。素子分離絶縁膜１７の上面が、シリコン基板１０の上面よりも下側にあると、素子分離溝１６の側面のシリコン基板１０が露出してしまい、浮遊ゲート１２の分離工程でシリコン基板１０が損傷してしまうからであり、また、浮遊ゲート１２の下面からｔ／３だけ上の位置以上に高いと、上述した多結晶シリコン膜１２Ａの残りの問題が顕著となるからである。
［第2の実施形態の製造方法］
図２８は、本発明の他の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造過程でのワード線ＷＬに沿った断面図（図１のII−II′断面図）である。
【００４１】
この実施形態では、図９に示したポリシラザン酸化膜等の空隙生成膜３２に代えて、素子分離絶縁膜１７上に例えばＣＶＤ法により、カーボン系材料による空隙生成膜３５を形成する。この場合にも、空隙生成膜３５を全面に形成した後、シリコン窒化膜３０をストッパとしてＣＭＰにより研磨し、ＤＨＦ等を使用したウエットエッチング又はＲＩＥ法により、空隙生成膜３５を後退させて、所定の厚みとする。
【００４２】
このカーボン系による空隙生成膜３５は、Ｏ２によるアッシングにより除去することができる。これにより、カーボン系の空隙生成膜３５が存在した部分に空隙部２２が形成される。
【００４３】
本実施形態においても、第１の実施形態の製造方法と全く同様の効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第1の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。
【図２】図１におけるＩ−Ｉ’線に沿った断面図である。
【図３】図１におけるII−II’線に沿った断面図である。
【図４】図１におけるIII−III’線に沿った断面図である。
【図５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１０】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１１】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１２】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１４】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２０】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２１】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２２】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２４】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２５】従来のＮＡＮＤ型ＥＥＰＲＯＭの問題点を説明するための断面図である。
【図２６】従来のＮＡＮＤ型ＥＥＰＲＯＭの問題点を説明するための断面図である。
【図２７】従来のＮＡＮＤ型ＥＥＰＲＯＭの問題点を説明するための断面図である。
【図２８】本発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造工程の一部を示す断面図である。
【符号の説明】
【００４５】
１０…シリコン基板、１１…ゲート酸化膜、１２…浮遊ゲート、１３…ゲート間絶縁膜、１４…制御ゲート、１５…シリコン窒化膜、２２…空隙部、３２，３５…空隙生成膜。

【特許請求の範囲】
【請求項１】
半導体基板、この半導体基板上に形成された第１の絶縁膜、前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲート、この浮遊ゲート上に形成された第２の絶縁膜及び前記浮遊ゲート上に前記第２の絶縁膜を介して形成された制御ゲートを有する複数のメモリセルと、
前記半導体基板に形成されゲート幅方向に隣接する前記メモリセル間を分離するゲート長方向に延びる素子分離絶縁膜と、
前記素子分離絶縁膜の上で且つ前記ゲート幅方向に隣接する前記浮遊ゲート間に形成された空隙部と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲートの厚みをｔとしたとき、前記素子分離絶縁膜の上面は、前記半導体基板の上面よりも高く前記浮遊ゲートの下面からｔ／３だけ上の位置よりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に浮遊ゲートとなる第１の電極層を形成する工程と、
前記第１の電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、
前記半導体基板の前記素子分離溝に埋め込み膜を形成する工程と、
前記電極層及び前記埋め込み膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御ゲートとなる第２の電極層を形成する工程と、
前記第２の電極層を選択的に除去して前記素子形成領域及び素子分離溝と交差する制御ゲートを形成する工程と、
前記第２の絶縁層の前記制御ゲートで覆われていない領域を選択的に除去する工程と、
前記第２の絶縁層を選択的に除去した後、前記埋め込み膜の上層を選択的に除去する工程と、
前記第１の電極層の前記制御ゲートで覆われていない領域を選択的に除去して前記浮遊ゲートを形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記埋め込み膜の上層を選択的に除去する工程は、前記制御ゲートで覆われていない部分の埋め込み膜の上層とともに、前記制御ゲートで覆われている部分の埋め込み膜の上層も除去する工程であることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記埋め込み膜の上層を選択的に除去する工程は、酸化膜からなる下層に対して、この下層よりもエッチングレートが大きい材料からなる上層を選択的にエッチングする工程であることを特徴とする請求項３又は４記載の不揮発性半導体記憶装置の製造方法。

【図１】