【課題】 使用中の電荷の不要な移動に伴う閾値電圧の変動を抑制することができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。次に、層間絶縁膜１９中に、夫々、不揮発性メモリセルのコントロールゲート１１、ｎＭＯＳトランジスタのソース又はドレイン１７、ｐＭＯＳトランジスタのソース又はドレイン１８に接続される複数個のコンタクトプラグ２０を形成する。そして、複数個のコンタクトプラグ２０を介して、コントロールゲート１１とｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレイン１７、１８とを接続する単層の配線２１を形成する。 （もっと読む）

【課題】半導体装置の信頼性の劣化を抑制しつつ、トレンチ内の内壁酸化膜に多量の窒素を導入する。
【解決手段】シリコン基板１の素子分離領域に形成したトレンチ２の内壁を酸化して内壁酸化膜３を形成する。当該内壁酸化膜３に対しては、熱窒化処理とラジカル窒化処理との２つの窒化処理が行われる。熱窒化処理によって内壁酸化膜３とシリコン基板１との界面近傍に第１窒化層３ａが形成され、ラジカル窒化法によって内壁酸化膜３の表面に第２窒化層３ｂが形成される。前記熱窒化処理においては、活性領域に形成される半導体素子の信頼性が生じない程度に、導入する窒素の量を抑制する。 （もっと読む）

【課題】 高精度で高安定な多結晶シリコンの抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップに形成する場合、工程数の増大が問題となっていた。逆に工程数を抑えようとすると、抵抗体の精度やＭＯＳトランジスターの特性ばらつきを犠牲にせざるを得ないという問題があった。
【解決手段】 膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を抵抗体とフローティングゲートに、膜厚３０００Å〜５０００Åの第２の多結晶シリコン膜をHV-Tr.、LV-Tr.のゲートとコントロールゲートに用いることで、工程数の削減と高精度化が同時に実現できる。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。
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【課題】 不揮発性半導体記憶装置のデータ線間のリーク電流を低減する。
【解決手段】 ＡＮＤ型のフラッシュメモリを有する不揮発性半導体記憶装置のメモリアレイにおいて、ワード線の隣接間であって、補助ゲート配線ＡＧＬの隣接間の接合素子分離領域に凹部８を形成し、その凹部８の形成領域の半導体基板１の主面（第１主面部）の高さを、補助ゲート配線ＡＧＬが対向する半導体基板１の主面（第２主面部）の高さよりも低くした。これにより、フラッシュメモリの動作時に、上記接合素子分離領域においてドレイン線／ソース線間にリーク電流が流れてしまうのを抑制することができる。 （もっと読む）

【課題】半導体記憶装置およびその製造方法。
【解決手段】トンネル効果を利用するトランジスタ１００Ｃを含む半導体記憶装置の製造方法であって、半導体層１０に、トレンチ素子分離法により、トランジスタ１００Ｃの形成領域１０Ｃを画定する素子分離絶縁層２０を形成する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおいて、少なくとも素子分離絶縁層２０に隣接した半導体層１０の上部のコーナー部１１に、酸化抑制物質を注入する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおける半導体層１０の上方に、熱酸化によりトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、少なくともトランジスタ１００Ｃの形成領域１０Ｃに、ソースおよびドレイン領域を形成する工程と、を含む。 （もっと読む）

【課題】半導体記憶装置の製造方法。
【解決手段】領域１０Ｃを画定する素子分離溝を形成する工程と、半導体層１０の上部コーナー部１１を熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、半導体層１０の上方に、耐酸化膜５０を形成する工程と、領域１０Ａ，１０Ｂにおいて、素子分離溝に隣接した半導体層１０の上部のコーナー部１１を熱酸化によりラウンディングする第２ラウンド酸化工程と、素子分離溝に分離絶縁層２０を形成する工程と、半導体層１０の上方にトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、半導体層１０にソースおよびドレイン領域を形成する工程とを含み、第１ラウンド酸化工程における熱酸化温度は、第２ラウンド酸化工程に熱酸化温度より高い。 （もっと読む）

【課題】 複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。
【解決手段】 消去時に、複数のメモリセルのソース１００３からフローティングゲート１００５に同時に電子を注入する。それにより、複数のメモリセルのしきい値電圧が上昇する。プログラム時に、選択されたメモリセルのフローティングゲート１００５からドレイン１００２に電子を放出する。それにより、選択されたメモリセルのしきい値電圧が下降する。 （もっと読む）

【課題】電源電圧相当の電圧でメモリデバイスの閾値電圧を最大限に上昇させる動作を実現する。
【解決手段】半導体基板２とゲート電極６との間に形成され電荷蓄積能力を有する積層膜５を備えるメモリトランジスタ１は、書き込み時と読み出し時とで短チャネル効果が生じているか否かの境界として見積もられるチャネル長Ｌminが異なり、当該異なるチャネル長Ｌmin(R)とＬmin(W)の間に、実デバイスのチャネル長Ｌを有する。 （もっと読む）

【課題】ＯＮＯ層のスマイリング現象及びトンネル酸化膜のバーズビーク現象を防止することができ、コントロールゲートの面抵抗の増加を抑制することができるうえ、全体時間時間を短縮して生産性を向上させることができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】ゲート形成工程でセル領域及び周辺回路領域の半導体基板上にゲートを形成する段階と、前記ゲート形成工程時のエッチング損傷を回復するために第１急速熱酸化工程を行うことにより、サイドウォール酸化膜を形成する段階と、前記セル領域にセルトランジスタの接合部を形成する段階と、前記周辺回路領域に周辺回路トランジスタの接合部を形成する段階と、前記接合部に注入されたイオンを活性化させるために第２急速熱酸化工程を行う段階とを含む。 （もっと読む）

本発明は、トランジスタベースメモリデバイス（６００）の形成において、デュアルポリプロセス（５００）を実装することに関する。このプロセスにより、従来のビット線よりも少ないエネルギーで埋め込みビット線（６６２）を、深さを浅くして形成することができ、リソースおよびスペースを節約し、Ｖｔロールオフを改善する。埋め込みビット線（６６２）上には酸化物材料（６７０、６７４）も形成され、ビット線（６６２）とワード線（６７８）との間の破壊電圧を改善（例えば、増加する）し、これにより、プログラミング電荷と消去電荷との間の識別度を更に高めることができ、さらに、結果として、より確実にデータを記録することができる。このプロセス（５００）はまた、埋め込みビット線幅（６６６）の縮小を促進し、それにより、ビット線（６６２）を互いに近接して形成することができる。その結果、より多くのデバイスが、同じ領域あるいはより小さな領域に”詰め込まれ”得る。
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製造中に、プロセスに関連する帯電からフラッシュメモリのワード線（ＷＬ）およびメモリセル（１０１）を保護するための方法と構造とが与えられる。ドープされたポリシリコンのワード線（１１０ａ）の端部にドープされていないポリシリコン（１１０ｂ）が形成され、抵抗（１１０ｂ）が生成される。これを通じて、プロセスにより生じる電荷が、基板（１０２）に結合された、ドープされたポリシリコン放電構造（１１０ｃ）へ放電される。ワード線抵抗（１１０ｂ）、および、放電構造（１１０ｃ）は、単一のパターニングされたポリシリコン構造として形成される。ワード線（１１０ａ）および放電部分（１１０ｃ）は導電性になるように選択的にドープされ、また、抵抗部分（１１０ｂ）は、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。
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デュアルビットメモリコアのアレイの少なくとも一部を形成する方法が開示される。最初に、電荷トラップ誘電層（６０８）の一部が基板（６０２）上に形成され、電荷トラップ誘電層（６０８）の一部の上にレジスト（６１４）が形成される。レジスト（６１４）がパターニングされ、ポケット注入（６３０）が所定の角度で実行され、基板（６０２）内にポケット注入部（６２０）が形成される。次に、基板（６０２）内に埋込みビット線（６４０）を形成するためにビット線注入（６３４）が実行される。次に、パターニングされたレジストが除去され、電荷トラップ誘電層（６０８）の残部が形成される。電荷トラップ誘電層の残部の上にワード線の材料（６６０）が形成されて、それはビット線（６４０）上にワード線（６６２）を形成するためにパターニングされる。ポケット注入部（６２０）は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、ここに記載する発明思想により、半導体デバイスを小型化でき、高い実装密度を実現することができる。
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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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