【課題】 自己整合型カーボン・ナノチューブ電界効果トランジスタ半導体デバイスを提供する。
【解決手段】 基板（１０２）上に堆積したカーボン・ナノチューブ（１０４）と、カーボン・ナノチューブ（１０４）の第１の端部および第２の端部にそれぞれ形成されたソースおよびドレイン（１０６〜１０７）と、誘電体膜（１１１）によってカーボン・ナノチューブから分離された、実質的にカーボン・ナノチューブ（１０４）の一部の上に形成されたゲート（１１２）とを備える。
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【課題】 トランジスタの幅が表面積に依存していた。また、半導体シリコン部分を流れる経路が、抵抗として作用していた。
【解決手段】 ＳＯＩ基板上に、トランジスタのソース部、ゲート部、ドレイン部をウエハ方向に対し横に並べたトレンチ構造で形成し、トランジスタの実効幅が、ウエハ表面に対し垂直方向に依存した構造とした。その結果、微小な面積で大電流を流せるようなトランジスタが制御性良く製造できるようになった。また、ＣＭＯＳの形成や、様々な半導体素子などとの混載も形成しやすくなった。 （もっと読む）

【課題】 電界効果トランジスタの製造において、フォトリソグラフィーによって電極を形成するとゲート電極とソース／ドレイン電極間に位置ずれが生じる。
【解決手段】 頂上部のみが分離するように斜面上に活性層と絶縁層を形成する工程と、谷部および前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。 （もっと読む）

【課題】コストの上昇を招くことなく、より迅速に高品質のゲート絶縁膜が形成できるようにする。
【解決手段】シリコン原料ガス１２１の供給→パージ→酸素原料ガス１２２の供給→パージの周期を繰り返す原子層成長法で酸化シリコン層１５４を形成した後、シリコン原料ガス１２１と酸素原料ガス１２２とが混合された混合ガスが酸化シリコン層１５４の上に供給された状態とし、例えば、全体として５５ｎｍ程度と、ゲート電圧に耐えられる膜厚の酸化シリコンからなる絶縁層を形成する。 （もっと読む）

【課題】 微細な薄膜パターンを精度良く安定して形成できる薄膜パターンの形成方法を提供する。
【解決手段】 本発明の薄膜パターンの形成方法は、基板Ｐ上に機能性材料の薄膜パターンを形成する方法であって、基板Ｐ上に受容層材料を含む受容層用インク３２ａ（第１の機能液）を配して受容層パターン３２を形成する受容層形成工程と、前記受容層パターン３２に対し導電性微粒子等を含む導電層用インク（第２の機能液）を配して導電層パターン３３を形成する機能層形成工程とを有している。 （もっと読む）

【課題】 高耐圧、低耐圧トランジスタを同一基板に備える半導体装置の、高耐圧トランジスタ領域の面積の削減を図る装置及び方法の提供。
【解決手段】 支持基板１０ａ上の絶縁層１０ｂ上に形成された第１半導体層１０ｃと、前記第１半導体層１０ｃ内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層上に形成された第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、第１半導体層と第２半導体層との間に設けられた絶縁層１０ｂに到達する深さを有する第１素子分離領域１１０ａと、前記絶縁層１０ｂ上に形成された第３半導体層内の第１低耐圧トランジスタ２００Ｎと、前記第３半導体層内に形成された第２低耐圧トランジスタ２００Ｐと、前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタ２００Ｎと前記第２低耐圧トランジスタ２００Ｐとの間に設けられた、前記絶縁層１０ｂに到達しない深さを有する第２素子分離領域とを含む。 （もっと読む）

【課題】 高いドレイン・ソース間耐圧を確保しつつ、低いオン抵抗を実現できる半導体装置及びその製造方法を提供する。
【解決手段】 支持基板１と、支持基板１上に埋込酸化膜２を介して形成され、Ｐ^-型活性領域３ａを有する半導体層３と、ゲート酸化膜１７及びＬＯＣＯＳ酸化膜５ａの一部を介して半導体層１０３上に形成されたゲート電極１６ａとを備え、Ｐ^-型活性領域３ａは、Ｎ⁺型ソース領域１１と、Ｐ型ボディー領域１２と、Ｐ⁺型バックゲートコンタクト領域１４と、Ｎ型ドレインオフセット領域１９と、Ｎ⁺型ドレインコンタクト領域２０と、Ｎ型ドレインオフセット領域１９とＰ型ボディー領域１２との間の局所的な領域に形成されたＮ型ドレインバッファ領域１８とを有し、Ｎ型ドレインバッファ領域１８はＬＯＣＯＳ酸化膜５ａのソース側の端部と接し、Ｎ型ドレインオフセット領域１９よりも浅い。 （もっと読む）

【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

本発明はゲート型電界効果デバイスに関し、その製法にも関する。一例では、ゲート型電界効果デバイスはソース/ドレーン領域ペアを含み、チャンネル領域をそれらの間に有している。ゲートはソース/ドレーン領域間でチャンネル領域に近接して受領される。ゲートはソース/ドレーン領域間にゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートに近接して受領される。ゲート誘電体は少なくとも２つの異なる領域をゲートの幅部に沿って有している。これら異なる領域はそれぞれ異なる誘電率ｋを有する２つの異質領域を提供するように異なる材料で提供される。 （もっと読む）

共平面型薄膜トランジスタ、ＴＦＴ（22）及びその製造方法において、追加の絶縁層がソースコンタクト（30）及びドレインコンタクト（32）上に設けられ、当該追加の絶縁層の第１領域（34）がソースコンタクト（30）と実質的に同一領域を占有し、当該追加の絶縁層の第２領域（36）がドレインコンタクト（32）と実質的に同一領域を占有するように形が定められる。これにより、ゲート（62）−ソース容量、及びゲート（62）−ドレイン容量が低減される。一部の構成では、このことが追加のマスク又は形を定める工程なくして実現され得る。
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半導体構造であって、第１のポリマーで形成された絶縁体層を備える。更にこの構造は、第２のポリマーで構成された有機半導体層を備える。これらのポリマーが、半導体層が絶縁体層に隣接して位置する整列順序付けされたコポリマー構造へと自己集合している。この構造は、これらに限られるわけではないが、トランジスタ、複数ゲートのトランジスタ、サイリスタ、などの有機薄膜半導体デバイスであってよい。この半導体構造の製造プロセスも開示される。
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電界効果電子デバイス（１００，６００）（例えばＶＤＭＯＳ等のＦＥＴ）は、誘電体層（１０４，６０８）に隣接して配置されたフィールドプレート（１０５，６０７）を有しており、当該フィールドプレートは、半導体層（１０３，６０２）に隣接して配置されている。この場合、デバイスのドリフト領域は半導体層中にある。ドーピングレベルはドリフト領域に亘って略非線形的に変化し、デバイスは略一定の低減された表面電界を示す。電界効果デバイスの製造方法は、デバイスの半導体層のドリフト領域に非線形で不均一なドーピング密度を与えることを含んでいる。この場合、半導体層及び誘電体層の両方が一定でない厚さを有している。誘電体層は、ｌｏｗ−ｋ誘電材料によって形成され得る。
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本発明は、複数のスラブを含むメサ型活性領域を有する半導体素子及びその製造方法を提供する。相互連結されている第１活性領域及び第２活性領域を備え、第１活性領域は基板上にライン・アンド・スペースパターン状に形成され、相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成され、第２活性領域は第１活性領域とは同じであるか、または異なる物質からなり、複数のスラブを相互連結させるように、基板上でスラブの少なくとも一端部に接して延びている半導体素子である。該半導体素子を製造するために、まず、ライン・アンド・スペースパターン状の第１活性領域を基板上に形成した後、第２活性領域を形成する。
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