【課題】従来のＳＯＩ基板を用いたＭＯＳ型トランジスタは、ハンプ特性と基板浮遊効果を抑制すると接合耐圧低下が発生するという問題があった。
【解決手段】本発明の半導体装置は、ＭＯＳ型トランジスタを構成する活性領域とその周囲の素子分離領域との間に、不純物濃度が異なる２種類の不純物形成領域を設け、ハンプ特性を抑制するための領域として設ける第１の不純物形成領域の不純物濃度は高く、接合耐圧低下を招く領域として設ける第２の不純物形成領域の不純物濃度を低くすることで、接合耐圧を低下させずに、ハンプ特性および基板浮遊効果が改善することができる。 （もっと読む）

【課題】ゲート絶縁膜の耐圧性を可及的に向上させる。
【解決手段】基板１０に設けられた絶縁性を有するベースコート層１３ａと、ベースコート層１３ａ上に設けられた半導体層１４と、半導体層１４、及び半導体層１４から露出するベースコート層１３ａを覆うように設けられたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられ、半導体層１４に重なるように配置されたゲート電極１６とを備えたＴＦＴ２０であって、ベースコート層１３ａは、半導体層１４から露出する表面がエッチングされて半導体層１４から露出しない表面よりも低くなるように形成されている。 （もっと読む）

【課題】ゲート絶縁膜にソース・ドレイン電極を埋め込むことにより、オン電流が大きなボトムゲート・ボトムコンタクト型薄膜トランジスタを安価な印刷プロセスで提供する。
【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、半導体層と、を順次積層したボトムゲート・ボトムコンタクト型薄膜トランジスタにおいて、ゲート絶縁膜上に凹形状を設け、該凹形状部分にソース・ドレイン電極を配置する。 （もっと読む）

【課題】リーク電流や誤動作が発生しない信頼性の高い半導体装置を提供する。
【解決手段】支持基板１０ａ上に形成された絶縁層１０ｂと、絶縁層１０ｂ上の一部に形成され、高耐圧回路１０ＨＶを有する第１半導体層３０、３２と、絶縁層１０ｂ上のうち第１半導体層３０、３２に素子分離領域１１０ｂを介して形成されＰ型半導体層２及びＰ型半導体層２の上層に部分的に設けられた低耐圧回路１０ＬＶを有する第２半導体層３４、３６とを備え、素子分離領域１１０ｂは上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さくする。 （もっと読む）

【課題】低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する薄膜トランジスタを製造する際に、その製造工程数を低減させるととともに、複雑な制御を行うことなく簡易かつ低コストに製造する。
【解決方法】基板上に順次半導体層、ゲート絶縁膜及びゲート電極を形成し、前記ゲート電極のみをマスクとして前記ゲート絶縁膜を選択的にエッチングし、前記半導体層の表面を部分的に露出させる。その後、前記ゲート電極をマスクとして前記半導体層の前記露出した表面に対してイオン注入を行い、前記半導体層の厚さ方向において互いに隣接した低濃度不純物領域及び高濃度不純物領域を形成し、縦型ＬＤＤ構造の薄膜トランジスタを形成する。 （もっと読む）

【課題】横型ＩＧＢＴにおいて、オン電圧を低くし、かつ、素子耐圧およびラッチアップ耐量を高くすること。
【解決手段】支持基板１上に絶縁膜２を介してｎ型ドリフト層３が設けられている。また、ｎ型ドリフト層３の表面層のｐ型ベース層４およびｎ型バッファ層７に挟まれた部分に、支持基板１上の絶縁膜２よりも浅いトレンチ１３が設けられている。トレンチ１３は、トレンチ内絶縁膜１４により埋められている。エミッタ電極１１のコレクタ側の端部およびコレクタ電極１２のエミッタ側の端部は、トレンチ内絶縁膜１４の上方で終端となっている。エミッタ電極１１のコレクタ側の端部およびコレクタ電極１２のエミッタ側の端部は、層間絶縁膜２２を挟んで上下に配置されている。 （もっと読む）

【課題】短絡耐量の大きい半導体装置およびその製造方法を提供すること。
【解決手段】ｎ^-ドリフト領域３の表面層にｐボディ領域４と、ｎバッファ領域７とが離れて設けられている。ｐボディ領域４の表面層には、ｎ⁺エミッタ領域５とｐ⁺コンタクト領域６とが接するように設けられている。ｎバッファ領域７の表面層には、ｐ⁺コレクタ領域が設けられている。ｎ^-ドリフト領域３の上には、絶縁膜９が設けられており、ｎ⁺エミッタ領域５、ｐボディ領域４およびｎ^-ドリフト領域３の上にはゲート絶縁膜１０が設けられている。絶縁膜９の一部およびゲート絶縁膜１０の上には、ゲート電極１１が設けられている。ｐボディ領域４内の、ｐボディ領域４領域と、ｎ⁺エミッタ領域５およびｐ⁺コンタクト領域６との界面には、ｐ⁺低抵抗領域４１が設けられている。ｐ⁺低抵抗領域４１を含むｐボディ領域４には、ゲート絶縁膜１０との界面で不純物濃度が極大となる位置が２箇所ある。 （もっと読む）

【課題】電気特性が優れた薄膜トランジスタ、及びそれを有する表示装置、並びにそれらの作製方法を提案する。
【解決手段】微結晶ゲルマニウム膜と、微結晶ゲルマニウム膜の一方の面に接するゲート絶縁膜と、ゲート電極とが重畳する薄膜トランジスタ、及び当該薄膜トランジスタを備えた表示装置において、微結晶ゲルマニウム膜の他方の面にバッファ層が形成されている。チャネル形成領域に微結晶ゲルマニウム膜を用いることで、電界効果移動度及びオン電流の高い薄膜トランジスタを作製することができる。また、チャネル形成領域として機能する微結晶ゲルマニウム膜と、ソース領域またはドレイン領域との間に、バッファ層を設けることで、オフ電流の低い薄膜トランジスタを作製することができる。即ち、電気特性が優れた薄膜トランジスタを作製することができる。 （もっと読む）

【課題】マスク数の少ない薄膜トランジスタ及び表示装置の作製方法を提供する。
【解決手段】第１の導電膜１０２と、絶縁膜１０４と、半導体膜１０６と、不純物半導体膜１０８と、第２の導電膜１１０とを積層し、この上に多階調マスクを用いて凹部を有するレジストマスク１１２を形成し、第１のエッチングを行って薄膜積層体を形成し、該薄膜積層体に対してサイドエッチングを伴う第２のエッチングを行ってゲート電極層１１６Ａを形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。 （もっと読む）

【課題】ストレスの集中に起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】第１シリコン層５上には、第２シリコン層６が積層されている。第１シリコン層５と第２シリコン層６との界面には、たとえば、ＳｉＯ_２からなる応力緩和層７が形成されている。第２シリコン層６には、その上面から掘り下がったトレンチ８が形成され、このトレンチ８は、応力緩和層７を貫通している。トレンチ８の内面には、ＳｉＯ_２膜９が被着されている。 （もっと読む）

【課題】 オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造する。
【解決手段】本発明による半導体装置（１００）の製造方法は、フォトレジスト層（Ｐ）を形成する工程と、導電層（Ｇ）に、第１領域（ＧＨ）と、第１領域（ＧＨ）よりも薄い第２領域（ＧＬ）を形成する工程と、フォトレジスト層（Ｐ）の一部を除去してフォトレジスト層（Ｐ）の残りの部分を除去しないようにフォトレジスト層（Ｐ）を部分的にエッチングする工程と、フォトレジスト層（Ｐ）の除去しなかった部分（ＰＡ’）をマスクとして用いてゲート電極（１３０）を形成する工程と、導電層（Ｇ）の第１領域（ＧＨ）および第２領域（ＧＬ）に対応して絶縁層（１２０）の第１領域（１２０Ｈ）および第２領域（１２０Ｌ）を形成する工程とを包含する。 （もっと読む）

【課題】本発明は薄膜トランジスタとその製造方法と、それを用いた電子機器に関するもので、薄膜トランジスタの生産性を向上することを目的とするものである。
【解決手段】そしてこの目的を達成するために本発明は、基板１と、この基板１上に所定間隔を置いて配置した複数のソース／ドレイン電極２と、これら複数のソース／ドレイン電極２を覆うごとく前記基板１上に設けた半導体層３と、この半導体層３を覆った絶縁層４と、この絶縁層４上で、前記半導体層３のチャネル領域対応部分に設けたゲート電極６とを備え、前記ソース／ドレイン電極２上面と、前記半導体層３のチャネル領域５両側のソース／ドレイン領域８との間には、結晶化誘導金属のシリサイド層９を介在させたものである。 （もっと読む）

【課題】より動作特性の高い半導体装置の作製及び半導体集積回路の低消費電力化を課題とする。
【解決手段】同一基板平面上に形成されたＮ導電型薄膜トランジスタのチャネル領域とＰ導電型薄膜トランジスタのチャネル領域となる単結晶半導体層の結晶面方位が、それぞれの薄膜トランジスタにおいて最適な結晶面方位となるように形成する。このような構成とすることで、チャネルを流れるキャリア移動度が向上し、より動作特性の高い半導体装置を提供できる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。 （もっと読む）

【課題】生産性が向上し、特性の良好な半導体装置の製造方法及び半導体製造装置を提供すること。
【解決手段】本発明にかかる半導体装置の製造方法は、絶縁性基板１上に非晶質半導体膜１５を成膜する工程と、非晶質半導体膜１５を脱水素処理する工程と、脱水素処理された非晶質半導体膜１５に保護層５を形成する工程と、保護層５を介して非晶質半導体膜１５を多結晶化する工程とを備える。また、非晶質半導体膜１５の成膜から保護層５の形成まで、絶縁性基板１を真空中に保持する。 （もっと読む）

【解決手段】 支持基板上に配設されるシリコン−ゲルマニウムナノワイヤ構造が提供される。当該シリコンゲルマニウムナノワイヤ構造は、支持基板上に配設されている少なくとも１つのゲルマニウム含有支持部と、支持基板の上方に設けられており、少なくとも１つのゲルマニウム含有支持部に隣接して配設されている少なくとも１つのゲルマニウム含有ナノワイヤとを備え、少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が少なくとも１つのゲルマニウム含有支持部よりも高い。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を備えるトランジスタが提供される。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法、および、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法を備えるトランジスタを形成する方法が提供される。 （もっと読む）

【課題】Ｌｏｃｏｓ酸化膜のソース電極側での耐圧特性における電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを課題とする。
【解決手段】
横型ＭＯＳトランジスタは、基板１００、ｎ−活性層１０１、ｎ−ドリフト層１０１ａ、Ｌｏｃｏｓ酸化膜１０２、ｎ−ウェル領域１０３、ｐ−ボディ拡散層１０４、ゲート酸化層１０５、ゲートポリサイド電極１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９、及びｐ＋拡散層１１０を備える。ｐ＋拡散層１１０は、Ｌｏｃｏｓ酸化層１０２のソース領域側の第１端部１０２ａに隣接する領域に形成され、ｎ−活性層１０１とは導電型が逆の不純物が注入される。これにより、第１端部１０２ａ付近に生じる過剰なキャリアが打ち消され、キャリア濃度を最適化され、第１端部１０２ａ付近における耐圧特性が緩和される。 （もっと読む）

【課題】特性の良好な半導体装置の製造方法を提供する。特に、ＳＡＭｓ膜および有機半導体材料を用いた良好な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、第１基板(S1)の最上層に自己組織化単分子膜(17)を形成する工程と、第２基板(S2)の最上層に有機半導体膜(23)を形成する工程と、前記第１基板の前記自己組織化単分子膜と前記第２基板の前記有機半導体膜を密着させる工程と、を有する。このように、自己組織化単分子膜と有機半導体膜とをそれぞれ別の基板上に形成し、密着させることで、有機半導体膜の形成時にその下層のＳＡＭｓ膜の影響を解消でき、有機半導体膜の特性を向上させることができる。 （もっと読む）

【課題】電気光学装置において、積層構造の単純化を図り、しかも高品質な表示を可能とする。
【解決手段】電気光学装置は、基板（１０）上に、走査線（１１）と、走査線の上層側に設けられ、走査線と交差するデータ線（６ａ）と、データ線の上層側に、データ線及び走査線の交差に対応して設けられた画素電極（９ａ）と、画素電極の下層側に、画素電極に容量絶縁膜（７５）を介して対向するように設けられた容量電極（７１）と、走査線の上層側且つデータ線の下層側に設けられ、データ線に電気的に接続されたデータ線側ソースドレイン領域（１ｄ）、画素電極に電気的に接続された画素電極側ソースドレイン領域（１ｅ）、及び走査線と同一層からなると共に走査線に電気的に接続された第１ゲート電極（３ａ）にゲート絶縁膜を介して対向するように配置されたチャネル領域（１ａ’）を有する半導体層（１ａ）とを備える。 （もっと読む）

【課題】キャパシタの静電容量を増加させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる薄膜トランジスタを提供する。
【解決手段】ゲート電極及びキャパシタの誘電体膜に用いられるゲート絶縁膜の厚さを互いに異ならせて形成することで、静電容量の大きさを減少することなくキャパシタの表面積を減少させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる技術である。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）