【課題】オン耐圧および電流能力を維持し、オフ耐圧を向上させる半導体装置を提供する。
【解決手段】高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、ｎ^-ドリフト領域３に直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７を囲んでいる。ゲート電極１１、ｎ⁺⁺ソース領域５およびｐベース領域４は、ｎ⁺バッファ領域６側からこの順に、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部を覆うように形成されている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。 （もっと読む）

【課題】大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１３の表面領域に形成されたソース１８ｓ及びドレイン１８ｄと、半導体活性層１３上にゲート酸化膜１４を介して形成されたゲート電極１５と、ゲート電極１５とドレイン１８ｄの間の半導体活性層１３上に形成されたパッシべーション膜２０とを備える。電界効果トランジスタ１０では、パッシベーション膜２０を構成する二酸化シリコンの膜質が、ゲート酸化膜１４を構成する二酸化シリコンの膜質よりも密度が粗である。 （もっと読む）

【課題】生産性に優れたフレキシブル半導体装置を提供する。
【解決手段】可撓性を有するフレキシブル半導体装置１００であり、樹脂フィルム３０と、樹脂フィルム３０の上に形成された金属層１０とを備え、金属層１０は、絶縁壁５１によって分断され、且つ、絶縁壁５１の一端５３は樹脂フィルム３０に接しており、絶縁壁５１によって金属層１０から、ゲート電極１０ｇ、ソース電極１０ｓおよびドレイン電極１０ｄが形成されている。ゲート電極１０ｇの上には、絶縁壁５１に接するゲート絶縁膜２２が形成されており、ゲート絶縁膜２２の上には半導体層２０が形成されている。 （もっと読む）

【課題】薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置を提供する。
【解決手段】基板と、前記基板上に位置し、チャンネル領域、イオンを含むソース／ドレイン領域及びオフセット領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜と、前記第２絶縁膜上に位置し、前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極とを含み、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする。 （もっと読む）

【課題】ＧＩＤＬ電流が発生することを抑制する。
【解決手段】第２導電型高濃度不純物層１７０は、素子形成領域１１０に形成されており、ソース及びドレインとして機能する。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０それぞれの周囲に設けられている。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より不純物濃度が低濃度である。第２導電型低濃度不純物層１６０は、少なくとも一部がゲート電極１４０及びゲート絶縁膜１８０の下に位置している。そしてゲート絶縁膜１８０は、第２導電型低濃度不純物層１６０上に位置する部分に傾斜部１８２を有している。傾斜部１８２は、ゲート電極１４０の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。 （もっと読む）

【課題】high-kゲート誘電体のパターニングが不要な半導体装置の製造方法を提供する。
【解決手段】第１の領域が第１の厚さに、第２の領域が第１の膜さよりも薄い第２の厚さになるようにゲート誘電体層２０４を半導体基板２０２上に形成し、ゲート誘電体層２０４上にhigh-kの原子の層２１２を形成し、熱処理を行って、第１の領域に第１の厚さ及び第１の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１６を形成し、第２の領域に第１の厚さよりも薄い第２の厚さ及び第２の組成のうち少なくとも一方を有するhigh-kゲート誘電体層２１８を形成する。 （もっと読む）

【課題】低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供する。
【解決手段】基板上に形成されたバッファ層、チャネル層と、前記チャネル層上に形成され、ドリフト層と、前記ドリフト層上に配置されたソース電極およびドレイン電極と、ドリフト層に形成されたリセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備えたＧａＮ系電界効果トランジスタにおいて、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０^１３ｃｍ^−２以上、１×１０^１４ｃｍ^−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。 （もっと読む）

【課題】フローティングゲート電極を備えた不揮発性メモリ素子の駆動電圧を高くすることなく、不揮発性メモリ素子、および厚いゲート絶縁膜を備えた高耐圧型トランジスタを同一基板上に形成する。
【解決手段】不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。第１の絶縁膜はフローティングゲート電極と重なる部分が除去されており、島状半導体領域とフローティングゲート電極間の絶縁膜が、トランジスタのゲート絶縁膜よりも薄くされている。トランジスタはフローティングゲート電極と同じ層に形成されている導電膜と、コントロールゲート電極と同じ層に形成されている導電膜とを有し、これら２つの導電膜は電気的に接続され、トランジスタのゲート電極として機能する。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置の提供。
【解決手段】表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を跨って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の表面に前記開口を間にして配置された一対の高濃度半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含む。 （もっと読む）

【課題】 横型の半導体装置において、ゲート領域が過熱されることを抑制する。
【解決手段】 半導体装置１００は、プレーナー型のゲート電極２６を備える横型の半導体装置である。ドリフト領域２２は、ボディ領域３８の側面に接しているとともに平面視したときにゲート電極２６の側方にまで存在している第１部分２０と、第１部分２０によってボディ領域３８から隔てられている第２部分１９を有している。第１部分２０は、一対の主電極間２，３２を結ぶ方向において、不純物濃度が一定である。第２部分１９は、一対の主電極間２，３２を結ぶ方向において、第１部分２０から離れる向きに不純物濃度が増加している不純物濃度増加領域１０を含む。 （もっと読む）

【課題】酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能な薄膜トランジスタを提供する。
【解決手段】シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜２２２を、酸化物半導体層２３に対応する領域において、この酸化物半導体層２３と接するように選択的に形成する。ゲート絶縁膜２２２と酸化物半導体層２３との間で良好なデバイス界面が形成され、酸化物半導体層２３での格子欠陥の形成を抑制することができる。また、シリコン窒化膜からなるゲート絶縁膜２２１上において、酸化物半導体層２３の上面および側面とゲート絶縁膜２２２の側面とが、ソース・ドレイン電極２５およびチャネル保護膜２４によって覆われているようにする。酸化物半導体層２３への水分等の混入が抑えられ、酸化物半導体層２３での水分の吸着を抑制することができる。 （もっと読む）

【課題】大量生産可能の電気化学トランジスタを提供する。
【解決手段】電気化学トランジスタ装置は、ソース接点１と、ドレイン接点２と、少なくとも１つのゲート電極４と、ソース、ドレイン接点間に配置されており、それらと直接的に電気接触している電気化学的にアクティブな要素であるトランジスタ・チャネル３を含み、そのレドックス状態の変化を通じてその導電率を電気化学的に変える能力を有する有機材料からなる材料で作られている電気化学的にアクティブな要素と、電気化学的にアクティブな要素および前記少なくとも１つのゲート電極の間に介在し、それらと直接的に電気接触している凝固電解液５とを含み、電気化学的にアクティブな要素、前記ゲート電極間の電子流が阻止されるようになっている。この装置において、ソース接点およびドレイン接点間の電子の流れは、前記ゲート電極に印加された電圧によって制御可能である。 （もっと読む）

【課題】電界効果移動度が高い半導体装置及びその作製方法を提供することを課題とすることを課題とする。
【解決手段】側面領域及び底面領域を有する凹部と、凹部以外の上面領域を有するゲート電極と、ゲート電極を覆って形成される、ゲート絶縁膜と、ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、第１の半導体膜上に、ソース領域及びドレイン領域と、ソース領域及びドレイン領域上に、ソース電極及びドレイン電極とを有し、凹部の側面領域上に積層されたゲート絶縁膜及び第１の半導体膜の膜厚が、ゲート電極の上面領域上に積層されたゲート絶縁膜及び第１の半導体膜の膜厚よりも薄い半導体装置及びその作製方法に関する。 （もっと読む）

【課題】生産性及びトランジスタ特性を向上することができるバックチャネルエッチ型の薄膜トランジスタ、半導体装置、及びこれらの製造方法を提供することを目的とする。
【解決手段】本発明にかかるバックチャネルエッチ型のＴＦＴ１０８は、ゲート電極１１と、ゲート電極１１上に形成されたＳｉＮ膜１２と、ＳｉＮ膜１２上にパターニング形成されたＳｉＯ膜１３とを有する。さらに、ＴＦＴ１０８は、ＳｉＯ膜１３上においてＳｉＯ膜１３に接し、全てのパターン端がＳｉＯ膜１３のパターン端近傍に配置されるようにパターニング形成された多結晶半導体膜１４を有する。 （もっと読む）

【課題】従来とは異なる構造を有し、かつ複雑ではなく安価な製造方法で実現され得る電界効果トランジスタを提供する。
【解決手段】少なくともゲート（１）と、絶縁体層（２）と、ドレイン（３）と、ソース（４）と、ソース（４）をドレイン（３）に接続する半導体材料（５０）とを含み、ゲート（１）及び絶縁体層（２）は各々ソース（４）、ドレイン（３）、及び半導体材料によって構成されるアセンブリを囲み、絶縁体層（２）がゲート（１）と前記アセンブリとの間に配置される電界効果トランジスタ
ドレイン（３）及びソース（４）は各々第１及び第２の導電体によって構成され、平行に配置され、かつ互いに非接続であり、第１及び第２の導電体はそれらの外周全体にわたって、及び少なくともそれらの長さの一部にわたって半導体材料（５０）の層によって囲まれる。 （もっと読む）

【課題】面方位が（１１０）面あるいはこれと等価な面であるシリコン層上に形成する酸化膜厚の制御を行うことのできる半導体装置の製造方法を提供すること。
【解決手段】面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１表面の一部に、リンのイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域２Ａを形成する工程と、熱酸化を行って、シリコン基板１上に端部の厚さが連続的に変化したシリコン酸化膜３を形成する工程と、を含むこと、を特徴とする。 （もっと読む）

【課題】生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供すること。
【解決手段】本発明にかかる積層構造体は、半導体膜１５、ゲート絶縁膜１２、ソース電極１７、及びドレイン電極１８を有するものである。ゲート絶縁膜１２は、半導体膜１５下において、半導体膜１５の端から徐々に膜厚が薄くなるテーパー部を有する。ソース電極１７及びドレイン電極１８は、半導体膜１５上において、半導体膜１５のパターンからはみ出さないように形成され、半導体膜１５端からの距離が０以上０．３ｕｍ以下である。 （もっと読む）