【課題】素子破壊を低減し、高耐圧で信頼性の高い横型ＭＯＳＦＥＴ法を提供する。
【解決手段】半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように形成されるとともに、前記ゲート電極が乗り上げた厚い絶縁膜下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成される。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

【課題】オン抵抗、出力容量を低減した半導体装置を提供する。
【解決手段】絶縁層２の上に互いに接して設けられた、第２導電型の第１の半導体層３４、前記第１の半導体層よりも不純物濃度の低い第２導電型の第２の半導体層３３、第１導電型の第３の半導体層３１、前記第３の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層３２、前記第４の半導体層の表面に設けられた第２導電型の第５の半導体層３５と、前記第２の半導体層と前記第３の半導体層との境界の上に設けられたトレンチ溝５１と、前記トレンチ溝内及び前記トレンチ溝外の前記第２，第３，第４の半導体層の上に絶縁膜４２を介して設けられた制御電極２３と、前記第１の半導体層の上に設けられた第１の主電極２１と、前記第４，第５の半導体層の上に前記制御電極と離隔して設けられた第２の主電極２２と、を備える半導体装置。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】横型ＩＧＢＴの占有面積を増大させることなく高耐圧化することができる半導体装置の構造およびその製造方法を提供する。
【解決手段】活性層３は、表面から埋め込み酸化膜２までの厚さが周囲の領域の厚さよりも薄い、コレクタ形成部１１を備える。当該コレクタ形成部１１に、表面から埋め込み酸化膜２に達するＮ型バッファ領域４と、Ｎ型バッファ領域４の表面部に形成されたＰ型コレクタ領域５とが形成される。また、活性層３は、Ｎ型バッファ領域４から離間して形成されたＰ型ベース領域６と、Ｐ型ベース領域６の表面部に形成されたＮ型エミッタ領域７を備える。Ｎ型バッファ領域４とＰ型ベース領域６との間の活性層３には、Ｎ型ベース領域１２が設けられ、Ｎ型ベース領域１２の表面上からＰ型ベース領域６の表面上に延在するゲート絶縁膜１４を介してゲート電極９が設けられる。 （もっと読む）

【課題】低減薄膜トランジスタの性能向上と生産効率の改善にあり、また、それによる特性のばらつき低減にある。
【解決手段】基体上に、ゲート電極、ゲート絶縁膜、酸化物半導体薄膜を有する薄膜トランジスタであって、前記ゲート絶縁膜の少なくとも一部が陽極酸化膜であることを特徴とする薄膜トランジスタ。 （もっと読む）

【課題】有機半導体材料からなる半導体層のパターンをその端部での突起の発生を抑制しつつ、高精細に形成することができる薄膜トランジスタの製造方法を提供する。
【解決手段】基板１１上にゲート電極１２、ゲート絶縁膜１３および撥液層１７を形成する。撥液層１７に開口１７Ａ（第１開口）を形成すると共にゲート絶縁膜１３に同じ大きさの窪み１８を形成したのち、開口１７Ａを拡幅して開口１７Ｂ（第２開口）を形成する。これら窪み１８および開口１７Ｂ内に液体状の有機半導体からなる半導体層１４を形成し、この半導体層１４を乾燥させる。半導体層１４の端部近傍が相対的に薄くなることにより、乾燥工程での突起の発生を抑制することができ、ソース・ ドレイン電極の断線を防止できる。 （もっと読む）

【課題】 移動度にバラツキの少ない電界効果トランジスタを提供する。
【解決手段】 少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上であることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】 移動度にバラツキの少ない電界効果トランジスタを提供する。
【解決手段】 塗布プロセスにより形成される半導体層を持つ電界効果トランジスタにおいて、半導体層がポルフィリン骨格を有する化合物を含有し、ソース電極及び／又はドレイン電極が、ゲート絶縁膜の凹部に配置されていることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減する。
【解決手段】本発明の例に係わる半導体装置は、シリコン基板と、シリコン基板上に一定の間隔をおいて形成される２つの第１の半導体層と、第１の半導体層それぞれの上部に形成され、第１の半導体層と構成材料が異なる第２の半導体層と、第２の半導体層との間にワイア状に形成されるチャネル領域と、チャネル領域を包み込むように形成された第１の絶縁膜１１０ａと、２つの第１の半導体層が相対する側の側壁を覆う第２の絶縁膜１１０ｂと、２つの第２の半導体層が相対する側の側壁を覆う第３の絶縁膜１１０ｃと、第１、第２及び第３の絶縁膜上に形成されたとゲート電極とを具備し、第２の絶縁膜１１０ｂは、第１の絶縁膜１１０ａよりも厚く形成される。 （もっと読む）

【課題】 移動度にバラツキの少ない電界効果トランジスタを提供する。
【解決手段】 塗布プロセスにより形成される半導体層を持つ電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極が、ゲート絶縁膜の凹部に配置されていることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】１０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置の提供。
【解決手段】ｎ−ＭＯＳＦＥＴ１００ｎ、ｐ−ＭＯＳＦＥＴ１００ｐを有し、ｎ−ＭＯＳＦＥＴのチャンネルを形成する第１の領域の表面が（１００）面から±１０°以内の面または（１１０）面から±１０°以内の面のを有し、ｐ−ＭＯＳＦＥＴのチャンネルを形成する第２の領域の表面が（（１１０）面から±１０°以内の面または（１００）面から±１０°以内の面のを有し、第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下とし、かつ第１の領域と第１のゲート絶縁層との界面及び第２の領域と第２のゲート絶縁層との界面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度とした半導体装置。 （もっと読む）

【課題】工程数の低減が可能な電気光学装置の製造方法を提供する。
【解決手段】本発明に係る電気光学装置の製造方法は、基板の上方に、第１導電性膜(23b)を形成する工程と、第１導電性膜上に、第１導電性膜を露出する第１凹部（C1b)と、平面視において第１凹部を取り囲むよう配置された第２凹部（G2a,G1b)と、を有する層間絶縁膜を形成する工程と、第２凹部の底面をエッチングし、第２凹部より大きい開口部を有する第３凹部（G3a,G3b)を形成することにより、第２凹部の下方にオーバーハング部(OH)を形成する工程と、第１、第２および第３凹部内を含む層間絶縁膜上に第２導電性膜を堆積することにより、第１導電性膜と電気的に接続され、第２導電性膜よりなる画素電極(33a)を形成するとともに、第３凹部によって画素電極とその外周の第２導電性膜とを電気的に分離し、第３凹部の底部に堆積した第２導電性膜よりなる配線(33c)を形成する工程と、を有する。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】横型のＩＧＢＴにおいて、飽和電圧とターンオフ損失のトレードオフ関係を改善することができる技術を提供する。
【解決手段】
横型のＩＧＢＴ１００の半導体領域３１は、ドリフト領域２２とボディ領域６、１６とエミッタ領域１２とボディコンタクト領域８とコレクタ領域２６とバッファ領域２８と拡散領域１４で構成されている。拡散領域１４は、エミッタ領域１２とドリフト領域２２の間のボディ領域６ａ、１６ａ内において素子領域３１の表面から素子領域３１の裏面に達する深さまで伸びており、ボディ領域６、１６をエミッタ領域１２に接する第１領域６とドリフト領域２２に接する第２領域１６に分離している。拡散領域１４は、ｎ型であり、ドリフト領域２２よりも不純物濃度が高い。ＩＧＢＴ１００では、ターンオン時にドリフト領域２２内のエミッタ領域側の部位２２ａにも正孔が多く蓄積される。 （もっと読む）

【課題】ＳＯＩ層の膜厚を厚くすることによりＬＤＭＯＳＦＥＴのソースとドレイン間の絶縁耐圧ＢＶ_ＤＳの高耐圧化を図る。
【解決手段】Ｐ型ボディ層４の直下の、Ｐ型ボディ層４とＢＯＸ層２の間のＮ型ＳＯＩ層３中にＰ＋Ｂ埋め込み層１３を形成することにより、Ｐ＋Ｂ埋め込み層１３が存在しなかった時にＢＯＸ層２まで拡がらず、絶縁破壊に至ったＰ型ボディ層４からＮ型ＳＯＩ層３に延びる空乏層を、ＢＯＸ層２近傍まで延ばすことができる。これによりＰ型ボディ層４からの空乏層とＢＯＸ層２からＮ型ＳＯＩ層３に延びる空乏層と一体化することができ、Ｎ＋型ドレイン層８に向かいＮ型ＳＯＩ層３内の全体に空乏層を拡げる事ができる。 （もっと読む）

【課題】ＦＩＮＦＥＴを備えた半導体装置の特性を向上させる。
【解決手段】ＦＩＮＦＥＴは、シリコン基板１上にアーチ形状に配置された単結晶シリコンからなるチャネル層３と、チャネル層３の外側の一部において、フロントゲート絶縁膜ＩＧ１を介して形成されたフロントゲート電極ＥＧ１と、バックゲート絶縁膜ＩＧ２を介して、チャネル層の内側を埋め込むようにして形成されたバックゲート電極ＥＧ２とを有する。アーチ形状の内部に配置されているバックゲート電極ＥＧ２は、フロントゲートＥＧ１をくぐるようにして配置されている。 （もっと読む）

【課題】ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させたバイポーラで動作する横型の半導体装置において、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減する。
【解決手段】ドリフト領域は、横方向に不純物濃度が増加する第２層と、不純物濃度が薄く調整された第１層を備えている。第１埋め込み絶縁層の上面に第２埋め込み絶縁層が設けられている。第２埋め込み絶縁層は、第１層の下面およびボディ領域の下面と接している。第１埋め込み絶縁層の上面には、第２層が設けられており、第１層は第２層の上に設けられている。第２埋め込み絶縁層によって、ボディ領域の近傍のドリフト領域のキャリア密度を向上させ、抵抗を低くすることができる。これによって、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減することができる。 （もっと読む）

【課題】オン耐圧および電流能力を維持し、オフ耐圧を向上させる半導体装置を提供する。
【解決手段】高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、ｎ^-ドリフト領域３に直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７を囲んでいる。ゲート電極１１、ｎ⁺⁺ソース領域５およびｐベース領域４は、ｎ⁺バッファ領域６側からこの順に、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部を覆うように形成されている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。 （もっと読む）