トランジスタは、基板と、導電材料層と、電気絶縁材料層とを含んでいる。該基板、該導電材料層、及び該電気絶縁材料層のうちの１つ以上の少なくとも一部が凹部形状を画成している。

（もっと読む）

【課題】本発明は、その上に形成されるソース・ドレイン電極が均一で良好なステップカバレッジを有するように、酸化物半導体パターン上の第１絶縁膜パターンの周縁部の急傾斜を緩和して信頼性が向上した酸化物半導体薄膜トランジスター及びその形成方法を提供する。
【解決手段】本発明に係る薄膜トランジスターは、ゲート電極、酸化物半導体パターン、前記ゲート電極と前記酸化物半導体パターンとの間に介在した第１ゲート絶縁膜パターン、前記酸化物半導体パターンと電気的に連結して互いに離隔して位置するソース・ドレイン電極、及び前記ソース・ドレイン電極と前記酸化物半導体パターンとの間に位置する前記第１ゲート絶縁膜パターンと部分的に接し、階段状の外郭部によって囲まれた第１絶縁膜パターンを含む。 （もっと読む）

【課題】ＩＧＢＴを構成するバイポーラトランジスタのターンオフ時間を短くし、かつＩＧＢＴを構成するバイポーラトランジスタを動作しやすくする。
【解決手段】シンカー層１１５は第１導電型ウェル１０２及び第２導電型ドリフト層１０４それぞれに接しており、かつ第１導電型コレクタ層１０８から離れている。シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６を介して互いに分離している。 （もっと読む）

【課題】ＩＧＢＴのＥＳＤ耐性を高くしつつ、ＩＧＢＴのバイポーラトランジスタを確実に動作させる。
【解決手段】シンカー層１１５は第１導電型ウェル１０２に接しており、かつ第１導電型コレクタ層１０８及び第２導電型ドリフト層１０４から離れている。シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６を介して互いに分離している。 （もっと読む）

【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。 （もっと読む）

【課題】銅を含む層とチタニウムを含む層とをエッチングする時に、非過水系のエッチング液を使用して工程の安定性を向上させる。
【解決手段】本発明は、薄膜トランジスタ表示板に対する発明であって、より詳細には、銅（Ｃｕ）とチタニウム（Ｔｉ）とをそれぞれ含む二重層配線に形成される薄膜トランジスタ表示板に関し、構造的にはチタニウムを含む層が銅を含む層より幅が広くて、チタニウムと銅とを共にエッチングする段階と、別にエッチングする段階とを含めて製造することを特徴とする。また、ゲート絶縁膜に段差が形成されている。 （もっと読む）

量子井戸型半導体装置、および量子井戸型半導体装置を形成する方法について示した。本方法は、基板の上部に配置され、量子井戸チャネル領域を有するヘテロ構造を提供するステップを有する。また、この方法は、ソースおよびドレイン材料領域を形成するステップを有する。また、この方法は、ソースおよびドレイン材料領域に溝を形成するステップを有し、ドレイン領域から分離されたソース領域が提供される。また、この方法は、溝内のソース領域とドレイン領域の間に、ゲート誘電体層を形成するステップと、溝内のゲート誘電体層の上部に、ゲート電極を形成するステップとを有する。
（もっと読む）

【課題】チャネル抵抗の増大を回避させた薄膜トランジスタの提供。
【解決手段】ボトムゲート型の薄膜トランジスタであって、ゲート絶縁膜上にゲート電極の形成領域に開口を有する層間絶縁膜が形勢され、半導体膜は前記開口を被って層間絶縁膜上に形成され、
前記層間絶縁膜は前記ゲート絶縁膜よりも窒化物を多く含み、前記半導体膜は、前記ゲート絶縁膜および前記層間絶縁膜面に形成された少なくともＧｅを含む半導体結晶核上に形成された微結晶半導体膜あるいは多結晶半導体膜によって構成されている。 （もっと読む）

【課題】複数の半導体デバイスを有する電子的な基板を得るための方法および装置。
【解決手段】ナノワイヤ薄膜が、基板上に形成される。ナノワイヤ薄膜は、動作電流レベルを達成するのに十分なナノワイヤの密度を有するように形成される。複数の半導体領域が、ナノワイヤ薄膜に画定される。コンタクトが、半導体デバイス領域において形成され、それによって、電気的な接続を複数の半導体デバイスに提供する。さらに、ナノワイヤを製造するための様々な材料、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤを含む薄膜、ナノワイヤヘテロ構造、発光ナノワイヤヘテロ構造、ナノワイヤを基板上に配置するためのフローマスク、ナノワイヤを成膜するためのナノワイヤ噴霧技術、ナノワイヤにおける電子のフォノン散乱を減少または除去するための技術、および、ナノワイヤにおける表面準位を減少させるための技術が、説明される。 （もっと読む）

【課題】閾値下の振れが改良され、供給電圧が更に低減されたトンネル電界効果トランジスタを提供する。
【解決手段】高ドープドレイン領域３、低ドープチャネル領域２、高ドープソース領域１及び、高ドープソース領域１と接触する低ドープチャネル領域２の少なくとも一部を覆うゲート誘電体１０およびゲート電極９を有し、ソース−チャネル界面１２におけるゲート誘電体１０の膜厚は、ソース−チャネル界面１２から所定の距離離れたチャネル２上のゲート誘電体１０の膜厚より小さい。 （もっと読む）

【目的】高耐圧ＮＭＯＳＦＥＴなどのレベルシフト素子から素子分離溝越しに隣接した高電位浮遊領域への高電位配線を、高耐圧ＮＭＯＳＦＥＴの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、形成できる半導体装置を提供する。
【解決手段】高電位配線９の直下にｎドレインバッファ層１０と接してｐ^-拡散層１１とこれに接するｐ⁺拡散層１２を形成することで、高電位配線９が横切る絶縁膜４４ａの電界強度を低下できる。絶縁膜４４ａの電界強度を低下させることで、高耐圧ＮＭＯＳＦＥＴ２０の耐圧低下や層間絶縁膜５の破壊および素子分離溝（トレンチ４ａ）の分離耐圧劣化を防止できる。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

【課題】ノイズが低減でき、従来よりも遙かに優れた感度を有する試料中の被検出物質の検出方法を提供する。
【解決手段】基板１と、その基板１の上面に形成した絶縁薄膜２上に、所定の間隔をおいて対向して設けたソース電極３およびドレイン電極４を有するチャネルとを少なくとも備えたセンサーで試料中の被検出物質を検出する方法において、前記チャネルが超微細繊維で構成され、そのチャネル上に前記試料溶液を滴下した後、その試料溶液の溶媒を蒸発させることを特徴とする。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】開口率の高い半導体装置またはその製造方法を提供する。また、消費電力の低い半導体装置またはその製造方法を提供する。
【解決手段】第１の薄膜トランジスタを有する画素部と第２の薄膜トランジスタを有する駆動回路を有し、第１の薄膜トランジスタは、ゲート電極層とゲート絶縁層と半導体層とソース電極層及びドレイン電極層を有し、第１の薄膜トランジスタのゲート電極層、ゲート絶縁層、半導体層、ソース電極層、ドレイン電極層は透光性を有し、第２の薄膜トランジスタのゲート電極層は、第１の薄膜トランジスタのゲート電極層と材料が異なり、第１の薄膜トランジスタのゲート電極層よりも低抵抗の導電層を有し、第２の薄膜トランジスタのソース電極層及びドレイン電極層は、第１の薄膜トランジスタのソース電極層及びドレイン電極層と材料が異なり、第１の薄膜トランジスタのソース電極層及びドレイン電極層よりも低抵抗の導電層を有する。 （もっと読む）

【課題】溝を有さないゲート絶縁膜から形成されたトランジスタと比べて電界効果移動度が良好なトランジスタ、その製造方法及び回路基板を提供する。
【解決手段】トランジスタ１は、基板１０と、基板１０の表面に形成されたゲート電極１２と、基板１０上にゲート電極１２を覆うように形成され、表面に複数の溝１４０を有するゲート絶縁膜１４と、ゲート絶縁膜１４の各溝１４０の底部１４２に接するように形成されたソース電極１６及びドレイン電極１８と、ソース電極１６及びドレイン電極１８に接触するとともにゲート絶縁膜１４の底部１４２を含む表面に形成された半導体膜としての有機半導体膜２０とを備えて概略構成されている。 （もっと読む）

【課題】高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】製造工数の増大をもたらすことなく、薄膜トランジスタのゲート絶縁膜と容量素子の誘電体膜を異なる層における絶縁膜を用いることによって、それらの特性に応じた膜厚に設定できる表示装置の提供。
【解決手段】基板上に薄膜トランジスタと容量素子が形成されている表示装置にであって、前記薄膜トランジスタは、
ゲート電極の形成領域を被って形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、平面的に観て、前記ゲート電極の形成領域内に開口を備える第２の絶縁膜と、
前記第２の絶縁膜上に前記開口を横切って形成され、両端に高濃度領域を備える島状の多結晶化された半導体層と、
前記半導体層の上面に前記半導体層の両端の高濃度領域のそれぞれの一部を露出させて形成された第３の絶縁膜と、
前記第３の絶縁膜から露出された前記半導体層の両端の高濃度領域のそれぞれに電気的接続がなされて形成された一対の電極と、を備えて構成され、
前記容量素子は、その誘電体膜が前記第３の絶縁膜と同層で同材料の絶縁膜によって構成されている。 （もっと読む）

【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線が電極に配線される誘電体分離型半導体装置を提供する。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第１半導体領域と、第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第２導電型の第２半導体領域と、第１半導体領域に接合される第１主電極と、第２半導体領域に接合される第２主電極と、を備え、支持基板は、第１半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第１ハンダと、を備える。 （もっと読む）