誘電体分離型半導体装置とその製造方法
【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線が電極に配線される誘電体分離型半導体装置を提供する。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第1半導体領域と、第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第2導電型の第2半導体領域と、第1半導体領域に接合される第1主電極と、第2半導体領域に接合される第2主電極と、を備え、支持基板は、第1半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第1ハンダと、を備える。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第1半導体領域と、第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第2導電型の第2半導体領域と、第1半導体領域に接合される第1主電極と、第2半導体領域に接合される第2主電極と、を備え、支持基板は、第1半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第1ハンダと、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、誘電体分離型基板に高耐圧回路が構成されている誘電体分離型半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来の誘電体分離半導体装置は、支持基板の上面及び下面にはそれぞれ誘電体層および裏面電極が設けられている。誘電体層の上面には半導体基板が備えられており、誘電体層は半導体基板と支持基板を誘電体分離している。半導体基板内の絶縁膜は、半導体基板を構成しているn−型半導体層を所定の範囲で区画している。この区画された所定の範囲において、n−型半導体層の上面にn−型半導体層より低抵抗のn+型半導体領域が、またn+型半導体領域を取り囲むようにp+型半導体領域が、それぞれ形成されている。n+型半導体領域及びp+型半導体領域にはそれぞれカソード電極及びアノード電極が接続されている。カソード電極及びアノード電極は、フィールド酸化膜によって互いに絶縁されている。
アノード電極及び裏面電極をいずれも0Vにし、カソード電極に正の電圧を漸次増加させると、n−型半導体層とp+型半導体領域の間のpn接合から空乏層が伸びる。この時、支持基板は誘電体層を介してフィールドプレートとして働くので、空乏層に加えてn−型半導体層と誘電体層との境界面からn−型半導体層の上面に向かう方向に空乏層が伸びる。この空乏層が伸びることによって、pn接合から伸びる空乏層が伸び易くなり、n−型半導体層とp+型半導体領域との間のpn接合での電界は緩和される。この効果は一般にRESURF(reduced surface field)効果と言われている。
【0003】
p+型半導体領域から充分離れた位置のn−型半導体層の厚さ方向の電界強度は、n−型半導体層の上面から所定の位置までゼロであり、所定の位置から直線的に増加し、n−型半導体層と誘電体層との境界面で階段状に増加し、誘電体層内では一定になり、誘電体層と支持基板との境界でゼロに戻る。n−型半導体層と誘電体層との境界面から伸びる空乏層の厚さをx、誘電体層の厚さをt0、n−型半導体層の不純物濃度をN(cm−3)、真空の誘電率をε0(C×V−1×cm−1)、n−型半導体層の比誘電率をε2、誘電体層の比誘電率をε3として、p+型半導体領域から充分離れた位置のn−型半導体層の厚さ方向の全電圧降下Vは式(1)で表される。
【0004】
V=q・N/(ε2・ε0)×(x2/2+ε2・t0・x/ε3) (1)
【0005】
式(1)より、全電圧降下が等しい場合、誘電体層の厚さt0を厚くすると、境界面から伸びる空乏層の厚さxが薄くなることがわかる。これはRESURF効果が弱くなることを意味する。
一方、n−型半導体層とp+型半導体領域との間のpn接合での電界集中およびn−型半導体層とn+型半導体領域との界面での電界集中によるアバランシェ破壊が発生しない条件下では、誘電体分離型半導体装置の耐圧は、最終的にはn+型半導体領域の直下における、n−型半導体層と誘電体層の界面での電界集中によるアバランシェ破壊で決定される。このような条件が満足されるように誘電体分離型半導体装置を構成するためには、p+型半導体領域とn+型半導体領域とを十分離し、n−型半導体層の厚さとその不純物濃度を最適化すればよい。
【0006】
アバランシェ破壊が発生しない条件は、n−型半導体層と誘電体層の界面からn−型半導体層の上面にまで空乏化した時に、n−型半導体層と誘電体層の界面での電界集中がアバランシェ条件を満たす状態を意味することが一般的に知られている。
このような条件で、n−型半導体層の厚さをd、アバランシェ破壊を起こす臨界電界をECrとすると、耐圧Vは式(2)で示される。但し、但し、n+型半導体領域の厚さは無視している。
【0007】
V=ECr・(d/2+ε2・t0/ε3) (2)
【0008】
n−型半導体層をシリコンで、誘電体層をシリコン酸化膜で、それぞれ形成したとして、誘電体分離型半導体装置の耐圧Vを計算してみる。一般的な値としてd=4×10−4、t0=2×10−4を採用する。また臨界電界ECrはn−型半導体層の厚さdに影響されるが、この場合はおおよそECr=4×105である。これと、ε2=11.7、ε3=3.9を代入すると、耐圧Vは320Vとなる。
そして、n−型半導体層の厚さdを1μm増加すると、耐圧が20V増加し、誘電体層の厚さt0を1μm増加すると、耐圧が120V増加する。
このように、n−型半導体層よりも誘電体層を厚くする方が耐圧が大きく増加するので、耐圧を増加するためには誘電体層を厚くする方が効果的である。しかも、n−型半導体層を厚くすると絶縁膜の形成が難しくなって望ましくない。
【0009】
しかし、誘電体層の厚さを増大させると、既述のように空乏層の伸びが小さくなり、RESURF効果が低減する。即ち、p+型半導体領域とn−型半導体層の間のpn接合での電界集中が増大し、このpn接合でのアバランシェ破壊によって耐圧が制限されることになる。
【0010】
そこで、半導体基板のn+型半導体領域の上面に設けられるカソード電極の直下を含む支持基板の領域にポーラス酸化膜を形成することにより、n+型半導体領域とn−型半導体層との境界の近傍のn−型半導体層での電界集中を緩和し、耐圧を向上している。
【0011】
また、半導体基板に形成されているMOSFETのドレイン電極の直下を含む支持基板の領域に貫通孔を設け、貫通孔の奥に現れている誘電体層上にシリコーンラダーポリマーからなる誘電体層を形成することにより、n+型半導体領域とn−型半導体層との境界の近傍のn−型半導体層での電界集中を緩和し、耐圧を向上している(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2004−200472号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかし、ポーラス酸化膜を形成することにより誘電体分離型半導体装置の耐圧が増加するとカソード電極からの引き出し配線の絶縁耐量が誘電体分離型半導体装置の耐圧を下回ることになる。そこで、カソード電極から引き出し配線の替わりにワイヤ配線を採用することにより絶縁耐量が半導体装置の耐圧を上回るようにすることができる。
しかし、直下にポーラス酸化膜が形成されているカソード電極にワイヤを超音波ワイヤボンダーを用いてワイヤボンドすると、スポンジ状のポーラス酸化膜に超音波が加わり久ラックが発生してしまうという問題がある。
【0014】
また、支持基板に貫通孔が設けられていると、超音波ワイヤボンダーのヘッダによりワイヤをドレイン電極に押し付ける力により誘電体分離型半導体装置が撓んでしまうという問題がある。
【0015】
この発明の目的は、耐圧が維持されるとともに絶縁耐量の高いワイヤ配線により電極から配線される誘電体分離型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0016】
この発明に係わる誘電体分離型半導体装置は、支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、上記支持基板は、上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔と、上記貫通孔の開口に現れる上記埋込誘電体層の領域に接して配設されるとともにシリコーンラダーポリマー層から構成される第2誘電体部と、上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁、上記第2誘電体部および裏面に接して配設される裏面電極と、上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁および上記第2誘電体部に囲まれる空間を埋めて平坦化する第1ハンダと、を備える。
【発明の効果】
【0017】
この発明に係わる誘電体分離型半導体装置の効果は、ドレイン電極の直下のシリコーンラダーポリマー層がボイドフリーの第1ハンダにより支持されているので、シリコーンラダーポリマー層で電圧降下を負担して耐圧を高く維持するとともに、ワイヤボンド時の超音波振動が伝搬する第1ハンダがボイドフリーなのでストレス損傷を回避することができる。
また、第1ハンダにより貫通孔を設けたことによる支持基板の裏面の凹形状を解消した後でダイボンド工程以降のアセンブリを行えるので、ワイヤボンド処理工程においても支障のないデバイス構造を得ることができる。
【図面の簡単な説明】
【0018】
【図1】この発明の実施の形態1に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。
【図2】実施の形態1に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
【図3】この発明の実施の形態2に係わる誘電体分離型半導体装置の部分断面図である。
【図4】この発明の実施の形態3に係わる誘電体分離型半導体装置の断面図である。
【図5】この発明の実施の形態4に係わる誘電体分離型半導体装置の断面図である。
【図6】この発明の実施の形態5に係わる誘電体分離型半導体装置の断面図である。
【図7】実施の形態5に係わる貫通孔にボールハンダを充填する様子を示す図である。
【図8】この発明の実施の形態6に係わる誘電体分離型半導体装置の断面図である。
【図9】実施の形態6におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
【図10】この発明の実施の形態7に係わる誘電体分離型半導体装置の断面図である。
【図11】この発明の実施の形態8に係わる誘電体分離型半導体装置の断面図である。
【図12】この発明の実施の形態9に係わる誘電体分離型半導体装置の断面図である。
【図13】実施の形態9に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。
【図14】実施の形態9に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図15】この発明の実施の形態10に係わる誘電体分離型半導体装置の断面図である。
【図16】実施の形態10に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。
【図17】実施の形態10に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図18】実施の形態10に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
【図19】この発明の実施の形態11に係わる誘電体分離型半導体装置の断面図である。
【図20】実施の形態11に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図21】この発明の実施の形態12に係わる誘電体分離型半導体装置の断面図である。
【発明を実施するための形態】
【0019】
実施の形態1.
図1は、この発明の実施の形態1に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。図2は、実施の形態1に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
この発明の実施の形態1に係わる誘電体分離型半導体装置1は、図1に示すように、SOI(Silicon On Insulator)構造の誘電体分離型基板2に形成されている。誘電体分離型基板2は、シリコンからなる支持基板3と、高耐圧回路が形成されるシリコンからなる半導体基板4と、支持基板3の第1主面上に隣接されている埋込誘電体層としての埋込酸化膜5とから一体として構成されている。
半導体基板4に高耐圧集積回路の1つの例としてのMOSFETが形成されている。そして、半導体基板4は、低不純物濃度の第1導電型としてのn型シリコン層6から構成されている。
【0020】
そして、n型シリコン層6は、絶縁膜7により所定の範囲でリング状に区画されている。区画された範囲の中央部に高不純物濃度の第1導電型の第1半導体領域としてのN−well領域8がn型シリコン層6の上面、すなわち、埋込酸化膜5に接している面の反対の面から埋込酸化膜5に亘って形成されている。そして、n型シリコン層6の面方向に対するN−well領域8の周囲に所定の幅の円環状のn型シリコン層6が残されている。この円環状のn型シリコン層6をn−領域9と称す。このn−領域9の周囲に所定の幅の円環状の高不純物濃度の第2導電型の第2半導体領域としてのP−well領域10がn型シリコン層の上面からn型シリコン層6の厚さ方向の所定の深さに亘って形成されている。さらに、P−well領域10内に含まれ、n型シリコン層6の上面からP−well領域10より浅い深さまで高不純物濃度の第1導電型のn+領域11が形成されている。
【0021】
さらに、N−well領域8のn型シリコン層6の上面の相当する表面に第1主電極としてのドレイン電極12が形成され、そのドレイン電極12にワイヤ13が配線されている。
また、n−領域9の上面にフィールド絶縁膜14が形成され、そのフィールド絶縁膜14の表面にゲート電極15が形成されている。
また、P−well領域10のn型シリコン層6の上面に相当する表面に第2主電極としてのソース電極16が形成されている。
【0022】
一方、支持基板3には、MOSFETが形成されたn型シリコン層6を支持基板3上に投影したときに、N−well領域8に重畳する領域の外周からP−well領域10の一部までの円環状の領域に埋込酸化膜5から所定の深さに亘って第1誘電体部としてのポーラス酸化膜17が形成されている。
また、支持基板3には、支持基板3の裏面、すなわち埋込酸化膜5に接している面の反対の面に、裏面電極18が形成されている。
【0023】
次に、実施の形態1に係わる誘電体分離型基板2の製造方法について説明する。この誘電体分離型基板2の製造において、支持基板3に予め半導体基板4を重ねてMOSFET回路を形成するときにN−well領域8の下部にはそのまま単結晶シリコンが残っているように、所定のパターンのポーラス酸化膜17を形成する。支持基板3の出発材料である単結晶シリコン基板の周囲をポーラス酸化膜が形成される領域を残してマスキングし、化成槽内の、フッ酸を例えばエチルアルコールのような溶媒に溶解したフッ酸溶液中に浸漬し、単結晶シリコン基板に正電位を通電し、溶液中に浸漬されている白金電極に負電位を通電し、陽極化成処理を行う。陽極化成処理を行うことにより、シリコンが溶解されて、多孔質のシリコン層が形成される。マスキングを外してから、予備酸化して、多孔質のシリコン層を酸化する。それから、半導体基板4としての単結晶シリコン基板を熱酸化により周囲に熱酸化膜を形成し、ポーラス酸化膜が形成された支持基板3と積層してから熱処理を施して一体化する。それから、半導体基板4を減厚して、誘電体分離型基板2が作製される。半導体基板4の周囲に形成された熱酸化膜が支持基板3との間に残って埋込酸化膜5となり、半導体基板4上に形成される回路を誘電体分離する。
【0024】
このような実施の形態1に係わる誘電体分離型半導体装置1では、ソース電極16と裏面電極18に0Vを印加し、ドレイン電極12に正の電圧を印加したとき、図2に示すように、ドレイン電極12とソース電極16および裏面電極18との間の電気力線が画かれる。N−well領域8が埋込酸化膜5に達しているので、n−領域9から埋込酸化膜5内を通過してn−領域9へ電気力線が通っている。ここで、アバランシェ破壊を起こす臨界電界強度が低いために問題となるn−領域9内に関して見ると、ポーラス酸化膜17内を一部の電気力線が通るので、N−well領域8とn−領域9との境界の近傍のn−領域9では、ポーラス酸化膜17がN−well領域8の直下の支持基板3に設けられた場合と比較しても電界強度は増加しない。
【0025】
このような誘電体分離型半導体装置1は、N−well領域8の直下に位置する支持基板3の領域を囲繞するようなポーラス酸化膜17を埋込酸化膜5に接するようにして支持基板3内に設けられているので、誘電体分離型半導体装置1の耐圧を高いまま維持できる。
また、ドレイン電極12にワイヤ13を超音波ワイヤボンダーを用いてボンディングするとき、ワイヤボンダーのヘッドからワイヤ13を介してドレイン電極12に加わる超音波振動が、N−well領域8を通過して支持基板3に伝搬されるが、その部分の支持基板3は機械強度の高い単結晶シリコンなので、超音波振動によりクラックなど機械的な欠陥が入らない。このように、超音波ワイヤボンダーによりワイヤ13をボンディングすることができるので、ドレイン電極12から絶縁耐量の大きいワイヤ13で配線を行うことができる。
【0026】
実施の形態2.
図3は、この発明の実施の形態2に係わる誘電体分離型半導体装置の部分断面図である。
実施の形態2に係わる誘電体分離型半導体装置1Bは、図3に示すように、実施の形態1に係わる誘電体分離型半導体装置1と支持基板3Bに第1誘電体層としての第2埋込酸化膜20が追加されていることが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
【0027】
この第2埋込酸化膜20は、誘電体分離型基板2の作製の過程で予め形成する。支持基板3Bの出発材料としての単結晶シリコン基板に酸素イオンを所定の位置に留まるように注入し、高温アニールを施すことにより第2埋込酸化膜20が形成される。酸素イオンが滞留する単結晶シリコン基板の深さは、ポーラス酸化膜17の深さ以内である。その後、実施の形態1と同様にポーラス酸化膜17を形成して支持基板3Bの作製が完了する。このように作製された支持基板3Bと周囲全体に亘って熱酸化膜が形成された半導体基板4とを一体化する。
【0028】
ポーラス酸化膜17の深さの途中に第2埋込酸化膜20が形成されているので、ソース電極16と裏面電極18に0Vを印加し、ドレイン電極12に正の電圧を印加したとき、図3に示すように、ドレイン電極12とソース電極16および裏面電極18との間の電気力線が画かれる。一部の電気力線は、N−well領域8が埋込酸化膜5に達しているので、n−領域9から埋込酸化膜5内を通過してn−領域9へ電気力線が通っている。残りの電気力線は、n−領域9から埋込酸化膜5、ポーラス酸化膜17、第2埋込酸化膜20、ポーラス酸化膜17、埋込酸化膜5を通過してn−領域9に連なっている。
【0029】
このような誘電体分離型半導体装置1Bは、2つの埋込酸化膜5、20がN−well領域8の直下の支持基板3Bに形成されており、その埋込酸化膜5、20により電界が分担されるので、N−well領域8とn−領域9との境界の近傍のn−領域9の電界強度が緩和され、より耐圧の高い半導体回路が半導体基板4に形成することができる。
なお、実施の形態2においては支持基板3Bにポーラス酸化膜17を形成する前に酸素イオンを注入しているが、高いエネルギー選択性が確保できる場合には貼り合わせを行い前に行ってよい。
【0030】
実施の形態3.
図4は、この発明の実施の形態3に係わる誘電体分離型半導体装置の断面図である。
実施の形態3に係わる誘電体分離型半導体装置1Cは、実施の形態1とN−well領域8Cの構成が異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
N−well領域8Cは、その領域の内部にトレンチ分離領域22が形成されている。そして、トレンチ分離領域22は、トレンチ溝23の側壁に側壁酸化膜24、その側壁酸化膜24が形成されたトレンチ溝23を埋めるポリシリコン25、ポリシリコン25で埋められたトレンチ溝23に蓋をするフィールド酸化膜26から構成されている。
そして、トレンチ溝23の外側側壁とポーラス酸化膜17の最も近い間隔W1は、ポーラス酸化膜17の厚さDPより大きい。
また、N−well領域8Cとポーラス酸化膜17とは、幅W1とほぼ同様な幅W2だけ重畳するように配置されている。
【0031】
次に、トレンチ分離領域22の形成について説明する。誘電体分離型基板2の半導体基板4Cに上面側から埋込酸化膜5に達するように第1導電型を発揮する不純物を高濃度に拡散してN−well領域8Cを形成する。次に、ドライエッチングにより半導体基板4Cの埋込酸化膜5が露出するまでトレンチエッチを行い、トレンチ溝23を形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜24をトレンチ溝23のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝23を埋める。その後、トレンチ溝23以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域22とその近傍のN−well領域8Cの一部をフィールド酸化膜26で覆う。そのフィールド酸化膜26とN−well領域8Cとを覆うドレイン電極12を形成する。
このように、トレンチ分離領域22が下部に形成されたドレイン電極12にワイヤ13を超音波ワイヤボンダーによりワイヤボンドする。
【0032】
このような誘電体分離型半導体装置1Cは、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とポーラス酸化膜17との近接する距離W1がポーラス酸化膜17の厚みDPより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にポーラス酸化膜17が退避しており、ポーラス酸化膜17に超音波振動が照射されることが防げる。このため、ポーラス酸化膜17にクラックなどの機械的欠陥が誘発されることがない。
また、ポーラス酸化膜17とN−well領域8Cとが幅W1と同様な幅W2で重畳されているので、電圧が印加されているとき、N−well領域8C、n−領域9と埋込酸化膜5との3重点の近傍のn−領域9での電界強度をアバランシェ破壊臨界電界強度以下に緩和されている。
なお、実施の形態3においてトレンチ分離領域22のトレンチ溝23は1つであるが、トレンチ分離領域22は自己完結的に形成されるものであるので、多重構造に形成してもよい。
【0033】
実施の形態4.
図5は、この発明の実施の形態4に係わる誘電体分離型半導体装置の断面図である。
実施の形態4に係わる誘電体分離型半導体装置1Dは、図5に示しように、実施の形態3に係わる誘電体分離型半導体装置1CとN−well領域8Dが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
N−well領域8Dは、n型シリコン層6の上面から第1導電型の不純物を高濃度に拡散することにより形成される第1N−well領域28aとトレンチ溝23のトレンチ側壁から第1導電型の不純物を高濃度に拡散することにより形成される第3半導体領域としての第2N−well領域28bとから構成されている。
【0034】
そして、トレンチ溝23の外側側壁とポーラス酸化膜17の最も近い間隔W1は、ポーラス酸化膜17の厚さDPより大きくしてある。
また、第2N−well領域28bとポーラス酸化膜17とは、所定の幅W2だけ重畳するように配置されている。
【0035】
N−well領域8Dの形成は、ドライエッチングにより半導体基板4の埋込酸化膜5が露出するまでトレンチエッチを行い、トレンチ溝23を形成する。次に、誘電体分離型基板2の半導体基板4に上面側から第1導電型を発揮する不純物を高濃度に拡散してN−well領域28aを形成する。次に、トレンチ溝23の側壁から第1導電型を発揮する不純物を高濃度に拡散してN−well領域28bを形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜24をトレンチ溝23のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝23を埋める。その後、トレンチ溝23以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域22とその近傍の第1N−well領域28a、第2N−well領域28bの一部をフィールド酸化膜26で覆う。そのフィールド酸化膜26と第1N−well領域28aとを覆うドレイン電極12を形成する。
【0036】
このような誘電体分離型半導体装置1Dは、ドレイン電極12の直下の第2N−well領域28bで不純物が高濃度に拡散することができるので、半導体基板4Dに形成されたMOSFETのオン抵抗を低減することができる。
なお、トレンチ分離領域22に囲繞された半導体基板4Dの領域に第1導電型の不純物を高濃度に拡散しているが、この領域に拡散しなくても特性には影響がない。
【0037】
実施の形態5.
図6は、この発明の実施の形態5に係わる誘電体分離型半導体装置の断面図である。図7は、実施の形態5に係わる貫通孔にボールハンダを充填する様子を示す図である。
実施の形態5に係わる誘電体分離型半導体装置1Gは、図6に示すように、実施の形態1に係わる誘電体分離型半導体装置1と支持基板3Gと半導体基板4Gに形成されているN−well領域8Gが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態1のN−well領域8では、n型シリコン層6の上面から埋込酸化膜5に亘って第1導電型の不純物が拡散されているが、実施の形態5のN−well領域8Gでは、n型シリコン層6の上面から所定の深さまで第1導電型の不純物が拡散されている。
【0038】
一方、支持基板3Gには、N−well領域8Gの直下の支持基板3Gに貫通孔30が設けられている。そして、貫通孔30は、貫通孔30の裏面側の開口が埋込酸化膜5に面する開口より広い頭切の四角錐状であり、埋込酸化膜5に達するように形成されている。その貫通孔30の埋込酸化膜5に面する開口と貫通孔30の側壁31とに第2誘電体部としてのシリコーンラダーポリマー層32が隣接配置されている。そして、支持基板3Gの裏面とシリコーンラダーポリマー層32の表面に裏面電極18Gが形成されている。裏面電極18Gが形成された貫通孔30が第1ハンダ33で埋められており、裏面電極18Gと第1ハンダ33とをともに第2ハンダ34で被覆されている。
【0039】
次に、支持基板3Gに貫通孔30を設け、2種類のハンダ33、34により埋める工程について説明する。
半導体基板4GにMOSFETが形成された誘電体分離型基板2の支持基板3Gの裏面から水酸化カリウムのようなアルカリ溶液を用いて埋込酸化膜5が現れるまで異方性ウエットエッチングを行い、貫通孔30を形成する。貫通孔30の側壁31は57度くらいの傾きを有している。
次に、シリコーンラダーポリマーとの接着力を向上させるために、イソプロピルアルコール溶液に数%のシランカップリング剤を添加したプライマー液でシリコンおよびシリコン酸化物の表面をプライマー処理する。
次に、重量平均分子量150kのシリコーンポリマー(A樹脂)をアニソール溶媒中に溶解させ、固形分濃度が10重量%になるように溶解させた第1のワニスと、固形分濃度が15重量%になるように溶解させた第2のワニスとについて、順次、塗布工程とキュア工程とを施す。具体的には、重量平均分子量150kのポリビニルフェニールシリセスグオタン(PVSQ)を10重量%のアニソール溶液で形成した第1のワニスと、重量平均分子量150kのPVSQを15重量%のアニソール溶液で形成した第2のワニスとを、順次、100rpm×5秒、300rpm×10秒、500rpm×60秒の塗布処理を施し、この塗布処理の後、350℃×1時間以上加熱処理を行い、その後徐冷のキュア処理を施すことによりシリコーンラダーポリマー層32を形成する。
これにより、貫通孔30の開口に面した埋込酸化膜5の表面に、成膜ムラが有効に抑制されたシリコーンラダーポリマー層32を得ることができる。なお、スピンコートするときの滴下量を最適化することにより、シリコーンラダーポリマー層32の膜厚を制御することができる。
【0040】
次に、支持基板3Gの裏面全面をポリッシュ処理し、裏面に形成されたシリコーンラダーポリマー層32を除去して、金属蒸着層(たとえば、Ti/Ni/Auの3層蒸着など)からなる裏面電極18Gを形成する。
次に、ハンダフラックスをスピンコート法により裏面電極18Gに塗布する。それから、図7に示しように、径rのボールハンダ35を貫通孔30に所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第1ハンダ33を形成する。
次に、ハンダ槽に浸漬して、裏面電極18G全体と第1ハンダ33とを覆う第2ハンダ34を形成する。
ここで使用するボールハンダ35の径rは、支持基板3Gの厚さDsubに対して、r<0.1×Dsubで規定されるように細かいボールハンダ35を用いる。
【0041】
このような誘電体分離型半導体装置1Gは、ドレイン電極12の直下のシリコーンラダーポリマー層32がボイドフリーの第1ハンダ33により支持されているので、シリコーンラダーポリマー層32で電圧降下を負担して耐圧を高く維持するとともに、ワイヤボンド時の超音波振動が伝搬する第1ハンダ33がボイドフリーなのでストレス損傷を回避することができる。
また、第1ハンダ33により貫通孔30を設けたことによる支持基板3Gの裏面の凹形状を解消した後でダイボンド工程以降のアセンブリを行えるので、ワイヤボンド処理工程においても支障のないデバイス構造を得ることができる。
また、支持基板3Gの裏面の凹形状を平坦化するために使用するボールハンダ35の径rを支持基板3Gの厚さDsubに対して、r<0.1×Dsubで規定される径のものを用いるので、溶融後ボイドフリーのハンダで凹形状が埋められている。
【0042】
実施の形態6.
図8は、この発明の実施の形態6に係わる誘電体分離型半導体装置の断面図である。図9は、実施の形態6におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
実施の形態6に係わる誘電体分離型半導体装置1Hは、図8に示すように、実施の形態5に係わる誘電体分離型半導体装置1Gと半導体基板4に形成されているN−well領域8および第1誘電体部としてのシリコーンラダーポリマー層32Hの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態6に係わる半導体基板4のN−well領域8は、実施の形態1に係わるN−well領域8と同様であるので、説明は省略する。
【0043】
また、実施の形態6に係わるシリコーンラダーポリマー層32Hは、埋込酸化膜5に面する貫通孔30の開口のうち、N−well領域8Hの直下の埋込酸化膜5の領域を除いた位置に配設されている。このように選択的な位置にシリコーンラダーポリマー層32Hを形成する方法について説明する。この前後の工程は、実施の形態5と同様である。
実施の形態5と同様にして、支持基板3Hに異方性ウエットエッチングにより頭切の四角錐状の貫通孔30を形成し、貫通孔30の奥に表れている埋込酸化膜5の表面をプライマー処理する。
次に、感光性のシリコーンラダーポリマー溶液をスピンコート法、スプレーコート法、またはインクジェット法により支持基板3Hの裏面、貫通孔30の側壁および貫通孔30の奥に表れている埋込酸化膜5の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜36を形成する。それから、図9に示すように、シリコーンラダーポリマー膜36の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層32Hが残る。
これ以後は、実施の形態5と同様に、裏面電極18H、第1ハンダ33、第2ハンダ34を形成する。
【0044】
このような誘電体分離型半導体装置1Hは、N−well領域8Hが埋込酸化膜5にまで達しており、N−well領域8Hとn−領域9との境界の近傍のn−領域9における電界強度がシリコーンラダーポリマー層32Hが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔30内がボイドフリーの第1ハンダ33により埋められているので、ワイヤボンダーから発せられる超音波振動により第1ハンダ33が機械的損傷を受けることがなく、ワイヤ13をドレイン電極12に確実に接続することができる。
また、シリコーンラダーポリマー層32Hが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Hの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0045】
実施の形態7.
図10は、この発明の実施の形態7に係わる誘電体分離型半導体装置の断面図である。
実施の形態7に係わる誘電体分離型半導体装置1Jは、図10に示すように、実施の形態6に係わる誘電体分離型半導体装置1Hと半導体基板4CのN−well領域8Cにトレンチ分離領域22が追加されていることが異なっており、これ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
また、実施の形態7に係わる半導体基板4Cでは、実施の形態3と同様に、N−well領域8CとそのN−well領域8C内にトレンチ分離領域22とが形成されている。
【0046】
このような誘電体分離型半導体装置1Jは、半導体基板4Cとして実施の形態3に係わるものを、支持基板3Jとして実施の形態6に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とシリコーンラダーポリマー層32Jとの近接する距離W3がシリコーンラダーポリマー層32Jの厚みDSより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にシリコーンラダーポリマー層32Jが位置し、シリコーンラダーポリマー層32Jに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層32Jにクラックなどの機械的欠陥が誘発されることがない。
【0047】
また、N−well領域8Cが埋込酸化膜5にまで達しており、N−well領域8Cとn−領域9との境界の近傍のn−領域9における電界強度がシリコーンラダーポリマー層32Jが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層32Jが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Jを介して第1ハンダ33に機械的に連なっているので、支持基板3Jの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0048】
実施の形態8.
図11は、この発明の実施の形態8に係わる誘電体分離型半導体装置の断面図である。
実施の形態8に係わる誘電体分離型半導体装置1Kは、図11に示しように、実施の形態7に係わる誘電体分離型半導体装置1Jと半導体基板4Kに形成されているトレンチ分離領域22Kが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明する。
実施の形態8に係わるトレンチ分離領域22Kは、トレンチ溝23の側壁に側壁酸化膜24、その側壁酸化膜24が形成されたトレンチ溝23に蓋をするフィールド酸化膜26から構成されている。その結果、トレンチ溝23の一部に空洞38が残されている。
【0049】
このような誘電体分離型半導体装置1Kは、トレンチ溝23の内部に空洞38が残されているので、フィールド酸化膜26を伝搬してきた超音波振動の伝搬が空洞38により遮られるので、半導体基板4KのMOSFETのデバイス構造に与える損傷を回避することができる。
【0050】
実施の形態9.
図12は、この発明の実施の形態9に係わる誘電体分離型半導体装置の断面図である。図13は、実施の形態9に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。図14は、実施の形態9に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態9に係わる誘電体分離型半導体装置1Kは、実施の形態7に係わる誘電体分離型半導体装置1Jと第1誘電体部としてのシリコーンラダーポリマー層32Lの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態9に係わるシリコーンラダーポリマー層32Lは、図12に示すように、埋込酸化膜5を貫通し、N−well領域8Cおよびn−領域9の一部にまでくい込んでいる。
【0051】
このシリコーンラダーポリマー層32Lの形成方法について説明する。
半導体基板4Lのドレイン電極12の直下に位置する支持基板3Lの領域に裏面から異方性ウエットエッチング法により埋込酸化膜5が現れるまでエッチングして貫通孔30を形成する。
この貫通孔30の開口に面する埋込酸化膜5を含む支持基板3Lの裏面全体に亘ってスプレーコート法によりレジスト41を成膜し、直描露光によってそのレジスト41のシリコーンラダーポリマー層32Lを形成する領域を露光し、現像して除去して、シリコーンラダーポリマー層32Lを形成する領域の埋込酸化膜5を現す。
次に、埋込酸化膜5をエッチングしてシリコーンラダーポリマー層32Lを形成する領域のN−well領域8Cとn−領域9を現し、シリコンをエッチングして所定の深さの凹部42を図13に示すように設ける。
次に、インクジェット法によりプライマー液を凹部42とその周囲に塗布してプライマー処理をシリコンに施す。
次に、インクジェット法のノズル43からシリコーンラダーポリマー溶液を射出して凹部42を埋めるとともに凹部の周囲に塗布し、キュア処理を施してシリコーンラダーポリマー層32Lを形成する。その後は、実施の形態5と同様に裏面電極18L、第1ハンダ33、第2ハンダ34を形成して、誘電体分離型半導体装置1Lを作製する。
【0052】
このような誘電体分離型半導体装置1Lは、N−well領域8Cとn−領域9との境界に埋込酸化膜5を介在させずに直接第1誘電体部としてのシリコーンラダーポリマー層32Lを形成されており、シリコーンラダーポリマーの比誘電率が熱酸化膜からの埋込酸化膜5の比誘電率より小さいので、シリコーンラダーポリマー層32Lの厚みを薄くでき、熱抵抗を低減することができる。
また、インクジェット法によりプライマー処理とシリコーンラダーポリマー液の塗布を行うことにより、必要な位置にシリコーンラダーポリマー層32Lを選択的に形成することができる。
【0053】
実施の形態10.
図15は、この発明の実施の形態10に係わる誘電体分離型半導体装置の断面図である。図16は、実施の形態10に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。図17は、実施の形態10に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。図18は、実施の形態10に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
実施の形態10に係わる誘電体分離型半導体装置1Mは、実施の形態5に係わる誘電体分離型半導体装置1Gと支持基板3Mに形成される貫通孔30Mが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板3Mに形成される貫通孔30Mは、側壁31Mが支持基板3Mの厚み方向に平行である。
この貫通孔30Mは、例えばボッシュプロセスのような方法を用いた異方性ドライエッチング法により形成することができる。異方性ドライエッチング法では、図16に示すように、支持基板3Mの厚さ方向にエッチングが進む度に、側壁31Mにレジスト45を被覆することにより、先にエッチングが行われた部分の側壁31Mがレジスト45によりエッチングを防止されるので、側壁31Mが支持基板3Mの厚み方向に平行になるように形成される。
【0054】
このように側壁31Mが支持基板3Mの厚み方向に平行に形成されている貫通孔30Mの開口に面する埋込酸化膜5の全面に亘って第1誘電体部としてのシリコーンラダーポリマー層32Mが形成されている。さらに、シリコーンラダーポリマー層32Mの表面、側壁31Mおよび支持基板3Mの裏面に裏面電極18Mが形成されている。シリコーンラダーポリマー層32Mの厚さは支持基板3Mの厚さに比べて薄いので、貫通孔30Mには窪みが残っている。そして、窪みは実施の形態5と同様にボールハンダが充填されて溶融されることにより第1ハンダ33で埋められている。さらに、第1ハンダ33と支持基板3Mの裏面の裏面電極18Gとが第2ハンダ34により被覆されている。
【0055】
次に、貫通孔30Mの形成から窪みを第1ハンダ33により埋め合わせするまでの工程について説明する。
半導体基板4Mに形成されているドレイン電極12の直下の支持基板3Mの領域に円柱状の貫通孔30Mが空けられるように、支持基板3Mの裏面にレジスト45を塗布し、その領域の支持基板3Mが現れるようにレジスト45を削除する。それから、ドライエッチング装置内にセットして支持基板3Mをプラズマエッチングする。所定の深さにエッチングが達したら、図16に示すように、側壁31Mにレジスト45を被覆し、エッチングを再開する。これらを繰り返して、埋込酸化膜5に達するまでエッチングを行う。
次に、エッチングにより姿を現した埋込酸化膜5の表面にプライマー液を塗布してプライマー処理を施し、後で形成するシリコーンラダーポリマーと埋込酸化膜5との親和性を高める。
次に、図17に示すように、所定の粘度に調合されたシリコーンラダーポリマー溶液を所定の開口径を有するノズル43から噴出して、埋込酸化膜5の表面に塗布し、その後キュア処理を施して固化することにより所定の厚さのシリコーンラダーポリマー層32Gを形成する。
次に、支持基板3Mの裏面側から金属蒸着層(たとえば、Ti/Ni/Auの3層蒸着など)からなる裏面電極18Gをシリコーンラダーポリマー層32G、貫通孔30Mの側壁31Mおよび裏面に形成する。
次に、ハンダフラックスをインクジェット法により裏面電極18Gに塗布する。それから、実施の形態5と同様に、図18に示すように、径rのボールハンダ35を貫通孔30Mに所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第1ハンダ33を形成する。
次に、ハンダ槽に浸漬して、裏面電極18G全体と第1ハンダ33とを覆う第2ハンダ34を形成する。
【0056】
実施の形態5に係わる貫通孔30は、異方性ウエットエッチング法により面方位に沿いながら57度の傾きに形成された側壁31を有し、頭切の四角錐状であるので、ドレイン電極12の直下の埋込酸化膜5の領域を包含する開口を備えるためには、支持基板3の裏面の開口が広くなっている。しかし、実施の形態10のように側壁31Mをレジストで保護しながらドライエッチングして得られた貫通孔30Mは円柱状であるので、ドレイン電極12の直下の埋込酸化膜5の領域を包含する開口と支持基板3Mの裏面の開口が等しい広さになっている。
【0057】
このように誘電体分離型半導体装置1Mは、支持基板3Mの貫通孔30Mの体積が小さいので、貫通孔30Mを設けることによる支持基板3Mの剛性の低下が少なく、ドレイン電極12へ大きな力を加えながらワイヤボンディングすることができる。
また、異方性ドライエッチング法を採用することにより、円柱状の貫通孔30Mを形成できる。
また、インクジェット法を採用することにより、円柱状の貫通孔30Mの底に位置する埋込酸化膜5の表面だけにシリコーンラダーポリマー層32Gを形成することができる。
【0058】
実施の形態11.
図19は、この発明の実施の形態11に係わる誘電体分離型半導体装置の断面図である。図20は、実施の形態11に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態11に係わる誘電体分離型半導体装置1Nは、実施の形態6に係わる誘電体分離型半導体装置1Hと支持基板3Nに形成される貫通孔30Nが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板3Nに形成される貫通孔30Nは、側壁31Nが支持基板3Nの厚み方向に平行である。この貫通孔30Nは、実施の形態10の貫通孔30Mと同様に異方性ドライエッチング法により形成される。
次に、感光性のシリコーンラダーポリマー溶液をインクジェット法により貫通孔30Nの奥に表れている埋込酸化膜5の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜36を形成する。
それから、シリコーンラダーポリマー膜36の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層32Nが残る。
これ以後は、実施の形態6と同様に、裏面電極18H、第1ハンダ33、第2ハンダ34を形成する。
【0059】
このように誘電体分離型半導体装置1Nは、支持基板3Nの貫通孔30Nの体積が小さいので、貫通孔30Nを設けることによる支持基板3Nの剛性の低下が少なく、ドレイン電極12へ大きな力を加えながらワイヤボンディングすることができる。
また、N−well領域8が埋込酸化膜5にまで達しており、N−well領域8とn−領域9との境界の近傍のn−領域9に加わる電界強度がシリコーンラダーポリマー層32Nが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔30N内がボイドフリーの第1ハンダ33により埋められているので、ワイヤボンダーから発せられる超音波振動により第1ハンダ33が機械的損傷を受けることがなく、ワイヤ13をドレイン電極12に確実に接続することができる。
また、シリコーンラダーポリマー層32Nが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Nの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0060】
実施の形態12.
図21は、この発明の実施の形態12に係わる誘電体分離型半導体装置の断面図である。
実施の形態12に係わる誘電体分離型半導体装置1Pは、実施の形態11に係わる誘電体分離型半導体装置1Nと半導体基板4にトレンチ分離領域22が追加されており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
【0061】
このような誘電体分離型半導体装置1Jは、半導体基板4Hとして実施の形態3に係わるものを、支持基板3Hとして実施の形態6に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とシリコーンラダーポリマー層32Hとの近接する距離W3がシリコーンラダーポリマー層32Hの厚みDSより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にシリコーンラダーポリマー層32Hが位置し、シリコーンラダーポリマー層32Hに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層32Hにクラックなどの機械的欠陥が誘発されることがない。
【0062】
また、N−well領域8Cが埋込酸化膜5にまで達しており、N−well領域8Cとn−領域9との境界の近傍のn−領域9に加わる電界強度がシリコーンラダーポリマー層32Hが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層32Hが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Hの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【符号の説明】
【0063】
1 誘電体分離型半導体装置、2 誘電体分離型基板、3 支持基板、4 半導体基板、5、20 埋込酸化膜、6 n型シリコン層、7 絶縁膜、8、28a、28b N−well領域、9 n−領域、10 P−well領域、11 n+領域、12 ドレイン電極、13 ワイヤ、14 フィールド絶縁膜、15 ゲート電極、16 ソース電極、17 ポーラス酸化膜、18 裏面電極、22 トレンチ分離領域、23 トレンチ溝、24 側壁酸化膜、25 ポリシリコン、26 フィールド酸化膜、30 貫通孔、31 側壁、32 シリコーンラダーポリマー層、33、34 ハンダ、35 ボールハンダ、36 シリコーンラダーポリマー膜、38 空洞、41、45 レジスト、42 凹部、43 ノズル。
【技術分野】
【0001】
この発明は、誘電体分離型基板に高耐圧回路が構成されている誘電体分離型半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来の誘電体分離半導体装置は、支持基板の上面及び下面にはそれぞれ誘電体層および裏面電極が設けられている。誘電体層の上面には半導体基板が備えられており、誘電体層は半導体基板と支持基板を誘電体分離している。半導体基板内の絶縁膜は、半導体基板を構成しているn−型半導体層を所定の範囲で区画している。この区画された所定の範囲において、n−型半導体層の上面にn−型半導体層より低抵抗のn+型半導体領域が、またn+型半導体領域を取り囲むようにp+型半導体領域が、それぞれ形成されている。n+型半導体領域及びp+型半導体領域にはそれぞれカソード電極及びアノード電極が接続されている。カソード電極及びアノード電極は、フィールド酸化膜によって互いに絶縁されている。
アノード電極及び裏面電極をいずれも0Vにし、カソード電極に正の電圧を漸次増加させると、n−型半導体層とp+型半導体領域の間のpn接合から空乏層が伸びる。この時、支持基板は誘電体層を介してフィールドプレートとして働くので、空乏層に加えてn−型半導体層と誘電体層との境界面からn−型半導体層の上面に向かう方向に空乏層が伸びる。この空乏層が伸びることによって、pn接合から伸びる空乏層が伸び易くなり、n−型半導体層とp+型半導体領域との間のpn接合での電界は緩和される。この効果は一般にRESURF(reduced surface field)効果と言われている。
【0003】
p+型半導体領域から充分離れた位置のn−型半導体層の厚さ方向の電界強度は、n−型半導体層の上面から所定の位置までゼロであり、所定の位置から直線的に増加し、n−型半導体層と誘電体層との境界面で階段状に増加し、誘電体層内では一定になり、誘電体層と支持基板との境界でゼロに戻る。n−型半導体層と誘電体層との境界面から伸びる空乏層の厚さをx、誘電体層の厚さをt0、n−型半導体層の不純物濃度をN(cm−3)、真空の誘電率をε0(C×V−1×cm−1)、n−型半導体層の比誘電率をε2、誘電体層の比誘電率をε3として、p+型半導体領域から充分離れた位置のn−型半導体層の厚さ方向の全電圧降下Vは式(1)で表される。
【0004】
V=q・N/(ε2・ε0)×(x2/2+ε2・t0・x/ε3) (1)
【0005】
式(1)より、全電圧降下が等しい場合、誘電体層の厚さt0を厚くすると、境界面から伸びる空乏層の厚さxが薄くなることがわかる。これはRESURF効果が弱くなることを意味する。
一方、n−型半導体層とp+型半導体領域との間のpn接合での電界集中およびn−型半導体層とn+型半導体領域との界面での電界集中によるアバランシェ破壊が発生しない条件下では、誘電体分離型半導体装置の耐圧は、最終的にはn+型半導体領域の直下における、n−型半導体層と誘電体層の界面での電界集中によるアバランシェ破壊で決定される。このような条件が満足されるように誘電体分離型半導体装置を構成するためには、p+型半導体領域とn+型半導体領域とを十分離し、n−型半導体層の厚さとその不純物濃度を最適化すればよい。
【0006】
アバランシェ破壊が発生しない条件は、n−型半導体層と誘電体層の界面からn−型半導体層の上面にまで空乏化した時に、n−型半導体層と誘電体層の界面での電界集中がアバランシェ条件を満たす状態を意味することが一般的に知られている。
このような条件で、n−型半導体層の厚さをd、アバランシェ破壊を起こす臨界電界をECrとすると、耐圧Vは式(2)で示される。但し、但し、n+型半導体領域の厚さは無視している。
【0007】
V=ECr・(d/2+ε2・t0/ε3) (2)
【0008】
n−型半導体層をシリコンで、誘電体層をシリコン酸化膜で、それぞれ形成したとして、誘電体分離型半導体装置の耐圧Vを計算してみる。一般的な値としてd=4×10−4、t0=2×10−4を採用する。また臨界電界ECrはn−型半導体層の厚さdに影響されるが、この場合はおおよそECr=4×105である。これと、ε2=11.7、ε3=3.9を代入すると、耐圧Vは320Vとなる。
そして、n−型半導体層の厚さdを1μm増加すると、耐圧が20V増加し、誘電体層の厚さt0を1μm増加すると、耐圧が120V増加する。
このように、n−型半導体層よりも誘電体層を厚くする方が耐圧が大きく増加するので、耐圧を増加するためには誘電体層を厚くする方が効果的である。しかも、n−型半導体層を厚くすると絶縁膜の形成が難しくなって望ましくない。
【0009】
しかし、誘電体層の厚さを増大させると、既述のように空乏層の伸びが小さくなり、RESURF効果が低減する。即ち、p+型半導体領域とn−型半導体層の間のpn接合での電界集中が増大し、このpn接合でのアバランシェ破壊によって耐圧が制限されることになる。
【0010】
そこで、半導体基板のn+型半導体領域の上面に設けられるカソード電極の直下を含む支持基板の領域にポーラス酸化膜を形成することにより、n+型半導体領域とn−型半導体層との境界の近傍のn−型半導体層での電界集中を緩和し、耐圧を向上している。
【0011】
また、半導体基板に形成されているMOSFETのドレイン電極の直下を含む支持基板の領域に貫通孔を設け、貫通孔の奥に現れている誘電体層上にシリコーンラダーポリマーからなる誘電体層を形成することにより、n+型半導体領域とn−型半導体層との境界の近傍のn−型半導体層での電界集中を緩和し、耐圧を向上している(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2004−200472号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかし、ポーラス酸化膜を形成することにより誘電体分離型半導体装置の耐圧が増加するとカソード電極からの引き出し配線の絶縁耐量が誘電体分離型半導体装置の耐圧を下回ることになる。そこで、カソード電極から引き出し配線の替わりにワイヤ配線を採用することにより絶縁耐量が半導体装置の耐圧を上回るようにすることができる。
しかし、直下にポーラス酸化膜が形成されているカソード電極にワイヤを超音波ワイヤボンダーを用いてワイヤボンドすると、スポンジ状のポーラス酸化膜に超音波が加わり久ラックが発生してしまうという問題がある。
【0014】
また、支持基板に貫通孔が設けられていると、超音波ワイヤボンダーのヘッダによりワイヤをドレイン電極に押し付ける力により誘電体分離型半導体装置が撓んでしまうという問題がある。
【0015】
この発明の目的は、耐圧が維持されるとともに絶縁耐量の高いワイヤ配線により電極から配線される誘電体分離型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0016】
この発明に係わる誘電体分離型半導体装置は、支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、上記支持基板は、上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔と、上記貫通孔の開口に現れる上記埋込誘電体層の領域に接して配設されるとともにシリコーンラダーポリマー層から構成される第2誘電体部と、上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁、上記第2誘電体部および裏面に接して配設される裏面電極と、上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁および上記第2誘電体部に囲まれる空間を埋めて平坦化する第1ハンダと、を備える。
【発明の効果】
【0017】
この発明に係わる誘電体分離型半導体装置の効果は、ドレイン電極の直下のシリコーンラダーポリマー層がボイドフリーの第1ハンダにより支持されているので、シリコーンラダーポリマー層で電圧降下を負担して耐圧を高く維持するとともに、ワイヤボンド時の超音波振動が伝搬する第1ハンダがボイドフリーなのでストレス損傷を回避することができる。
また、第1ハンダにより貫通孔を設けたことによる支持基板の裏面の凹形状を解消した後でダイボンド工程以降のアセンブリを行えるので、ワイヤボンド処理工程においても支障のないデバイス構造を得ることができる。
【図面の簡単な説明】
【0018】
【図1】この発明の実施の形態1に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。
【図2】実施の形態1に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
【図3】この発明の実施の形態2に係わる誘電体分離型半導体装置の部分断面図である。
【図4】この発明の実施の形態3に係わる誘電体分離型半導体装置の断面図である。
【図5】この発明の実施の形態4に係わる誘電体分離型半導体装置の断面図である。
【図6】この発明の実施の形態5に係わる誘電体分離型半導体装置の断面図である。
【図7】実施の形態5に係わる貫通孔にボールハンダを充填する様子を示す図である。
【図8】この発明の実施の形態6に係わる誘電体分離型半導体装置の断面図である。
【図9】実施の形態6におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
【図10】この発明の実施の形態7に係わる誘電体分離型半導体装置の断面図である。
【図11】この発明の実施の形態8に係わる誘電体分離型半導体装置の断面図である。
【図12】この発明の実施の形態9に係わる誘電体分離型半導体装置の断面図である。
【図13】実施の形態9に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。
【図14】実施の形態9に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図15】この発明の実施の形態10に係わる誘電体分離型半導体装置の断面図である。
【図16】実施の形態10に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。
【図17】実施の形態10に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図18】実施の形態10に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
【図19】この発明の実施の形態11に係わる誘電体分離型半導体装置の断面図である。
【図20】実施の形態11に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
【図21】この発明の実施の形態12に係わる誘電体分離型半導体装置の断面図である。
【発明を実施するための形態】
【0019】
実施の形態1.
図1は、この発明の実施の形態1に係わる誘電体分離型半導体装置の一部断面を含む斜視図である。図2は、実施の形態1に係わる誘電体分離型半導体装置に電圧を印加したときの電気力線を示した断面図である。
この発明の実施の形態1に係わる誘電体分離型半導体装置1は、図1に示すように、SOI(Silicon On Insulator)構造の誘電体分離型基板2に形成されている。誘電体分離型基板2は、シリコンからなる支持基板3と、高耐圧回路が形成されるシリコンからなる半導体基板4と、支持基板3の第1主面上に隣接されている埋込誘電体層としての埋込酸化膜5とから一体として構成されている。
半導体基板4に高耐圧集積回路の1つの例としてのMOSFETが形成されている。そして、半導体基板4は、低不純物濃度の第1導電型としてのn型シリコン層6から構成されている。
【0020】
そして、n型シリコン層6は、絶縁膜7により所定の範囲でリング状に区画されている。区画された範囲の中央部に高不純物濃度の第1導電型の第1半導体領域としてのN−well領域8がn型シリコン層6の上面、すなわち、埋込酸化膜5に接している面の反対の面から埋込酸化膜5に亘って形成されている。そして、n型シリコン層6の面方向に対するN−well領域8の周囲に所定の幅の円環状のn型シリコン層6が残されている。この円環状のn型シリコン層6をn−領域9と称す。このn−領域9の周囲に所定の幅の円環状の高不純物濃度の第2導電型の第2半導体領域としてのP−well領域10がn型シリコン層の上面からn型シリコン層6の厚さ方向の所定の深さに亘って形成されている。さらに、P−well領域10内に含まれ、n型シリコン層6の上面からP−well領域10より浅い深さまで高不純物濃度の第1導電型のn+領域11が形成されている。
【0021】
さらに、N−well領域8のn型シリコン層6の上面の相当する表面に第1主電極としてのドレイン電極12が形成され、そのドレイン電極12にワイヤ13が配線されている。
また、n−領域9の上面にフィールド絶縁膜14が形成され、そのフィールド絶縁膜14の表面にゲート電極15が形成されている。
また、P−well領域10のn型シリコン層6の上面に相当する表面に第2主電極としてのソース電極16が形成されている。
【0022】
一方、支持基板3には、MOSFETが形成されたn型シリコン層6を支持基板3上に投影したときに、N−well領域8に重畳する領域の外周からP−well領域10の一部までの円環状の領域に埋込酸化膜5から所定の深さに亘って第1誘電体部としてのポーラス酸化膜17が形成されている。
また、支持基板3には、支持基板3の裏面、すなわち埋込酸化膜5に接している面の反対の面に、裏面電極18が形成されている。
【0023】
次に、実施の形態1に係わる誘電体分離型基板2の製造方法について説明する。この誘電体分離型基板2の製造において、支持基板3に予め半導体基板4を重ねてMOSFET回路を形成するときにN−well領域8の下部にはそのまま単結晶シリコンが残っているように、所定のパターンのポーラス酸化膜17を形成する。支持基板3の出発材料である単結晶シリコン基板の周囲をポーラス酸化膜が形成される領域を残してマスキングし、化成槽内の、フッ酸を例えばエチルアルコールのような溶媒に溶解したフッ酸溶液中に浸漬し、単結晶シリコン基板に正電位を通電し、溶液中に浸漬されている白金電極に負電位を通電し、陽極化成処理を行う。陽極化成処理を行うことにより、シリコンが溶解されて、多孔質のシリコン層が形成される。マスキングを外してから、予備酸化して、多孔質のシリコン層を酸化する。それから、半導体基板4としての単結晶シリコン基板を熱酸化により周囲に熱酸化膜を形成し、ポーラス酸化膜が形成された支持基板3と積層してから熱処理を施して一体化する。それから、半導体基板4を減厚して、誘電体分離型基板2が作製される。半導体基板4の周囲に形成された熱酸化膜が支持基板3との間に残って埋込酸化膜5となり、半導体基板4上に形成される回路を誘電体分離する。
【0024】
このような実施の形態1に係わる誘電体分離型半導体装置1では、ソース電極16と裏面電極18に0Vを印加し、ドレイン電極12に正の電圧を印加したとき、図2に示すように、ドレイン電極12とソース電極16および裏面電極18との間の電気力線が画かれる。N−well領域8が埋込酸化膜5に達しているので、n−領域9から埋込酸化膜5内を通過してn−領域9へ電気力線が通っている。ここで、アバランシェ破壊を起こす臨界電界強度が低いために問題となるn−領域9内に関して見ると、ポーラス酸化膜17内を一部の電気力線が通るので、N−well領域8とn−領域9との境界の近傍のn−領域9では、ポーラス酸化膜17がN−well領域8の直下の支持基板3に設けられた場合と比較しても電界強度は増加しない。
【0025】
このような誘電体分離型半導体装置1は、N−well領域8の直下に位置する支持基板3の領域を囲繞するようなポーラス酸化膜17を埋込酸化膜5に接するようにして支持基板3内に設けられているので、誘電体分離型半導体装置1の耐圧を高いまま維持できる。
また、ドレイン電極12にワイヤ13を超音波ワイヤボンダーを用いてボンディングするとき、ワイヤボンダーのヘッドからワイヤ13を介してドレイン電極12に加わる超音波振動が、N−well領域8を通過して支持基板3に伝搬されるが、その部分の支持基板3は機械強度の高い単結晶シリコンなので、超音波振動によりクラックなど機械的な欠陥が入らない。このように、超音波ワイヤボンダーによりワイヤ13をボンディングすることができるので、ドレイン電極12から絶縁耐量の大きいワイヤ13で配線を行うことができる。
【0026】
実施の形態2.
図3は、この発明の実施の形態2に係わる誘電体分離型半導体装置の部分断面図である。
実施の形態2に係わる誘電体分離型半導体装置1Bは、図3に示すように、実施の形態1に係わる誘電体分離型半導体装置1と支持基板3Bに第1誘電体層としての第2埋込酸化膜20が追加されていることが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
【0027】
この第2埋込酸化膜20は、誘電体分離型基板2の作製の過程で予め形成する。支持基板3Bの出発材料としての単結晶シリコン基板に酸素イオンを所定の位置に留まるように注入し、高温アニールを施すことにより第2埋込酸化膜20が形成される。酸素イオンが滞留する単結晶シリコン基板の深さは、ポーラス酸化膜17の深さ以内である。その後、実施の形態1と同様にポーラス酸化膜17を形成して支持基板3Bの作製が完了する。このように作製された支持基板3Bと周囲全体に亘って熱酸化膜が形成された半導体基板4とを一体化する。
【0028】
ポーラス酸化膜17の深さの途中に第2埋込酸化膜20が形成されているので、ソース電極16と裏面電極18に0Vを印加し、ドレイン電極12に正の電圧を印加したとき、図3に示すように、ドレイン電極12とソース電極16および裏面電極18との間の電気力線が画かれる。一部の電気力線は、N−well領域8が埋込酸化膜5に達しているので、n−領域9から埋込酸化膜5内を通過してn−領域9へ電気力線が通っている。残りの電気力線は、n−領域9から埋込酸化膜5、ポーラス酸化膜17、第2埋込酸化膜20、ポーラス酸化膜17、埋込酸化膜5を通過してn−領域9に連なっている。
【0029】
このような誘電体分離型半導体装置1Bは、2つの埋込酸化膜5、20がN−well領域8の直下の支持基板3Bに形成されており、その埋込酸化膜5、20により電界が分担されるので、N−well領域8とn−領域9との境界の近傍のn−領域9の電界強度が緩和され、より耐圧の高い半導体回路が半導体基板4に形成することができる。
なお、実施の形態2においては支持基板3Bにポーラス酸化膜17を形成する前に酸素イオンを注入しているが、高いエネルギー選択性が確保できる場合には貼り合わせを行い前に行ってよい。
【0030】
実施の形態3.
図4は、この発明の実施の形態3に係わる誘電体分離型半導体装置の断面図である。
実施の形態3に係わる誘電体分離型半導体装置1Cは、実施の形態1とN−well領域8Cの構成が異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
N−well領域8Cは、その領域の内部にトレンチ分離領域22が形成されている。そして、トレンチ分離領域22は、トレンチ溝23の側壁に側壁酸化膜24、その側壁酸化膜24が形成されたトレンチ溝23を埋めるポリシリコン25、ポリシリコン25で埋められたトレンチ溝23に蓋をするフィールド酸化膜26から構成されている。
そして、トレンチ溝23の外側側壁とポーラス酸化膜17の最も近い間隔W1は、ポーラス酸化膜17の厚さDPより大きい。
また、N−well領域8Cとポーラス酸化膜17とは、幅W1とほぼ同様な幅W2だけ重畳するように配置されている。
【0031】
次に、トレンチ分離領域22の形成について説明する。誘電体分離型基板2の半導体基板4Cに上面側から埋込酸化膜5に達するように第1導電型を発揮する不純物を高濃度に拡散してN−well領域8Cを形成する。次に、ドライエッチングにより半導体基板4Cの埋込酸化膜5が露出するまでトレンチエッチを行い、トレンチ溝23を形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜24をトレンチ溝23のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝23を埋める。その後、トレンチ溝23以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域22とその近傍のN−well領域8Cの一部をフィールド酸化膜26で覆う。そのフィールド酸化膜26とN−well領域8Cとを覆うドレイン電極12を形成する。
このように、トレンチ分離領域22が下部に形成されたドレイン電極12にワイヤ13を超音波ワイヤボンダーによりワイヤボンドする。
【0032】
このような誘電体分離型半導体装置1Cは、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とポーラス酸化膜17との近接する距離W1がポーラス酸化膜17の厚みDPより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にポーラス酸化膜17が退避しており、ポーラス酸化膜17に超音波振動が照射されることが防げる。このため、ポーラス酸化膜17にクラックなどの機械的欠陥が誘発されることがない。
また、ポーラス酸化膜17とN−well領域8Cとが幅W1と同様な幅W2で重畳されているので、電圧が印加されているとき、N−well領域8C、n−領域9と埋込酸化膜5との3重点の近傍のn−領域9での電界強度をアバランシェ破壊臨界電界強度以下に緩和されている。
なお、実施の形態3においてトレンチ分離領域22のトレンチ溝23は1つであるが、トレンチ分離領域22は自己完結的に形成されるものであるので、多重構造に形成してもよい。
【0033】
実施の形態4.
図5は、この発明の実施の形態4に係わる誘電体分離型半導体装置の断面図である。
実施の形態4に係わる誘電体分離型半導体装置1Dは、図5に示しように、実施の形態3に係わる誘電体分離型半導体装置1CとN−well領域8Dが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明を省略する。
N−well領域8Dは、n型シリコン層6の上面から第1導電型の不純物を高濃度に拡散することにより形成される第1N−well領域28aとトレンチ溝23のトレンチ側壁から第1導電型の不純物を高濃度に拡散することにより形成される第3半導体領域としての第2N−well領域28bとから構成されている。
【0034】
そして、トレンチ溝23の外側側壁とポーラス酸化膜17の最も近い間隔W1は、ポーラス酸化膜17の厚さDPより大きくしてある。
また、第2N−well領域28bとポーラス酸化膜17とは、所定の幅W2だけ重畳するように配置されている。
【0035】
N−well領域8Dの形成は、ドライエッチングにより半導体基板4の埋込酸化膜5が露出するまでトレンチエッチを行い、トレンチ溝23を形成する。次に、誘電体分離型基板2の半導体基板4に上面側から第1導電型を発揮する不純物を高濃度に拡散してN−well領域28aを形成する。次に、トレンチ溝23の側壁から第1導電型を発揮する不純物を高濃度に拡散してN−well領域28bを形成する。次に、蒸着でも熱酸化でもよいが、側壁酸化膜24をトレンチ溝23のトレンチ側壁に形成する。次に、ポリシリコンを蒸着して、トレンチ溝23を埋める。その後、トレンチ溝23以外に堆積しているポリシリコンをエッチバックして除去する。最後に、トレンチ分離領域22とその近傍の第1N−well領域28a、第2N−well領域28bの一部をフィールド酸化膜26で覆う。そのフィールド酸化膜26と第1N−well領域28aとを覆うドレイン電極12を形成する。
【0036】
このような誘電体分離型半導体装置1Dは、ドレイン電極12の直下の第2N−well領域28bで不純物が高濃度に拡散することができるので、半導体基板4Dに形成されたMOSFETのオン抵抗を低減することができる。
なお、トレンチ分離領域22に囲繞された半導体基板4Dの領域に第1導電型の不純物を高濃度に拡散しているが、この領域に拡散しなくても特性には影響がない。
【0037】
実施の形態5.
図6は、この発明の実施の形態5に係わる誘電体分離型半導体装置の断面図である。図7は、実施の形態5に係わる貫通孔にボールハンダを充填する様子を示す図である。
実施の形態5に係わる誘電体分離型半導体装置1Gは、図6に示すように、実施の形態1に係わる誘電体分離型半導体装置1と支持基板3Gと半導体基板4Gに形成されているN−well領域8Gが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態1のN−well領域8では、n型シリコン層6の上面から埋込酸化膜5に亘って第1導電型の不純物が拡散されているが、実施の形態5のN−well領域8Gでは、n型シリコン層6の上面から所定の深さまで第1導電型の不純物が拡散されている。
【0038】
一方、支持基板3Gには、N−well領域8Gの直下の支持基板3Gに貫通孔30が設けられている。そして、貫通孔30は、貫通孔30の裏面側の開口が埋込酸化膜5に面する開口より広い頭切の四角錐状であり、埋込酸化膜5に達するように形成されている。その貫通孔30の埋込酸化膜5に面する開口と貫通孔30の側壁31とに第2誘電体部としてのシリコーンラダーポリマー層32が隣接配置されている。そして、支持基板3Gの裏面とシリコーンラダーポリマー層32の表面に裏面電極18Gが形成されている。裏面電極18Gが形成された貫通孔30が第1ハンダ33で埋められており、裏面電極18Gと第1ハンダ33とをともに第2ハンダ34で被覆されている。
【0039】
次に、支持基板3Gに貫通孔30を設け、2種類のハンダ33、34により埋める工程について説明する。
半導体基板4GにMOSFETが形成された誘電体分離型基板2の支持基板3Gの裏面から水酸化カリウムのようなアルカリ溶液を用いて埋込酸化膜5が現れるまで異方性ウエットエッチングを行い、貫通孔30を形成する。貫通孔30の側壁31は57度くらいの傾きを有している。
次に、シリコーンラダーポリマーとの接着力を向上させるために、イソプロピルアルコール溶液に数%のシランカップリング剤を添加したプライマー液でシリコンおよびシリコン酸化物の表面をプライマー処理する。
次に、重量平均分子量150kのシリコーンポリマー(A樹脂)をアニソール溶媒中に溶解させ、固形分濃度が10重量%になるように溶解させた第1のワニスと、固形分濃度が15重量%になるように溶解させた第2のワニスとについて、順次、塗布工程とキュア工程とを施す。具体的には、重量平均分子量150kのポリビニルフェニールシリセスグオタン(PVSQ)を10重量%のアニソール溶液で形成した第1のワニスと、重量平均分子量150kのPVSQを15重量%のアニソール溶液で形成した第2のワニスとを、順次、100rpm×5秒、300rpm×10秒、500rpm×60秒の塗布処理を施し、この塗布処理の後、350℃×1時間以上加熱処理を行い、その後徐冷のキュア処理を施すことによりシリコーンラダーポリマー層32を形成する。
これにより、貫通孔30の開口に面した埋込酸化膜5の表面に、成膜ムラが有効に抑制されたシリコーンラダーポリマー層32を得ることができる。なお、スピンコートするときの滴下量を最適化することにより、シリコーンラダーポリマー層32の膜厚を制御することができる。
【0040】
次に、支持基板3Gの裏面全面をポリッシュ処理し、裏面に形成されたシリコーンラダーポリマー層32を除去して、金属蒸着層(たとえば、Ti/Ni/Auの3層蒸着など)からなる裏面電極18Gを形成する。
次に、ハンダフラックスをスピンコート法により裏面電極18Gに塗布する。それから、図7に示しように、径rのボールハンダ35を貫通孔30に所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第1ハンダ33を形成する。
次に、ハンダ槽に浸漬して、裏面電極18G全体と第1ハンダ33とを覆う第2ハンダ34を形成する。
ここで使用するボールハンダ35の径rは、支持基板3Gの厚さDsubに対して、r<0.1×Dsubで規定されるように細かいボールハンダ35を用いる。
【0041】
このような誘電体分離型半導体装置1Gは、ドレイン電極12の直下のシリコーンラダーポリマー層32がボイドフリーの第1ハンダ33により支持されているので、シリコーンラダーポリマー層32で電圧降下を負担して耐圧を高く維持するとともに、ワイヤボンド時の超音波振動が伝搬する第1ハンダ33がボイドフリーなのでストレス損傷を回避することができる。
また、第1ハンダ33により貫通孔30を設けたことによる支持基板3Gの裏面の凹形状を解消した後でダイボンド工程以降のアセンブリを行えるので、ワイヤボンド処理工程においても支障のないデバイス構造を得ることができる。
また、支持基板3Gの裏面の凹形状を平坦化するために使用するボールハンダ35の径rを支持基板3Gの厚さDsubに対して、r<0.1×Dsubで規定される径のものを用いるので、溶融後ボイドフリーのハンダで凹形状が埋められている。
【0042】
実施の形態6.
図8は、この発明の実施の形態6に係わる誘電体分離型半導体装置の断面図である。図9は、実施の形態6におけるシリコーンラダーポリマー層のパターニングの様子を示す図である。
実施の形態6に係わる誘電体分離型半導体装置1Hは、図8に示すように、実施の形態5に係わる誘電体分離型半導体装置1Gと半導体基板4に形成されているN−well領域8および第1誘電体部としてのシリコーンラダーポリマー層32Hの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態6に係わる半導体基板4のN−well領域8は、実施の形態1に係わるN−well領域8と同様であるので、説明は省略する。
【0043】
また、実施の形態6に係わるシリコーンラダーポリマー層32Hは、埋込酸化膜5に面する貫通孔30の開口のうち、N−well領域8Hの直下の埋込酸化膜5の領域を除いた位置に配設されている。このように選択的な位置にシリコーンラダーポリマー層32Hを形成する方法について説明する。この前後の工程は、実施の形態5と同様である。
実施の形態5と同様にして、支持基板3Hに異方性ウエットエッチングにより頭切の四角錐状の貫通孔30を形成し、貫通孔30の奥に表れている埋込酸化膜5の表面をプライマー処理する。
次に、感光性のシリコーンラダーポリマー溶液をスピンコート法、スプレーコート法、またはインクジェット法により支持基板3Hの裏面、貫通孔30の側壁および貫通孔30の奥に表れている埋込酸化膜5の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜36を形成する。それから、図9に示すように、シリコーンラダーポリマー膜36の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層32Hが残る。
これ以後は、実施の形態5と同様に、裏面電極18H、第1ハンダ33、第2ハンダ34を形成する。
【0044】
このような誘電体分離型半導体装置1Hは、N−well領域8Hが埋込酸化膜5にまで達しており、N−well領域8Hとn−領域9との境界の近傍のn−領域9における電界強度がシリコーンラダーポリマー層32Hが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔30内がボイドフリーの第1ハンダ33により埋められているので、ワイヤボンダーから発せられる超音波振動により第1ハンダ33が機械的損傷を受けることがなく、ワイヤ13をドレイン電極12に確実に接続することができる。
また、シリコーンラダーポリマー層32Hが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Hの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0045】
実施の形態7.
図10は、この発明の実施の形態7に係わる誘電体分離型半導体装置の断面図である。
実施の形態7に係わる誘電体分離型半導体装置1Jは、図10に示すように、実施の形態6に係わる誘電体分離型半導体装置1Hと半導体基板4CのN−well領域8Cにトレンチ分離領域22が追加されていることが異なっており、これ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
また、実施の形態7に係わる半導体基板4Cでは、実施の形態3と同様に、N−well領域8CとそのN−well領域8C内にトレンチ分離領域22とが形成されている。
【0046】
このような誘電体分離型半導体装置1Jは、半導体基板4Cとして実施の形態3に係わるものを、支持基板3Jとして実施の形態6に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とシリコーンラダーポリマー層32Jとの近接する距離W3がシリコーンラダーポリマー層32Jの厚みDSより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にシリコーンラダーポリマー層32Jが位置し、シリコーンラダーポリマー層32Jに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層32Jにクラックなどの機械的欠陥が誘発されることがない。
【0047】
また、N−well領域8Cが埋込酸化膜5にまで達しており、N−well領域8Cとn−領域9との境界の近傍のn−領域9における電界強度がシリコーンラダーポリマー層32Jが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層32Jが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Jを介して第1ハンダ33に機械的に連なっているので、支持基板3Jの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0048】
実施の形態8.
図11は、この発明の実施の形態8に係わる誘電体分離型半導体装置の断面図である。
実施の形態8に係わる誘電体分離型半導体装置1Kは、図11に示しように、実施の形態7に係わる誘電体分離型半導体装置1Jと半導体基板4Kに形成されているトレンチ分離領域22Kが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明する。
実施の形態8に係わるトレンチ分離領域22Kは、トレンチ溝23の側壁に側壁酸化膜24、その側壁酸化膜24が形成されたトレンチ溝23に蓋をするフィールド酸化膜26から構成されている。その結果、トレンチ溝23の一部に空洞38が残されている。
【0049】
このような誘電体分離型半導体装置1Kは、トレンチ溝23の内部に空洞38が残されているので、フィールド酸化膜26を伝搬してきた超音波振動の伝搬が空洞38により遮られるので、半導体基板4KのMOSFETのデバイス構造に与える損傷を回避することができる。
【0050】
実施の形態9.
図12は、この発明の実施の形態9に係わる誘電体分離型半導体装置の断面図である。図13は、実施の形態9に係わる埋込酸化膜および半導体基板の一部をエッチングする様子を示す誘電体分離型半導体装置の断面図である。図14は、実施の形態9に係わる凹部にインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態9に係わる誘電体分離型半導体装置1Kは、実施の形態7に係わる誘電体分離型半導体装置1Jと第1誘電体部としてのシリコーンラダーポリマー層32Lの配置された位置が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
実施の形態9に係わるシリコーンラダーポリマー層32Lは、図12に示すように、埋込酸化膜5を貫通し、N−well領域8Cおよびn−領域9の一部にまでくい込んでいる。
【0051】
このシリコーンラダーポリマー層32Lの形成方法について説明する。
半導体基板4Lのドレイン電極12の直下に位置する支持基板3Lの領域に裏面から異方性ウエットエッチング法により埋込酸化膜5が現れるまでエッチングして貫通孔30を形成する。
この貫通孔30の開口に面する埋込酸化膜5を含む支持基板3Lの裏面全体に亘ってスプレーコート法によりレジスト41を成膜し、直描露光によってそのレジスト41のシリコーンラダーポリマー層32Lを形成する領域を露光し、現像して除去して、シリコーンラダーポリマー層32Lを形成する領域の埋込酸化膜5を現す。
次に、埋込酸化膜5をエッチングしてシリコーンラダーポリマー層32Lを形成する領域のN−well領域8Cとn−領域9を現し、シリコンをエッチングして所定の深さの凹部42を図13に示すように設ける。
次に、インクジェット法によりプライマー液を凹部42とその周囲に塗布してプライマー処理をシリコンに施す。
次に、インクジェット法のノズル43からシリコーンラダーポリマー溶液を射出して凹部42を埋めるとともに凹部の周囲に塗布し、キュア処理を施してシリコーンラダーポリマー層32Lを形成する。その後は、実施の形態5と同様に裏面電極18L、第1ハンダ33、第2ハンダ34を形成して、誘電体分離型半導体装置1Lを作製する。
【0052】
このような誘電体分離型半導体装置1Lは、N−well領域8Cとn−領域9との境界に埋込酸化膜5を介在させずに直接第1誘電体部としてのシリコーンラダーポリマー層32Lを形成されており、シリコーンラダーポリマーの比誘電率が熱酸化膜からの埋込酸化膜5の比誘電率より小さいので、シリコーンラダーポリマー層32Lの厚みを薄くでき、熱抵抗を低減することができる。
また、インクジェット法によりプライマー処理とシリコーンラダーポリマー液の塗布を行うことにより、必要な位置にシリコーンラダーポリマー層32Lを選択的に形成することができる。
【0053】
実施の形態10.
図15は、この発明の実施の形態10に係わる誘電体分離型半導体装置の断面図である。図16は、実施の形態10に係わる支持基板に円柱状の貫通孔を異方性ドライエッチング法により形成する様子を示す誘電体分離型半導体装置の断面図である。図17は、実施の形態10に係わるインクジェット法によりシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。図18は、実施の形態10に係わる貫通孔にボールハンダを充填する様子を示す誘電体分離型半導体装置の図である。
実施の形態10に係わる誘電体分離型半導体装置1Mは、実施の形態5に係わる誘電体分離型半導体装置1Gと支持基板3Mに形成される貫通孔30Mが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板3Mに形成される貫通孔30Mは、側壁31Mが支持基板3Mの厚み方向に平行である。
この貫通孔30Mは、例えばボッシュプロセスのような方法を用いた異方性ドライエッチング法により形成することができる。異方性ドライエッチング法では、図16に示すように、支持基板3Mの厚さ方向にエッチングが進む度に、側壁31Mにレジスト45を被覆することにより、先にエッチングが行われた部分の側壁31Mがレジスト45によりエッチングを防止されるので、側壁31Mが支持基板3Mの厚み方向に平行になるように形成される。
【0054】
このように側壁31Mが支持基板3Mの厚み方向に平行に形成されている貫通孔30Mの開口に面する埋込酸化膜5の全面に亘って第1誘電体部としてのシリコーンラダーポリマー層32Mが形成されている。さらに、シリコーンラダーポリマー層32Mの表面、側壁31Mおよび支持基板3Mの裏面に裏面電極18Mが形成されている。シリコーンラダーポリマー層32Mの厚さは支持基板3Mの厚さに比べて薄いので、貫通孔30Mには窪みが残っている。そして、窪みは実施の形態5と同様にボールハンダが充填されて溶融されることにより第1ハンダ33で埋められている。さらに、第1ハンダ33と支持基板3Mの裏面の裏面電極18Gとが第2ハンダ34により被覆されている。
【0055】
次に、貫通孔30Mの形成から窪みを第1ハンダ33により埋め合わせするまでの工程について説明する。
半導体基板4Mに形成されているドレイン電極12の直下の支持基板3Mの領域に円柱状の貫通孔30Mが空けられるように、支持基板3Mの裏面にレジスト45を塗布し、その領域の支持基板3Mが現れるようにレジスト45を削除する。それから、ドライエッチング装置内にセットして支持基板3Mをプラズマエッチングする。所定の深さにエッチングが達したら、図16に示すように、側壁31Mにレジスト45を被覆し、エッチングを再開する。これらを繰り返して、埋込酸化膜5に達するまでエッチングを行う。
次に、エッチングにより姿を現した埋込酸化膜5の表面にプライマー液を塗布してプライマー処理を施し、後で形成するシリコーンラダーポリマーと埋込酸化膜5との親和性を高める。
次に、図17に示すように、所定の粘度に調合されたシリコーンラダーポリマー溶液を所定の開口径を有するノズル43から噴出して、埋込酸化膜5の表面に塗布し、その後キュア処理を施して固化することにより所定の厚さのシリコーンラダーポリマー層32Gを形成する。
次に、支持基板3Mの裏面側から金属蒸着層(たとえば、Ti/Ni/Auの3層蒸着など)からなる裏面電極18Gをシリコーンラダーポリマー層32G、貫通孔30Mの側壁31Mおよび裏面に形成する。
次に、ハンダフラックスをインクジェット法により裏面電極18Gに塗布する。それから、実施の形態5と同様に、図18に示すように、径rのボールハンダ35を貫通孔30Mに所定量充填し、減圧炉内で減圧しながら加熱して、ボイドフリーの第1ハンダ33を形成する。
次に、ハンダ槽に浸漬して、裏面電極18G全体と第1ハンダ33とを覆う第2ハンダ34を形成する。
【0056】
実施の形態5に係わる貫通孔30は、異方性ウエットエッチング法により面方位に沿いながら57度の傾きに形成された側壁31を有し、頭切の四角錐状であるので、ドレイン電極12の直下の埋込酸化膜5の領域を包含する開口を備えるためには、支持基板3の裏面の開口が広くなっている。しかし、実施の形態10のように側壁31Mをレジストで保護しながらドライエッチングして得られた貫通孔30Mは円柱状であるので、ドレイン電極12の直下の埋込酸化膜5の領域を包含する開口と支持基板3Mの裏面の開口が等しい広さになっている。
【0057】
このように誘電体分離型半導体装置1Mは、支持基板3Mの貫通孔30Mの体積が小さいので、貫通孔30Mを設けることによる支持基板3Mの剛性の低下が少なく、ドレイン電極12へ大きな力を加えながらワイヤボンディングすることができる。
また、異方性ドライエッチング法を採用することにより、円柱状の貫通孔30Mを形成できる。
また、インクジェット法を採用することにより、円柱状の貫通孔30Mの底に位置する埋込酸化膜5の表面だけにシリコーンラダーポリマー層32Gを形成することができる。
【0058】
実施の形態11.
図19は、この発明の実施の形態11に係わる誘電体分離型半導体装置の断面図である。図20は、実施の形態11に係わる感光性のシリコーンラダーポリマー膜をエッチングしてシリコーンラダーポリマー層を形成する様子を示す誘電体分離型半導体装置の断面図である。
実施の形態11に係わる誘電体分離型半導体装置1Nは、実施の形態6に係わる誘電体分離型半導体装置1Hと支持基板3Nに形成される貫通孔30Nが異なっており、その他は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
支持基板3Nに形成される貫通孔30Nは、側壁31Nが支持基板3Nの厚み方向に平行である。この貫通孔30Nは、実施の形態10の貫通孔30Mと同様に異方性ドライエッチング法により形成される。
次に、感光性のシリコーンラダーポリマー溶液をインクジェット法により貫通孔30Nの奥に表れている埋込酸化膜5の表面に塗布し、キュア処理を施してシリコーンラダーポリマー膜36を形成する。
それから、シリコーンラダーポリマー膜36の除去する部分を直描露光してから現像処理して選択的に除去することにより、所定の位置だけにシリコーンラダーポリマー層32Nが残る。
これ以後は、実施の形態6と同様に、裏面電極18H、第1ハンダ33、第2ハンダ34を形成する。
【0059】
このように誘電体分離型半導体装置1Nは、支持基板3Nの貫通孔30Nの体積が小さいので、貫通孔30Nを設けることによる支持基板3Nの剛性の低下が少なく、ドレイン電極12へ大きな力を加えながらワイヤボンディングすることができる。
また、N−well領域8が埋込酸化膜5にまで達しており、N−well領域8とn−領域9との境界の近傍のn−領域9に加わる電界強度がシリコーンラダーポリマー層32Nが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、貫通孔30N内がボイドフリーの第1ハンダ33により埋められているので、ワイヤボンダーから発せられる超音波振動により第1ハンダ33が機械的損傷を受けることがなく、ワイヤ13をドレイン電極12に確実に接続することができる。
また、シリコーンラダーポリマー層32Nが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Nの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【0060】
実施の形態12.
図21は、この発明の実施の形態12に係わる誘電体分離型半導体装置の断面図である。
実施の形態12に係わる誘電体分離型半導体装置1Pは、実施の形態11に係わる誘電体分離型半導体装置1Nと半導体基板4にトレンチ分離領域22が追加されており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
【0061】
このような誘電体分離型半導体装置1Jは、半導体基板4Hとして実施の形態3に係わるものを、支持基板3Hとして実施の形態6に係わるものを組み合わせたものであるので、合わせもった効果を有する。
すなわち、ワイヤ13をワイヤボンドするドレイン電極12の下部に側壁酸化膜24により剛性が高められたトレンチ分離領域22が形成されているので、ワイヤボンドの接着力が向上する。
さらに、トレンチ分離領域22とシリコーンラダーポリマー層32Hとの近接する距離W3がシリコーンラダーポリマー層32Hの厚みDSより大きいので、超音波振動がトレンチ分離領域22の下方から下に伝搬しても45度以上外側にシリコーンラダーポリマー層32Hが位置し、シリコーンラダーポリマー層32Hに超音波振動が照射されることが防げる。このため、シリコーンラダーポリマー層32Hにクラックなどの機械的欠陥が誘発されることがない。
【0062】
また、N−well領域8Cが埋込酸化膜5にまで達しており、N−well領域8Cとn−領域9との境界の近傍のn−領域9に加わる電界強度がシリコーンラダーポリマー層32Hが設けられていることにより緩和されるので、高い耐圧を維持することができる。
また、シリコーンラダーポリマー層32Hが耐圧を維持するのに必要な位置だけに配置され、それ以外は裏面電極18Hを介して第1ハンダ33に機械的に連なっているので、支持基板3Hの裏面側からダイボンドしたときに熱抵抗を低減することができる。
【符号の説明】
【0063】
1 誘電体分離型半導体装置、2 誘電体分離型基板、3 支持基板、4 半導体基板、5、20 埋込酸化膜、6 n型シリコン層、7 絶縁膜、8、28a、28b N−well領域、9 n−領域、10 P−well領域、11 n+領域、12 ドレイン電極、13 ワイヤ、14 フィールド絶縁膜、15 ゲート電極、16 ソース電極、17 ポーラス酸化膜、18 裏面電極、22 トレンチ分離領域、23 トレンチ溝、24 側壁酸化膜、25 ポリシリコン、26 フィールド酸化膜、30 貫通孔、31 側壁、32 シリコーンラダーポリマー層、33、34 ハンダ、35 ボールハンダ、36 シリコーンラダーポリマー膜、38 空洞、41、45 レジスト、42 凹部、43 ノズル。
【特許請求の範囲】
【請求項1】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、
上記支持基板は、
上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域に接して配設されるとともにシリコーンラダーポリマー層から構成される第2誘電体部と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁、上記第2誘電体部および裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁および上記第2誘電体部に囲まれる空間を埋めて平坦化する第1ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項2】
上記第1半導体領域の内部に上記第1半導体領域を同心状の2つの領域に分離するトレンチ分離領域を備え、
上記第1半導体領域、上記第2誘電体部および上記トレンチ分離領域を上記埋込誘電体層上に投影したとき、上記第2誘電体部と上記トレンチ分離領域との距離が上記第2誘電体部の積層方向の厚さを超え、上記第1半導体領域と上記第2誘電体部との重なりの幅が上記第2誘電体部と上記トレンチ分離領域との距離と同様であることを特徴とする請求項1に記載する誘電体分離型半導体装置。
【請求項3】
上記トレンチ分離領域は、トレンチ溝の内部に空洞またはポリシリコン充填部を有することを特徴とする請求項2に記載する誘電体分離型半導体装置。
【請求項4】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、
上記半導体基板は、
上記第1半導体領域の内部に上記第1半導体領域を同心状の2つの領域に分離するトレンチ分離領域を備え、
上記支持基板は、
上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔を備え、
上記埋込誘電体層は、
上記貫通孔の開口に現れ、上記トレンチ分離領域に積層方向に向かって重畳する領域を囲繞する領域が積層方向に貫通され、
上記半導体基板は、
上記埋込誘電体層の上記囲繞する領域に連なる位置に凹部が設けられ、
上記凹部と貫通された上記埋込誘電体層の上記囲繞する領域とにシリコーンラダーポリマー層から構成される第3誘電体部と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁、上記第3誘電体部および上記支持基板の裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁および上記第3誘電体部により囲まれた空間を埋めて平坦化する第1ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項5】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置の製造方法において、
上記第1半導体領域に積層方向に対して重畳する上記支持基板の領域を含む領域に上記埋込誘電体層と反対側から異方性エッチングにより上記埋込誘電体層に達する貫通孔を形成する工程と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域をプライマー液によりプライマー処理する工程と、
シリコーンラダーポリマー溶液をインクジェット印刷法によりプライマー処理された上記埋込誘電体層の領域に塗布して第2誘電体部を形成する工程と、
上記第2誘電体部、上記貫通孔の側壁および上記支持基板の裏面に裏面電極を形成する工程と、
上記裏面電極上にハンダフラックスをインクジェット印刷法により塗布する工程と、
上記第2誘電体部および上記貫通孔の側壁に囲まれた空間にボールハンダを充填溶融してハンダで平坦化する工程と、
を含むことを特徴とする誘電体分離型半導体装置の製造方法。
【請求項6】
上記貫通孔を形成する工程では、異方性ウエットエッチングにより側壁が斜めの貫通孔または異方性ドライエッチングにより側壁が上記支持基板の裏面に対して直角な貫通孔を形成することを特徴とする請求項5に記載する誘電体分離型半導体装置の製造方法。
【請求項7】
上記シリコーンラダーポリマーは、感光性シリコーンラダーポリマーであり、
上記第1半導体領域の中央部に積層方向に対して重畳する上記第2誘電体部の領域をリソグラフィ法により除去する工程を含むことを特徴とする請求項5または6に記載する誘電体分離型半導体装置の製造方法。
【請求項8】
上記ボールハンダの径は、上記支持基板の厚さの10分の1未満であることを特徴とする請求項5乃至7のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【請求項9】
上記ハンダで平坦化する工程では、減圧炉内でボールハンダを溶融することを特徴とする請求項5乃至8のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【請求項1】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、
上記支持基板は、
上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域に接して配設されるとともにシリコーンラダーポリマー層から構成される第2誘電体部と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁、上記第2誘電体部および裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域、上記貫通孔の側壁および上記第2誘電体部に囲まれる空間を埋めて平坦化する第1ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項2】
上記第1半導体領域の内部に上記第1半導体領域を同心状の2つの領域に分離するトレンチ分離領域を備え、
上記第1半導体領域、上記第2誘電体部および上記トレンチ分離領域を上記埋込誘電体層上に投影したとき、上記第2誘電体部と上記トレンチ分離領域との距離が上記第2誘電体部の積層方向の厚さを超え、上記第1半導体領域と上記第2誘電体部との重なりの幅が上記第2誘電体部と上記トレンチ分離領域との距離と同様であることを特徴とする請求項1に記載する誘電体分離型半導体装置。
【請求項3】
上記トレンチ分離領域は、トレンチ溝の内部に空洞またはポリシリコン充填部を有することを特徴とする請求項2に記載する誘電体分離型半導体装置。
【請求項4】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置において、
上記半導体基板は、
上記第1半導体領域の内部に上記第1半導体領域を同心状の2つの領域に分離するトレンチ分離領域を備え、
上記支持基板は、
上記第1半導体領域に積層方向に対して重畳する領域を内包する位置に貫通孔を備え、
上記埋込誘電体層は、
上記貫通孔の開口に現れ、上記トレンチ分離領域に積層方向に向かって重畳する領域を囲繞する領域が積層方向に貫通され、
上記半導体基板は、
上記埋込誘電体層の上記囲繞する領域に連なる位置に凹部が設けられ、
上記凹部と貫通された上記埋込誘電体層の上記囲繞する領域とにシリコーンラダーポリマー層から構成される第3誘電体部と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁、上記第3誘電体部および上記支持基板の裏面に接して配設される裏面電極と、
上記貫通孔の開口に現れた上記埋込誘電体層の領域、上記貫通孔の側壁および上記第3誘電体部により囲まれた空間を埋めて平坦化する第1ハンダと、
を備えることを特徴とする誘電体分離型半導体装置。
【請求項5】
支持基板、上記支持基板の第1主面の全域に設けられる埋込誘電体層および上記支持基板に上記埋込誘電体層を介して積層される低不純物濃度の第1導電型の半導体基板から構成される誘電体分離型基板を具備し、上記半導体基板は、選択的に形成される高不純物濃度の第1導電型の第1半導体領域と、上記第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる高不純物濃度の第2導電型の第2半導体領域と、上記第1半導体領域の表面に接合される第1主電極と、上記第2半導体領域の表面に接合される第2主電極と、を備える誘電体分離型半導体装置の製造方法において、
上記第1半導体領域に積層方向に対して重畳する上記支持基板の領域を含む領域に上記埋込誘電体層と反対側から異方性エッチングにより上記埋込誘電体層に達する貫通孔を形成する工程と、
上記貫通孔の開口に現れる上記埋込誘電体層の領域をプライマー液によりプライマー処理する工程と、
シリコーンラダーポリマー溶液をインクジェット印刷法によりプライマー処理された上記埋込誘電体層の領域に塗布して第2誘電体部を形成する工程と、
上記第2誘電体部、上記貫通孔の側壁および上記支持基板の裏面に裏面電極を形成する工程と、
上記裏面電極上にハンダフラックスをインクジェット印刷法により塗布する工程と、
上記第2誘電体部および上記貫通孔の側壁に囲まれた空間にボールハンダを充填溶融してハンダで平坦化する工程と、
を含むことを特徴とする誘電体分離型半導体装置の製造方法。
【請求項6】
上記貫通孔を形成する工程では、異方性ウエットエッチングにより側壁が斜めの貫通孔または異方性ドライエッチングにより側壁が上記支持基板の裏面に対して直角な貫通孔を形成することを特徴とする請求項5に記載する誘電体分離型半導体装置の製造方法。
【請求項7】
上記シリコーンラダーポリマーは、感光性シリコーンラダーポリマーであり、
上記第1半導体領域の中央部に積層方向に対して重畳する上記第2誘電体部の領域をリソグラフィ法により除去する工程を含むことを特徴とする請求項5または6に記載する誘電体分離型半導体装置の製造方法。
【請求項8】
上記ボールハンダの径は、上記支持基板の厚さの10分の1未満であることを特徴とする請求項5乃至7のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【請求項9】
上記ハンダで平坦化する工程では、減圧炉内でボールハンダを溶融することを特徴とする請求項5乃至8のいずれかの一項に記載する誘電体分離型半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2011−44726(P2011−44726A)
【公開日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願番号】特願2010−231139(P2010−231139)
【出願日】平成22年10月14日(2010.10.14)
【分割の表示】特願2005−135967(P2005−135967)の分割
【原出願日】平成17年5月9日(2005.5.9)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願日】平成22年10月14日(2010.10.14)
【分割の表示】特願2005−135967(P2005−135967)の分割
【原出願日】平成17年5月9日(2005.5.9)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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