半導体装置
【目的】高耐圧NMOSFETなどのレベルシフト素子から素子分離溝越しに隣接した高電位浮遊領域への高電位配線を、高耐圧NMOSFETの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、形成できる半導体装置を提供する。
【解決手段】高電位配線9の直下にnドレインバッファ層10と接してp-拡散層11とこれに接するp+拡散層12を形成することで、高電位配線9が横切る絶縁膜44aの電界強度を低下できる。絶縁膜44aの電界強度を低下させることで、高耐圧NMOSFET20の耐圧低下や層間絶縁膜5の破壊および素子分離溝(トレンチ4a)の分離耐圧劣化を防止できる。
【解決手段】高電位配線9の直下にnドレインバッファ層10と接してp-拡散層11とこれに接するp+拡散層12を形成することで、高電位配線9が横切る絶縁膜44aの電界強度を低下できる。絶縁膜44aの電界強度を低下させることで、高耐圧NMOSFET20の耐圧低下や層間絶縁膜5の破壊および素子分離溝(トレンチ4a)の分離耐圧劣化を防止できる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、SOI(Silicon On Insulator)基板を用いた誘電体分離型半導体装置に係り、特にHVIC(High Voltage Integrated Circuit)に代表される電力変換用集積回路などの半導体装置に関する。主に100Vから1200Vまでの高耐圧クラスのLDMOSFET(Lateral Double Diffused MOSFET)などの半導体装置に関する。
【背景技術】
【0002】
近年、高耐圧素子を内蔵したパワーICの高耐圧化に関する要求に伴い、トレンチ誘電体分離(側部の絶縁)と絶縁層(底部の絶縁)により、素子間を完全に分離できる基板としてSOI基板が注目されている。SOI基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量低減などの利点が挙げられる。
【0003】
また、トレンチによる誘電体分離を集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造(HVJT)に適用できるため、集積回路自体のチップサイズの縮小化も期待できる。
【0004】
図9は、従来の誘電体分離型半導体装置の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
支持基板51の上面に誘電体層52を設け、その誘電体層52の上面には例えばn-半導体層53が設けられたSOI基板50が用いられている。誘電体層52は支持基板51と半導体層53を誘電体分離しており、n-半導体層53内の横方向の絶縁分離はトレンチにシリコン酸化膜を充填したトレンチ分離溝54により行われ、n-半導体層53は区画されている。
【0005】
上記の区画されたn-半導体層53は駆動回路や出力段素子が形成される高電位浮遊領域67となったり、n-半導体層53内の所定の範囲内に例えば、レベルシフト素子として高耐圧NMOSFET70などが形成される。
【0006】
同図(b)において、高耐圧NMOSFET70はn-半導体層53をn-ドリフトドレイン層とし、そのn-半導体層53の上面中央部に、高濃度のn+ドレイン層59と、n+ドレイン層59よりも高抵抗となるnドレインバッファ層58を備えている。
【0007】
また、nドレインバッファ層58から離間し、かつ取り囲むようにpウエル拡散層55と、pウエル拡散層55内にn+ソース層56とp+ピックアップ層57が、それぞれ形成されている。
【0008】
さらに、n+ソース層56とpウエル拡散層55およびn-ドリフトドレイン層(n-半導体層53)上にはゲート絶縁膜を介して、ゲート電極61を設けている。また、n+ソース層56とn+ドレイン層59にそれぞれソース電極63とドレイン電極64を設けており、ソース電極63とドレイン電極64はフィールド酸化膜62によって、互いに絶縁されている。また、n+ソース層56とn+ドレイン層59には、互いにn-ドリフトドレイン層(n-半導体層53)上方に張り出して、フィールドプレートとしても作用するソース電極64とドレイン電極63をそれぞれ設けている。
【0009】
支持基板51と、ソース電極63及びゲート電極61を接地(GND)電位に固定し、ドレイン電極64を正バイアス印加してゆくと、pウエル拡散層55とn-半導体層53との間のpn接合で空乏層が伸びる。また、同時に支持基板51を接地(GND)電位に固定していることで、誘電体層52とn-半導体層53との界面からも空乏層が伸びる。n-半導体層53内において横方向と縦方向から空乏層が広がることから、n-ドリフトドレイン層(n-半導体層53)の表面電界が緩和される。この効果は、一般にリサーフ(RESURF)効果と言われる。
【0010】
n-ドリフトドレイン層の距離Ldを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレートの張り出し長さを最適化することで、ドレイン電極64に高電圧が印加されたときでも表面電界が緩和され、pn接合部で電界集中せず、尚且つn-半導体層53表面にてアバランシェ降伏しないように設計されている。
【0011】
このとき、アバランシェ降伏は、n-半導体層53と誘電体層52との界面で起こる。このような、リサーフ条件を満たすときの誘電体分離半導体装置を構成する高耐圧NMOSFET70の耐圧Vbrは、一般的に下記の式(1)で表される。
【0012】
【数1】
Ecrは臨界電界(単位:V/cm)、dはn-半導体層の厚さ(単位:μm)、Toxは誘電体層の厚さ(単位:μm)、εsiはシリコンの比誘電率、εoxは誘電体の比誘電率である。
【0013】
ここで、n-半導体層53をシリコンで形成し、誘電体層52をシリコン酸化膜で形成した場合の耐圧Vbrは、Ecr=3×105(V/cm)、d=20μm、Tox=5μm、εsi=11.7、εox=3.9をそれぞれ代入すると、Vbr=750Vとなる。
【0014】
一般に、HVICに、搭載されるレベルシフト素子である高耐圧NMOSFET70や高耐圧ブートストラップダイオードの耐圧は、600Vの製品仕様の場合には、n-半導体層53の比抵抗バラツキや誘電体層52の厚みのバラツキ、さらにはHVICにより駆動されるパワーMOSFETなどのスイッチング素子の実耐圧などを加味して、最低でも750V程度の耐圧が要求される。
【0015】
上記式(1)より、誘電体分離半導体装置の高耐圧化には、n-半導体層53の厚さd、または、誘電体層52の厚さToxを厚くすればよいことになる。
しかし、n-半導体層53の厚さdにおいては、n-半導体層53上の横方向の素子間を絶縁して区画するトレンチのエッチング深さや幅および酸化膜の埋め込みなどの製造プロセス上の制約があるため、d=10〜20μm程度が実用的な値となる。
【0016】
また、誘電体層52の厚膜化は、張り合わせ方式のSOI基板50の場合、厚くなるほど、IC製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層52の堆積時間の増加を伴うため、SOI基板50がコストアップとなる問題がある。加えて、誘電体層52の厚膜化は、誘電体層52とn-半導体層53の接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、誘電体分離型の半導体装置における表面の電界が大きくなるため、耐圧が低下してしまう。よって、耐圧と基板コストや反りなどを鑑みて、Tox=6μm以上のSOI基板50での高耐圧化は量産が困難となる。
【0017】
以上のように、高耐圧化要求を満たすため誘電体層52およびn-半導体層53の膜厚や不純物濃度を最適化したSOI基板50上に高耐圧NMOSFET70を形成する。高耐圧NMOSFET70(nチャネルMOSFET)を、HVICなどの電力変換用集積回路に搭載するため1チップ化した場合、レベルシフタ素子として機能する高耐圧NMOSFET70のドレイン電極64からアルミ配線などで高電位浮遊領域67へ高電位配線68を接続する必要がある。尚、高電位浮遊領域67とは、ここではトレンチ分離溝66で囲まれた島状の浮遊領域のことであり、HVアイランドとも称す。高電位浮遊領域67の基準電位端子はハイサイド駆動回路により駆動される高耐圧スイッチング素子の低電位側端子と接続される。また、高電位浮遊領域67は高耐圧スイッチング素子を駆動するハイサイド駆動回路を備えている。
【0018】
特許文献1には、誘電体分離された高耐圧NMOSFETの中心電極(ドレイン電極)から外周半導体層(n+ソース層およびpウエル層)の上方を通って配線を配置することが記載されている。しかし、n-半導体層の電位がドレイン電極の電位に引かれて、n+ソース層およびpウエル層近傍で局部的に電界集中して、均一な耐圧設計が崩れるだけでなく、配線下の領域が低い電圧でアバランシェ降伏してしまい耐圧低下となってしまう問題がある。
【0019】
また、特許文献2では、図10に示すように、SOI基板上の高耐圧NMOSFETから高耐圧接合終端構造である誘電体分離溝154上を高電位配線153が橋渡しされる際に高電位配線153が接地(GND)電位のシリコン基板上を横切るために、層間絶縁膜155や誘電体分離溝154が絶縁破壊する恐れがあることを指摘している。
【0020】
これを防ぐための層間絶縁膜155の膜厚を厚くすることや誘電体分離溝154の開口幅を広げることは、コンタクトの埋め込み工程やトレンチエッチングやトレンチ埋め込み工程などの加工面で大きく難易度が上がり、安定した製造プロセスを提供できなくなる。但し、図10(a)は従来の誘電体分離1チップインバータの要部平面図であり、図10(b)は図10(a)のG−G線で切断した要部断面図である。また、図中の符号において、151はソース電極、152はドレイン電極、160はpウエル拡散層、164はp拡散層(リサーフ領域)、154はゲート電極である。
【0021】
例えば、非特許文献1〜非特許文献3において、高耐圧デバイスにおける高電位配線技術(HV Interconnection技術)についての学会報告がなされている。
この報告では、高電位配線下の環境は、エピタキシャル基板を使用した接合分離方式、または、通常のシリコン基板を用いて拡散層分離した自己分離方式が記載されている。
【0022】
また、この報告では、高電位配線がトレンチ誘電体分離などの素子分離溝上を跨いだ高電位配線についての構造は記載されていない。
このことから、誘電体分離溝などの素子分離溝上を橋渡しする高電位配線技術は、素子分離溝近傍の電界集中や分離性能の低下によるリーク電流の発生などさまざまな問題があり、技術的難易度は高いといえる。
【0023】
そこで、誘電体分離された高耐圧NMOSFETから、隣接または、離間した誘電体分離領域(例えば、高電位浮遊領域など)への高電位配線を行うためには、特許文献3に記載してあるような、ワイヤによる高電位配線接続方法が用いられている。この特許文献3では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が記載されている。
【0024】
また、これと類似した特許文献4においても、半導体装置の耐圧が誘電体層Toxと半導体層dに依存して決定されないように、第2の埋め込み酸化膜を裏面エッチングして形成することが記載されている。
【0025】
また、特許文献5において、誘電体分離における高耐圧半導体素子と高電位浮遊領域との接合構造として、図11に示すように多重トレンチ分離溝と高耐圧半導体素子とを接するように形成することが記載されている。
【0026】
また、特許文献6において、図12に示すように誘電体分離構造の高耐圧MOSFETのドレイン配線下の電界を緩和する目的で、SOI基板のn-半導体層上に形成された高耐圧LDMOSFETのドレイン電極から引き出された高電位配線下に、リング形状に配置されたフローティング電位のp-層(図12(a)でp-と記した層)を形成することが記載されている。この構造ではドレイン電極に高電圧が印加された際に、高耐圧を維持するため、低濃度にドーピングされているp-層が空乏化され、n+ドレイン層からn+ソース層およびトレンチ溝に向かって、電位勾配をもって分布する。
【0027】
尚、図12(a)は特許文献6に示す半導体装置の要部断面図であり、図12(b)は、その要部平面図である。
【先行技術文献】
【特許文献】
【0028】
【特許文献1】特許第3489362号公報
【特許文献2】特開2005−64472号公報
【特許文献3】特開2006−313828号公報
【特許文献4】特開2004−200472号公報
【特許文献5】特開2008−27358号公報
【特許文献6】特開2008−244092号公報
【非特許文献】
【0029】
【非特許文献1】T.FUJIHIRA他4名、Proposal of New Interconnection Technique for VeryHigh−Voltage IC's、JJAP、(35)1996、P.5655−5663
【非特許文献2】Terashima(Mitsubishi)他2名、A New Level-shifting Technique by divided RESURF Structure、ISPSD(International Symposium on Power Semiconductor Device &ICs)、1997、P.57
【非特許文献3】S.L.Kim(Fairchild)他3名、Realization of Robust 600V High Side Gate Drive IC with a New Isolated Self−Shielding Structure、ISPSD、2005、P.143
【発明の概要】
【発明が解決しようとする課題】
【0030】
しかしながら、上記のワイヤ接続の高電位配線方式では、SOI基板上に誘電体分離型半導体装置を1チップインバータに適用した際、高耐圧NMOSFETのレベルシフタから高電位浮遊領域内のハイサイド駆動回路のIN(入力)端子への接続するためにチップ内ボンディングを伴うため、面積が余計に必要になる。
【0031】
また、別途IN(入力)端子のESD(静電気放電)保護素子なども追加配置しなければならず、チップサイズの増大に繋がり、チップのコストアップと組立のコストアップを生じてしまう。
【0032】
また、特許文献5の構造では、図11に示すように、高耐圧半導体素子、ここでは高耐圧MOSFETのドレイン中心領域にまで多重トレンチ分離溝が食い込むように形成されている。また、多重トレンチ分離溝はドレイン領域の中心から高耐圧MOSFETの外周部へと連続して配置されている。高耐圧MOSFETのドリフト領域の内部にまで形成されたトレンチ分離溝は、ゲート電極エッジからドレイン電極の方向に対し、垂直(直角)な方向に配置されている。
【0033】
そのため、ドレイン電極に高電圧を印加した際、図11に示したI点近傍において、トレンチ側壁を伝って、ソースからドレイン方向へリーク電流が発生する可能性がある。これは、トレンチ分離溝がドレイン電極に接するように配置されているためである。
【0034】
つまり、高濃度のドレイン層からトレンチ分離溝へ低抵抗で接し、またトレンチ分離溝から低抵抗で高濃度のソース層に接しているため、トレンチ分離溝のドレイン層と繋がる箇所とソース層と繋がる箇所の間に電位勾配が発生する。その結果、トレンチ側壁に存在する欠陥起因で、キャリアがトレンチ側壁を伝ってリーク電流が発生するからである。
【0035】
また、特許文献6の構造では、ドレイン領域に形成される高濃度のn+ドレイン層を取り囲むnドレインバッファ層と、上記のフローティング電位にあるp-拡散層とが接して形成されていない。このため、高電位配線下にあるn-半導体層の電位ドロップは後述の図7(b)に示すように大きな勾配をもち、高電位配線下を横切るトレンチ内の酸化膜と隣接する高電位浮遊領域(図12(b)のJ点部分)との電位差が大きくなってしまう。
【0036】
そのため、図12(a)に示しているように、トレンチ内の酸化膜での絶縁破壊や分離性能の劣化を防ぐため、トレンチ幅を広くしなければならない。そうすると、トレンチ内への絶縁膜の堆積工程に時間を要し、堆積した絶縁膜の平坦化工程も追加しなければならず、大きなプロセス工数増加となってしまう。
【0037】
また、前記した特許文献1〜特許文献6および非特許文献1〜非特許文献3では、トレンチ分離領域を跨いでn+ドレイン層と高電位浮遊領域を接続する高電位配線の下にn+ドレイン領域を取り囲むnドレインバッファ領域に接するp-拡散層(リサーフ領域)とこのp-領域に接するp+拡散層(ストッパ領域)を形成した本発明の構成については記載されていない。
【0038】
この発明は、前記の課題を解決して、SOI基板上に形成したドレインをソースで囲む高耐圧NMOSFETにおいて、高耐圧NMOSFETのドレインと接続され、高耐圧NMOSFETの外へ配線する高電位配線により、高耐圧NMOSFETの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、小面積でかつ低コストで実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【0039】
前記の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成された前記第1半導体層より高不純物濃度の第1導電型の第2半導体層、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに選択的に形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第1導電型の第4半導体層および第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第4半導体層および第5半導体層に接して形成される第2主電極と、前記第4半導体層と前記1つの第1半導体層に挟まれゲート絶縁膜を介して形成されるゲート電極とを具備し、
前記1つの第1半導体層の表面層に形成され前記第2半導体層と接して前記トレンチ側に延伸する第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層空乏ストップ12と交差しないように該第7半導体層から離して配置される構成とする。
【0040】
また、特許請求の範囲の請求項2記載の発明によれば、支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成され前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第5半導体層に接して形成される第2主電極と、を具備し、
前記1つの第1半導体層の表面層に形成され、前記第2半導体層と接して前記トレンチ側に伸びる第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置される構成とする。
【0041】
また、特許請求の範囲の請求項3記載の発明によれば、前記第3半導体層と前記第7半導体層が対向する間隔が、前記第3半導体層と前記第2半導体層が対向する間隔以上にするとよい。
【0042】
また、特許請求の範囲の請求項4記載の発明によれば、請求項1記載の発明において、前記第2半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第3半導体層がウエル拡散層であり前記第4半導体層がソース層であり前記第5半導体層がピックアップ層であるMOSFETであるとよい。
【0043】
また、特許請求の範囲の請求項5記載の発明によれば、請求項2記載の発明において、前記第2半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第3半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであるとよい。
【0044】
また、特許請求の範囲の請求項6記載の発明によれば、請求項1および2記載の発明において、前記第1主電極と接続し前記第2主電極側に延伸する第1フィールドプレート電極と、前記第2主電極と接続し前記第1主電極側に延伸する第2フィールドプレート電極を具備するとよい。
【0045】
また、特許請求の範囲の請求項7記載の発明によれば、請求項1記載の発明において、前記1つの第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域である前記第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であるとよい。
【0046】
また、特許請求の範囲の請求項8記載の発明によれば、請求項2記載の発明において、前記1つの第1半導体層には高耐圧ダイオードが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であるとよい。
【0047】
また、特許請求の範囲の請求項9記載の発明によれば、請求項1または2記載の発明において、前記1つの第1半導体層を取り囲む前記トレンチは1本の第1トレンチからなり、前記別の第1半導体層を取り囲む前記トレンチは複数本の第2トレンチからなり、前記第1トレンチと前記第2トレンチとが連結され、この連結箇所は、前記第2半導体層との間に前記第3半導体層が形成されない位置である構成とする。
【0048】
また、特許請求の範囲の請求項10記載の発明によれば、請求項9記載の発明において、前記第1トレンチと前記第2トレンチを連結する箇所は、平面形状がT字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、60°〜120°であるとよい。
【発明の効果】
【0049】
この発明によると、誘電体分離型半導体装置において、高耐圧NMOSFETのn+ドレイン層と素子分離領域であるトレンチ内の絶縁膜を跨いで高電位浮遊領域とを結ぶ高電位配線下のn-半導体層に、n+ドレイン層もしくはnドレインバッファ層と接するp-拡散層を形成し、このp-拡散層と接するp+拡散層を形成することで、トレンチ内の絶縁膜に印加される電圧および電界強度を低減することができる。
【0050】
また、高電位配線下にはグランド電位となる領域が無いため、高電位配線下の層間絶縁膜(含むLOCOS酸化膜)が絶縁破壊することを防止できる。
また、ドレイン電極と接続する高電位配線をメタル配線で形成してシールド効果を持たせることで、モールド樹脂内に存在する可動イオンの影響を小さくすることができる。
【0051】
その結果、高耐圧NMOSFETの耐圧低下を防止し、また誘電体分離型半導体装置の長期信頼性を向上させることができる。
また、高耐圧NMOSFETの代わりに高耐圧ダイオードを形成した場合にも同様の効果が得られる。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施例の半導体装置の要部平面図である。
【図2】図1のA−A'線で切断した要部断面図である
【図3】半導体装置100について、2次元のデバイスシミュレーションした結果の図であり、(a)は等電位線図、(b)は(a)のB−B´破線部の電位分布図である。
【図4】n+ドレイン層33に750Vを印加した際の平面的な等電位線の広がりを示した平面図である
【図5】高耐圧NMOSFET20のドレイン電極8に730Vの電圧をバイアスした際の2次元デバイスシミュレーションの電界強度の分布図である。
【図6】nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300の要部断面図である。
【図7】半導体装置300の2次元デバイスシミュレーション図であり、(a)は等電位線図、(b)は(a)のH−H´破線部の電位分布図である。
【図8】この発明の第2実施例の半導体装置の要部断面図である。
【図9】従来の誘電体分離型半導体装置の構成図であり、(a)は要部平面図、(b)は(a)のX−X線で切断した要部断面図である。
【図10】従来の1チップインバータの構成図であり、(a)は要部平面図、(b)は(a)のG−G'線で切断した要部断面図である。
【図11】多重トレンチ分離領域(多重トレンチ分離溝)と高耐圧半導体素子とを接するように形成した従来の半導体装置の要部平面図である。
【図12】特許文献6に示す半導体装置の構成図であり、(a)は要部断面図、(b)は要部平面図である。
【発明を実施するための形態】
【0053】
実施の形態を以下の実施例で説明する。尚、以下の説明において、第1導電型をn、第2導電型をpとした。勿論、第1導電型と第2導電型を逆にしても構わない。また、nやpの肩に付した−は低濃度、+は高濃度、無しは中程度の濃度を表す。
【実施例1】
【0054】
図1および図2は、この発明の第1実施例の半導体装置の構成図であり、図1は要部平面図、図2は図1のA−A’線で切断した要部断面図である。この半導体装置100は、誘電体分離された高耐圧NMOSFET20と高電位浮遊領域22(HVアイランド)を含む1チップHVICなどの誘電体分離型半導体装置である。この高耐圧NMOSFET20と高電位浮遊領域22はトレンチ4、4a内に埋め込まれた絶縁膜44,44aにより囲まれたn-半導体層1にそれぞれ形成される。
【0055】
高耐圧NMOSFET20は、低電圧の制御回路からの入力信号を受け、ハイサイド駆動回路にセットまたはリセットの信号を伝えるためのレベルシフタとして機能するレベルシフト素子である。ハイサイド駆動回路を備える高電位浮遊領域22の基準電位端子は、ハイサイド駆動回路のより駆動される高耐圧スイッチング素子(IGBTやNMOSFET)の主端子の低電位側端子と接続されている。このため、高耐圧スイッチング素子のゲートを駆動する度に数百V程度の高電圧が印加される。このため、外部の高耐圧スイッチング素子がオン、オフのスイッチングをする度に、高耐圧NMOSFET20のドレイン電極にも数百Vの高電圧が印加される。よって、半導体装置100は高耐圧化が要求される。
【0056】
半導体装置100の形成には、支持基板3の上面に埋め込み誘電体層2を設け、その埋め込み誘電体層2の上面にn-半導体層1を設けたSOI基板40を用いる。埋め込み誘電体層2は支持基板3とn-半導体層1を誘電体分離(誘電体で電気的に絶縁)している。
【0057】
n-半導体層1内の水平方向(横方向)の絶縁分離は、トレンチ4,4aにシリコン酸化膜などの絶縁膜44,44aを充填したトレンチ絶縁分離構造により行われる。この絶縁膜44、44aにより高耐圧NMOSFET20や高電位浮遊領域22に形成される素子などの各素子間を絶縁および区画している。
【0058】
1本のトレンチ4内に埋め込まれた絶縁膜44により囲まれたn-半導体層1内に高耐圧NMOSFET2性能の劣化を防ぐため、トレンチ幅を広くしなければならない。
この高耐圧NMOSFET20は、n-半導体層1をn-ドレインドリフト層とし、そのn-半導体層1の表面中央部に高濃度のn+ドレイン層33を備えている。このn+ドレイン層33はnドレインバッファ層34の表面層に形成され、このnドレインバッファ層34から離間し、かつnドレインバッファ層34を取り囲むようにpウエル拡散層10を形成する。このpウエル拡散層10内にn+ソース層31とp+ピックアップ層32をそれぞれ形成する。
【0059】
また、n+ソース層31とpウエル拡散層10及び、n-ドリフトドレイン層であるn-半導体層1上にはLOCOS酸化膜35を介して、ゲート電極7を設ける。n+ソース層31とn+ドレイン層33にソース電極6とドレイン電極8をそれぞれ設ける。ゲート電極7とソース電極6を層間絶縁膜5(ILD)によって互いに絶縁する。さらに、フィールド酸化膜となるLOCOS酸化膜35(選択酸化膜)でシリコン面とゲート電極7を絶縁する。
【0060】
また、ソース電極6とドレイン電極8はn-ドリフトドレイン層であるn-半導体層1上方に張り出したフィールドプレート電極6a、8a(これはそれぞれソース電極6とドレイン電極8の一部である)を設ける。また、埋め込み誘電体層2の膜厚はTox=4.0〜5.0μm程度、n-半導体層1の膜厚はTsoi=20.0μm程度とする。
【0061】
絶縁分離のためのトレンチ4,4aの幅(トレンチ幅)はLt=1.0μm〜2.0μmとしてトレンチエッチャー装置によるドライエッチングによりトレンチ4,4aの深さ(トレンチ深さ)はDt=22μm程度にオーバーエッチングし、プラズマCVD装置によるTEOS(Tetraethoxysilane)酸化膜等の埋め込み工程により充填される。このときトレンチ4,4aは埋め込み誘電体層2に達し、かつ、トレンチ底面の接触部のトレンチ幅Ltも1.0μm以上の幅になるように形成される。
【0062】
また、pウエル拡散層10は、高温の熱酸化またはN2(窒素)ドライブ工程により、拡散深さXj=3.5μm程度で形成される。また、n-半導体層1の比抵抗は10Ω・cm〜20Ω・cm程度の高抵抗n型基板を使用し、pウエル拡散層10のボロン不純物濃度は1.0×1017cm-3〜5.0×1017cm-3程度とする。n+ソース層31とn+ドレイン層33は砒素不純物濃度1×1020cm-3、nドレインバッファ層34はリン不純物濃度3×1016cm-3〜1×1017cm-3程度で拡散深さはXj=2μmから4μm程度、p+ピックアップ層32のBF2の不純物濃度は1×1020cm-3として形成する。pウエル拡散層10からnドレインバッファ層34までの距離がドレインドリフト長さであり、約100μm程度である。このnドレインドリフト層上にはLOCOS酸化膜35が形成されている。
【0063】
さらに、高耐圧NMOSFET20から、ハイサイド駆動回路を備えた高電位浮遊領域22への高電位配線9の接続(接続箇所は図示していない)はドレイン電極8からアルミ材料のメタル配線(金属膜による配線)により接続される。この高電位配線9はドレイン電極8から多重トレンチ分離帯21を構成する3本のトレンチ4aの内一番内側の1本のトレンチ4aの上を跨いで高電位浮遊領域22へ橋渡しされる。
【0064】
ここで、高耐圧NMOSFET20の領域内の層間絶縁膜5を介してドレイン電極8から引き出される高電位配線9の直下のn-半導体層1には、n+ソース層31もpウエル拡散層10も形成しない。
【0065】
このn-半導体層1には、nドレインバッファ層34に接して形成されるp-拡散層11と、このp-拡散層11と隣接してトレンチ4a側に形成されるp+拡散層12が配置される。
【0066】
このp-拡散層11の不純物濃度は1×1016cm-3〜5×1016cm-3程度の低濃度であり、その拡散深さはXj=1.5μm程度である。またp+拡散層12の不純物濃度は6×1016cm-3〜1×1018cm-3程度の高濃度であり、その拡散深さはXj=3μm程度である。
【0067】
なお、製造工程の兼用のためpウエル拡散層10とp+拡散層12はお互いに接しないように形成することで、同一マスク、同一インプラ、同一拡散工程での形成が可能である。
【0068】
また、pウエル拡散層10とp+拡散層12が対向する間隔L1を、pウエル拡散層10とnドレインバッファ層34が対向する間隔L2以上(L1≧L2)とすることで、トレンチ4aと高電位配線9が交差する箇所での絶縁膜44aでの電界集中を低減することができる。
【0069】
一方、高電位浮遊領域22にも、前述した外部の高耐圧スイッチング素子のゲートがオン、オフする度に、数百Vの高電位が印加されるため、高電位浮遊領域22の外周部には多重トレンチ分離帯21で高耐圧素子分離構造が形成されている。
【0070】
この多重トレンチ分離帯21は単一のトレンチ4aを複数本(ここでは3本)平行して配置し、それぞれのトレンチ4a同士が容量分圧することで、高電位から接地(GND)電位までの分離性能を満たしている。
【0071】
また、この高電位浮遊領域22を取り囲む多重トレンチ分離帯21は、高耐圧NMOSFET20の外周部のトレンチ4と連結されるように構成されている。よって、トレンチ4とトレンチ4aは1つのトレンチとして構成されている。連結は、n+ドレイン層33との間にp−拡散層10が形成されていない箇所で行う。接触部分は一方のトレンチ端部が他方のトレンチ側壁に突き当たるように連結され、全て平面形状がT字構造となっている。T字構造部分の連結角θ(図4参照)は60°から120°の範囲で連結させる。こうすることで、仕上がりのトレンチ形状やトレンチへのシリコン酸化膜の埋め込み性が良くなり、分離性能の信頼性が向上する。
【0072】
この連結箇所であるT字箇所は、高耐圧NMOSFET20と高電位浮遊領域22の外側のグランド電位から、段階的に高電位まで電位分配するように、所定の間隔をもって配置される。
【0073】
尚、図1において、高耐圧NMOSFET20を取り囲む単一のトレンチ4と高電位浮遊領域22を取り囲む3本のトレンチ4aで形成された多重トレンチ分離帯21との連結は、単一のトレンチ4を完全な円形の閉ループで形成して、これに、多重トレンチ分離帯21の3本のトレンチ4aを曲げてT字構造に連結させても構わない。この場合、高電位配線9はトレンチ4の上を跨いで高電位浮遊領域22へ橋渡しされる。
【0074】
次に高耐圧NMOSFET20において、pウエル拡散層10とn-半導体層1のpn接合に逆バイアスを印加した場合について説明する。
支持基板3と、ソース電極6及びゲート電極7を接地(GND)電位に固定し、ドレイン電極8を正(+)バイアス印加してゆくと、高耐圧NMOSFET20のpウエル拡散層10とn-半導体層1との間のpn接合で空乏層が伸びる。また、同時に支持基板3を接地(GND)電位に固定していることで、埋め込み誘電体層2とn-半導体層1との界面からも空乏層が伸びることになる。
【0075】
図3は、2次元のデバイスシミュレーションした結果の図であり、同図(a)は等電位線図、同図(b)は同図(a)のB−B´破線部の電位分布図である。これは高耐圧NMOSFET20のドレイン電極8に750Vの電圧を印加した場合である。
【0076】
図3(b)に示した電位分布図において、n+ソース層31からn+ドレイン層33にかけては、均一な電位勾配になっている。またn+ドレイン層33からp+拡散層12にかけての電位の低下は少なく、外周部(p+拡散層12とトレンチ4aの間)で接地(GND)電位まで電位が落ちていないのが分かる。
【0077】
これは、ドレイン電極8に750Vを印加したときに、nドレインバッファ層34に接しているp-拡散層11は完全に空乏化し、さらに隣接するp+拡散層12では空乏層がストップし、高電位配線9直下のp+拡散層12は中間電位(ここでは500V)のまま外周のトレンチ酸化膜4aまで電位が維持されるためである。
【0078】
p-拡散層11がnドレインバッファ層34に接している理由は、ドレイン電極8に高電位が印加された際に、n-半導体層1よりも相対的に濃度の濃いnドレインバッファ層34とp-拡散層11との接合による空乏層を伸びやすくするためと、後述するように高電位配線9が接続される高電位浮遊領域22との境界に当たる多重トレンチ分離帯21を構成するトレンチ4a内の絶縁膜44aの電界強度を低くするためであるである。
【0079】
また、図4は、n+ドレイン層33に750Vを印加した際の平面的な等電位線の広がりを示した平面図である。平面的にも高電位配線9付近で急激な電位勾配の箇所は無いので、耐圧低下することなく高耐圧NMOSFET20から高電位浮遊領域22への高電位配線9の接続が可能となる。
【0080】
本発明の高耐圧NMOSFET20と高電位浮遊領域22を絶縁分離するトレンチ4aを跨ぐように高電位配線9を配置したテストサンプルにて、高耐圧NMOSFET20のドレイン電極8に600Vの高電圧をDCバイアス状態で印加した長期信頼性試験においても耐圧低下などを防止できることが確認されている。
【0081】
長期信頼性試験において高耐圧NMOSFET20が特性変動しないことは、図5に示す高耐圧NMOSFET20のドレイン電極8に730Vの電圧をバイアスした際の2次元デバイスシミュレーションの電界強度の分布図から説明できる。
【0082】
ドレイン電極8に730Vの電圧をバイアスした際、図5に示したCの点で、nドレインバッファ層34に接するp-拡散層11とp+拡散層12との接合部で電界集中し、さらにD点のトレンチ4a内の絶縁膜44aとn-半導体層1との底部コーナー部でも電界集中している。
【0083】
しかし、後述する比較例の半導体装置300に比べて本発明の半導体装置100はトレンチ4a内の絶縁膜44aに印加される電圧が低く、電界強度が小さい。そのため、絶縁膜44aの製造工程で発生する酸化膜欠陥や酸化膜中の可動イオンの影響が受けにくくなる。
【0084】
また、電界集中する図5のC点やD点上には高電位配線9がメタル配線で形成されておりこれがシールド効果を発揮する。その結果、モールド樹脂内を移動する可動イオンや表面チャージクリープの影響を受けにくくなる。その結果、本発明の半導体装置100では長期信頼性を向上させることができる。
【0085】
尚、図1では、ゲート電極7とn+ソース層31は左半分に形成したが、図1で示す右半分のpウエル拡散層10にゲート電極7とn+ソース層31を延在させて形成すると、高耐圧NMOSFETの電流容量を増大させることができる。この場合、高電位配線9と高電位配線9に対向するソース電極6との間隔を左半分に形成されたソース電極6とドレイン電極8の間隔以上とするとこの間の耐圧を確保できる。
【0086】
つぎに、第1実施例の半導体装置100と比較するために、nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300について図6、図7を用いて説明する。
【0087】
図6は、nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300の要部断面図である。また、図7は、半導体装置300の2次元デバイスシミュレーション図であり、(a)は等電位線図、(b)は(a)のH−H´破線部の電位分布図である。
【0088】
図6に示すように、nドレインバッファ層34とp-拡散層11(p-フローティング電位領域)が離れていると、図7(a)および図7(b)のデバイスシミュレーションの等電位線図と電位分布図で示すように、nドレインバッファ層34とp-拡散層11との間のn-半導体層1の領域で電位ドロップが大きくなる(ここでは200V程度である)。
【0089】
従って、高電位配線9が接続される高電位浮遊領域22との境界に当たる絶縁膜44aと接するn-半導体層1の電位(E点の電位)を見ると、350V程度電位が低下する。一方、第1実施例の半導体装置100では図3(b)に示すように250Vの低下である。
【0090】
図7(b)に示すように、750Vの高電位配線9が絶縁膜44a上を横断して高電位浮遊領域22へ橋渡しした場合、図7(b)のH´付近の絶縁膜44aにおいて、絶縁膜44aの両側で電位差が前記したように350V程度低下するため、高電位配線9下の絶縁膜44aに加わる電界強度は、トレンチ幅を1μmとすると、3.5MV/cm以上となる。
【0091】
3MV/cm以上の電界強度が絶縁膜44aに印加され続けると、例えば、トレンチ側壁部にボイドや面荒れなどによる形状異常や局部的にトレンチ幅の狭い箇所があると、その箇所から酸化膜欠陥(クラックなど)が進行する。
【0092】
その結果、図6に示したnドレインバッファ層34とp-拡散層11を離した構造においては、長期信頼性において、絶縁膜44aの分離性能の劣化につながる。また、これを回避するために、トレンチ幅を広くして絶縁膜44a内の電界強度を緩和することも考えられるが、トレンチ幅を広げることは、トレンチエッチング後の絶縁膜(シリコン酸化膜)の埋め込み工程で巣状の空孔ができてしまうなど、プロセス加工面で安定した形成が困難な状況となる。
【0093】
そのため、第1実施例の半導体装置100に示すように、nドレインバッファ層34とp-拡散層11を接触させる構造が有効となる。
尚、このnドレインバッファ層34は空乏層を広げて電界強度を小さくする効果があるが、耐圧の低い半導体装置などではこのnドレインバッファ層34は形成しなくても構わない。その場合は、p-拡散層11とn+ドレイン層33を接するように形成する。
【0094】
前記のことをまとめるとつぎのようになる。
本発明の半導体装置100の高電位配線構造を用いると、ドレイン電極8から引き出された高電位配線9下にはn+ソース層31やpウエル拡散層10が形成されないので、高電位配線9がグランド電位の領域上を跨ぐことが無いため、層間絶縁膜5やLOCOS酸化膜35が絶縁破壊に至ることが無い。
【0095】
また、ドレイン電極に高電位(例えば750V)が印加されたときに、ドレイン電極から引き出される高電位配線9下で高耐圧NMOSFET20のn-半導体層1中に形成されるnドレインバッファ層34に接したp-拡散層11が完全に空乏化し、シリコン表面の電界を緩和し電位勾配をなだらかにする。
【0096】
また、p-拡散層11に接触し、トレンチ4側に位置するp+拡散層12が、p-拡散層11から伸びてくる空乏層をストップし、nドレインバッファ層34とp-拡散層11との接合で電位分担した電位を引継ぎ、中間電位(例えば500V)に固定される。
【0097】
さらに、nドレインバッファ層34とp-拡散層11を接するように形成しているため、高電位配線9下の絶縁膜44a付近の電位差を小さくできる。その結果、高電位浮遊領域22と絶縁膜44aとの電位差を小さくでき、高電位配線9下のn-半導体層や絶縁膜44a付近の電界も緩和されるため、絶縁膜破壊や耐圧劣化を抑制できる。
【0098】
また、本構成により、トレンチ4,4aを形成するためのトレンチの開口幅を狭くできるため、トレンチ4,4aにシリコン酸化膜などの絶縁膜を充填するときに凹部が形成されないので、その凹部を多結晶シリコンで埋める工程が省略できる。さらに、その後の層間絶縁膜5(ILD)の平坦化工程を省くことができる。
【0099】
また、複数のトレンチ4aは、トレンチ4とT字状に連結することで、高耐圧NMOSFET20内部の高電位配線9周辺でトレンチ4の内側の側壁は段階的に電位を背負う(図4では0Vから500Vを段階的に背負う)。よって、高電位浮遊領域22の多重トレンチ分離帯21は分離耐圧を損なうことなく、安定した素子分離性能を可能にする。
【0100】
さらには、本発明の半導体装置の高電位配線構造を用いることで、ワイヤボンディングによる高電位配線と比べ、余計なパッド面積が必要なく、高耐圧NMOSFET20(レベルシフタ)と高電位浮遊領域22(HVアイランド)との接続部の面積を縮小化することが出来るため、1チップ化した際にICの小面積化が図れる。
【実施例2】
【0101】
図8は、この発明の第2実施例の半導体装置の要部断面図である。図1と異なるのは、この半導体装置200は第1実施例の半導体装置100の誘電体分離された高耐圧NMOSFET20を高耐圧ダイオード30とした点である。
【0102】
ダイオードであるため図2のゲート電極7は形成しない。ゲートに使用するポリシリコンはアノード電極13とショートするか、もしくは削除する。アノード電極13と、その下にp+アノード層41とpウエル拡散層15を形成し、LOCOS酸化膜35の一部であるフィールド酸化膜とn-ドレインドリフト層であるn-半導体層1を介して、高電圧が印加される側にはカソード電極14とn+カソード層42が形成される。また、このn+カソード層42はnカソードバッファ層43の表面層に形成される。
【0103】
カソード電極14及び、そこから引き出される高電位配線9に高電圧が印加されたときの、各拡散層の空乏層の広がりや電解分布、電位分布は第1実施例と同様である。また、その効果も第1実施例の半導体装置100と同様であり、同様の耐圧性能が得られる。
【0104】
尚、アノード電極13とカソード電極14はこれらを延伸したフィールドプレート電極13a、14aを有している。
高耐圧ダイオード30を1チップHVICに内蔵することは、ハイサイド駆動回路には必須である外付けのブートストラップコンデンサに充電するために必要なブートストラップダイオードを内蔵することができる。また、HVICにブートストラップダイオードを内臓する場合、SOI基板40を使用しているため、充電時に順方向電流が支持基板3や接地領域へ漏れることも無く、容易に内蔵することが可能となる。
【0105】
尚、ブートストラップダイオードとは、ハイサイド回路の電源となるブートストラップコンデンサを充電するために必要となるダイオードで数100V以上の高耐圧特性が要求される。
【符号の説明】
【0106】
1 n-半導体層
2 埋め込み誘電体層
3 支持基板
4、4a トレンチ
5 層間絶縁膜
6 ソース電極
6a、8a フィールドプレート電極
7 ゲート電極
8 ドレイン電極
9 高電位配線
10、15 pウエル拡散層
11 p-拡散層
12 p+拡散層
13 アノード電極
14 カソード電極
13a、14a フィールドプレート電極
20 高耐圧NMOSFET
21 多重トレンチ分離帯
22 高電位浮遊領域
30 高耐圧ダイオード
31 n+ソース層
32 p+ピックアップ層
33 n+ドレイン層
34 nドレインバッファ層
35 LOCOS酸化膜
40 SOI基板
41 p+アノード層
42 n+カソード層
43 nカソードバッファ層
44,44a 絶縁膜
100、200、300 半導体装置
【技術分野】
【0001】
この発明は、SOI(Silicon On Insulator)基板を用いた誘電体分離型半導体装置に係り、特にHVIC(High Voltage Integrated Circuit)に代表される電力変換用集積回路などの半導体装置に関する。主に100Vから1200Vまでの高耐圧クラスのLDMOSFET(Lateral Double Diffused MOSFET)などの半導体装置に関する。
【背景技術】
【0002】
近年、高耐圧素子を内蔵したパワーICの高耐圧化に関する要求に伴い、トレンチ誘電体分離(側部の絶縁)と絶縁層(底部の絶縁)により、素子間を完全に分離できる基板としてSOI基板が注目されている。SOI基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量低減などの利点が挙げられる。
【0003】
また、トレンチによる誘電体分離を集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造(HVJT)に適用できるため、集積回路自体のチップサイズの縮小化も期待できる。
【0004】
図9は、従来の誘電体分離型半導体装置の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
支持基板51の上面に誘電体層52を設け、その誘電体層52の上面には例えばn-半導体層53が設けられたSOI基板50が用いられている。誘電体層52は支持基板51と半導体層53を誘電体分離しており、n-半導体層53内の横方向の絶縁分離はトレンチにシリコン酸化膜を充填したトレンチ分離溝54により行われ、n-半導体層53は区画されている。
【0005】
上記の区画されたn-半導体層53は駆動回路や出力段素子が形成される高電位浮遊領域67となったり、n-半導体層53内の所定の範囲内に例えば、レベルシフト素子として高耐圧NMOSFET70などが形成される。
【0006】
同図(b)において、高耐圧NMOSFET70はn-半導体層53をn-ドリフトドレイン層とし、そのn-半導体層53の上面中央部に、高濃度のn+ドレイン層59と、n+ドレイン層59よりも高抵抗となるnドレインバッファ層58を備えている。
【0007】
また、nドレインバッファ層58から離間し、かつ取り囲むようにpウエル拡散層55と、pウエル拡散層55内にn+ソース層56とp+ピックアップ層57が、それぞれ形成されている。
【0008】
さらに、n+ソース層56とpウエル拡散層55およびn-ドリフトドレイン層(n-半導体層53)上にはゲート絶縁膜を介して、ゲート電極61を設けている。また、n+ソース層56とn+ドレイン層59にそれぞれソース電極63とドレイン電極64を設けており、ソース電極63とドレイン電極64はフィールド酸化膜62によって、互いに絶縁されている。また、n+ソース層56とn+ドレイン層59には、互いにn-ドリフトドレイン層(n-半導体層53)上方に張り出して、フィールドプレートとしても作用するソース電極64とドレイン電極63をそれぞれ設けている。
【0009】
支持基板51と、ソース電極63及びゲート電極61を接地(GND)電位に固定し、ドレイン電極64を正バイアス印加してゆくと、pウエル拡散層55とn-半導体層53との間のpn接合で空乏層が伸びる。また、同時に支持基板51を接地(GND)電位に固定していることで、誘電体層52とn-半導体層53との界面からも空乏層が伸びる。n-半導体層53内において横方向と縦方向から空乏層が広がることから、n-ドリフトドレイン層(n-半導体層53)の表面電界が緩和される。この効果は、一般にリサーフ(RESURF)効果と言われる。
【0010】
n-ドリフトドレイン層の距離Ldを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレートの張り出し長さを最適化することで、ドレイン電極64に高電圧が印加されたときでも表面電界が緩和され、pn接合部で電界集中せず、尚且つn-半導体層53表面にてアバランシェ降伏しないように設計されている。
【0011】
このとき、アバランシェ降伏は、n-半導体層53と誘電体層52との界面で起こる。このような、リサーフ条件を満たすときの誘電体分離半導体装置を構成する高耐圧NMOSFET70の耐圧Vbrは、一般的に下記の式(1)で表される。
【0012】
【数1】
Ecrは臨界電界(単位:V/cm)、dはn-半導体層の厚さ(単位:μm)、Toxは誘電体層の厚さ(単位:μm)、εsiはシリコンの比誘電率、εoxは誘電体の比誘電率である。
【0013】
ここで、n-半導体層53をシリコンで形成し、誘電体層52をシリコン酸化膜で形成した場合の耐圧Vbrは、Ecr=3×105(V/cm)、d=20μm、Tox=5μm、εsi=11.7、εox=3.9をそれぞれ代入すると、Vbr=750Vとなる。
【0014】
一般に、HVICに、搭載されるレベルシフト素子である高耐圧NMOSFET70や高耐圧ブートストラップダイオードの耐圧は、600Vの製品仕様の場合には、n-半導体層53の比抵抗バラツキや誘電体層52の厚みのバラツキ、さらにはHVICにより駆動されるパワーMOSFETなどのスイッチング素子の実耐圧などを加味して、最低でも750V程度の耐圧が要求される。
【0015】
上記式(1)より、誘電体分離半導体装置の高耐圧化には、n-半導体層53の厚さd、または、誘電体層52の厚さToxを厚くすればよいことになる。
しかし、n-半導体層53の厚さdにおいては、n-半導体層53上の横方向の素子間を絶縁して区画するトレンチのエッチング深さや幅および酸化膜の埋め込みなどの製造プロセス上の制約があるため、d=10〜20μm程度が実用的な値となる。
【0016】
また、誘電体層52の厚膜化は、張り合わせ方式のSOI基板50の場合、厚くなるほど、IC製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層52の堆積時間の増加を伴うため、SOI基板50がコストアップとなる問題がある。加えて、誘電体層52の厚膜化は、誘電体層52とn-半導体層53の接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、誘電体分離型の半導体装置における表面の電界が大きくなるため、耐圧が低下してしまう。よって、耐圧と基板コストや反りなどを鑑みて、Tox=6μm以上のSOI基板50での高耐圧化は量産が困難となる。
【0017】
以上のように、高耐圧化要求を満たすため誘電体層52およびn-半導体層53の膜厚や不純物濃度を最適化したSOI基板50上に高耐圧NMOSFET70を形成する。高耐圧NMOSFET70(nチャネルMOSFET)を、HVICなどの電力変換用集積回路に搭載するため1チップ化した場合、レベルシフタ素子として機能する高耐圧NMOSFET70のドレイン電極64からアルミ配線などで高電位浮遊領域67へ高電位配線68を接続する必要がある。尚、高電位浮遊領域67とは、ここではトレンチ分離溝66で囲まれた島状の浮遊領域のことであり、HVアイランドとも称す。高電位浮遊領域67の基準電位端子はハイサイド駆動回路により駆動される高耐圧スイッチング素子の低電位側端子と接続される。また、高電位浮遊領域67は高耐圧スイッチング素子を駆動するハイサイド駆動回路を備えている。
【0018】
特許文献1には、誘電体分離された高耐圧NMOSFETの中心電極(ドレイン電極)から外周半導体層(n+ソース層およびpウエル層)の上方を通って配線を配置することが記載されている。しかし、n-半導体層の電位がドレイン電極の電位に引かれて、n+ソース層およびpウエル層近傍で局部的に電界集中して、均一な耐圧設計が崩れるだけでなく、配線下の領域が低い電圧でアバランシェ降伏してしまい耐圧低下となってしまう問題がある。
【0019】
また、特許文献2では、図10に示すように、SOI基板上の高耐圧NMOSFETから高耐圧接合終端構造である誘電体分離溝154上を高電位配線153が橋渡しされる際に高電位配線153が接地(GND)電位のシリコン基板上を横切るために、層間絶縁膜155や誘電体分離溝154が絶縁破壊する恐れがあることを指摘している。
【0020】
これを防ぐための層間絶縁膜155の膜厚を厚くすることや誘電体分離溝154の開口幅を広げることは、コンタクトの埋め込み工程やトレンチエッチングやトレンチ埋め込み工程などの加工面で大きく難易度が上がり、安定した製造プロセスを提供できなくなる。但し、図10(a)は従来の誘電体分離1チップインバータの要部平面図であり、図10(b)は図10(a)のG−G線で切断した要部断面図である。また、図中の符号において、151はソース電極、152はドレイン電極、160はpウエル拡散層、164はp拡散層(リサーフ領域)、154はゲート電極である。
【0021】
例えば、非特許文献1〜非特許文献3において、高耐圧デバイスにおける高電位配線技術(HV Interconnection技術)についての学会報告がなされている。
この報告では、高電位配線下の環境は、エピタキシャル基板を使用した接合分離方式、または、通常のシリコン基板を用いて拡散層分離した自己分離方式が記載されている。
【0022】
また、この報告では、高電位配線がトレンチ誘電体分離などの素子分離溝上を跨いだ高電位配線についての構造は記載されていない。
このことから、誘電体分離溝などの素子分離溝上を橋渡しする高電位配線技術は、素子分離溝近傍の電界集中や分離性能の低下によるリーク電流の発生などさまざまな問題があり、技術的難易度は高いといえる。
【0023】
そこで、誘電体分離された高耐圧NMOSFETから、隣接または、離間した誘電体分離領域(例えば、高電位浮遊領域など)への高電位配線を行うためには、特許文献3に記載してあるような、ワイヤによる高電位配線接続方法が用いられている。この特許文献3では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が記載されている。
【0024】
また、これと類似した特許文献4においても、半導体装置の耐圧が誘電体層Toxと半導体層dに依存して決定されないように、第2の埋め込み酸化膜を裏面エッチングして形成することが記載されている。
【0025】
また、特許文献5において、誘電体分離における高耐圧半導体素子と高電位浮遊領域との接合構造として、図11に示すように多重トレンチ分離溝と高耐圧半導体素子とを接するように形成することが記載されている。
【0026】
また、特許文献6において、図12に示すように誘電体分離構造の高耐圧MOSFETのドレイン配線下の電界を緩和する目的で、SOI基板のn-半導体層上に形成された高耐圧LDMOSFETのドレイン電極から引き出された高電位配線下に、リング形状に配置されたフローティング電位のp-層(図12(a)でp-と記した層)を形成することが記載されている。この構造ではドレイン電極に高電圧が印加された際に、高耐圧を維持するため、低濃度にドーピングされているp-層が空乏化され、n+ドレイン層からn+ソース層およびトレンチ溝に向かって、電位勾配をもって分布する。
【0027】
尚、図12(a)は特許文献6に示す半導体装置の要部断面図であり、図12(b)は、その要部平面図である。
【先行技術文献】
【特許文献】
【0028】
【特許文献1】特許第3489362号公報
【特許文献2】特開2005−64472号公報
【特許文献3】特開2006−313828号公報
【特許文献4】特開2004−200472号公報
【特許文献5】特開2008−27358号公報
【特許文献6】特開2008−244092号公報
【非特許文献】
【0029】
【非特許文献1】T.FUJIHIRA他4名、Proposal of New Interconnection Technique for VeryHigh−Voltage IC's、JJAP、(35)1996、P.5655−5663
【非特許文献2】Terashima(Mitsubishi)他2名、A New Level-shifting Technique by divided RESURF Structure、ISPSD(International Symposium on Power Semiconductor Device &ICs)、1997、P.57
【非特許文献3】S.L.Kim(Fairchild)他3名、Realization of Robust 600V High Side Gate Drive IC with a New Isolated Self−Shielding Structure、ISPSD、2005、P.143
【発明の概要】
【発明が解決しようとする課題】
【0030】
しかしながら、上記のワイヤ接続の高電位配線方式では、SOI基板上に誘電体分離型半導体装置を1チップインバータに適用した際、高耐圧NMOSFETのレベルシフタから高電位浮遊領域内のハイサイド駆動回路のIN(入力)端子への接続するためにチップ内ボンディングを伴うため、面積が余計に必要になる。
【0031】
また、別途IN(入力)端子のESD(静電気放電)保護素子なども追加配置しなければならず、チップサイズの増大に繋がり、チップのコストアップと組立のコストアップを生じてしまう。
【0032】
また、特許文献5の構造では、図11に示すように、高耐圧半導体素子、ここでは高耐圧MOSFETのドレイン中心領域にまで多重トレンチ分離溝が食い込むように形成されている。また、多重トレンチ分離溝はドレイン領域の中心から高耐圧MOSFETの外周部へと連続して配置されている。高耐圧MOSFETのドリフト領域の内部にまで形成されたトレンチ分離溝は、ゲート電極エッジからドレイン電極の方向に対し、垂直(直角)な方向に配置されている。
【0033】
そのため、ドレイン電極に高電圧を印加した際、図11に示したI点近傍において、トレンチ側壁を伝って、ソースからドレイン方向へリーク電流が発生する可能性がある。これは、トレンチ分離溝がドレイン電極に接するように配置されているためである。
【0034】
つまり、高濃度のドレイン層からトレンチ分離溝へ低抵抗で接し、またトレンチ分離溝から低抵抗で高濃度のソース層に接しているため、トレンチ分離溝のドレイン層と繋がる箇所とソース層と繋がる箇所の間に電位勾配が発生する。その結果、トレンチ側壁に存在する欠陥起因で、キャリアがトレンチ側壁を伝ってリーク電流が発生するからである。
【0035】
また、特許文献6の構造では、ドレイン領域に形成される高濃度のn+ドレイン層を取り囲むnドレインバッファ層と、上記のフローティング電位にあるp-拡散層とが接して形成されていない。このため、高電位配線下にあるn-半導体層の電位ドロップは後述の図7(b)に示すように大きな勾配をもち、高電位配線下を横切るトレンチ内の酸化膜と隣接する高電位浮遊領域(図12(b)のJ点部分)との電位差が大きくなってしまう。
【0036】
そのため、図12(a)に示しているように、トレンチ内の酸化膜での絶縁破壊や分離性能の劣化を防ぐため、トレンチ幅を広くしなければならない。そうすると、トレンチ内への絶縁膜の堆積工程に時間を要し、堆積した絶縁膜の平坦化工程も追加しなければならず、大きなプロセス工数増加となってしまう。
【0037】
また、前記した特許文献1〜特許文献6および非特許文献1〜非特許文献3では、トレンチ分離領域を跨いでn+ドレイン層と高電位浮遊領域を接続する高電位配線の下にn+ドレイン領域を取り囲むnドレインバッファ領域に接するp-拡散層(リサーフ領域)とこのp-領域に接するp+拡散層(ストッパ領域)を形成した本発明の構成については記載されていない。
【0038】
この発明は、前記の課題を解決して、SOI基板上に形成したドレインをソースで囲む高耐圧NMOSFETにおいて、高耐圧NMOSFETのドレインと接続され、高耐圧NMOSFETの外へ配線する高電位配線により、高耐圧NMOSFETの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、小面積でかつ低コストで実現できる半導体装置を提供することにある。
【課題を解決するための手段】
【0039】
前記の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成された前記第1半導体層より高不純物濃度の第1導電型の第2半導体層、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに選択的に形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第1導電型の第4半導体層および第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第4半導体層および第5半導体層に接して形成される第2主電極と、前記第4半導体層と前記1つの第1半導体層に挟まれゲート絶縁膜を介して形成されるゲート電極とを具備し、
前記1つの第1半導体層の表面層に形成され前記第2半導体層と接して前記トレンチ側に延伸する第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層空乏ストップ12と交差しないように該第7半導体層から離して配置される構成とする。
【0040】
また、特許請求の範囲の請求項2記載の発明によれば、支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成され前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第5半導体層に接して形成される第2主電極と、を具備し、
前記1つの第1半導体層の表面層に形成され、前記第2半導体層と接して前記トレンチ側に伸びる第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置される構成とする。
【0041】
また、特許請求の範囲の請求項3記載の発明によれば、前記第3半導体層と前記第7半導体層が対向する間隔が、前記第3半導体層と前記第2半導体層が対向する間隔以上にするとよい。
【0042】
また、特許請求の範囲の請求項4記載の発明によれば、請求項1記載の発明において、前記第2半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第3半導体層がウエル拡散層であり前記第4半導体層がソース層であり前記第5半導体層がピックアップ層であるMOSFETであるとよい。
【0043】
また、特許請求の範囲の請求項5記載の発明によれば、請求項2記載の発明において、前記第2半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第3半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであるとよい。
【0044】
また、特許請求の範囲の請求項6記載の発明によれば、請求項1および2記載の発明において、前記第1主電極と接続し前記第2主電極側に延伸する第1フィールドプレート電極と、前記第2主電極と接続し前記第1主電極側に延伸する第2フィールドプレート電極を具備するとよい。
【0045】
また、特許請求の範囲の請求項7記載の発明によれば、請求項1記載の発明において、前記1つの第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域である前記第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であるとよい。
【0046】
また、特許請求の範囲の請求項8記載の発明によれば、請求項2記載の発明において、前記1つの第1半導体層には高耐圧ダイオードが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であるとよい。
【0047】
また、特許請求の範囲の請求項9記載の発明によれば、請求項1または2記載の発明において、前記1つの第1半導体層を取り囲む前記トレンチは1本の第1トレンチからなり、前記別の第1半導体層を取り囲む前記トレンチは複数本の第2トレンチからなり、前記第1トレンチと前記第2トレンチとが連結され、この連結箇所は、前記第2半導体層との間に前記第3半導体層が形成されない位置である構成とする。
【0048】
また、特許請求の範囲の請求項10記載の発明によれば、請求項9記載の発明において、前記第1トレンチと前記第2トレンチを連結する箇所は、平面形状がT字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、60°〜120°であるとよい。
【発明の効果】
【0049】
この発明によると、誘電体分離型半導体装置において、高耐圧NMOSFETのn+ドレイン層と素子分離領域であるトレンチ内の絶縁膜を跨いで高電位浮遊領域とを結ぶ高電位配線下のn-半導体層に、n+ドレイン層もしくはnドレインバッファ層と接するp-拡散層を形成し、このp-拡散層と接するp+拡散層を形成することで、トレンチ内の絶縁膜に印加される電圧および電界強度を低減することができる。
【0050】
また、高電位配線下にはグランド電位となる領域が無いため、高電位配線下の層間絶縁膜(含むLOCOS酸化膜)が絶縁破壊することを防止できる。
また、ドレイン電極と接続する高電位配線をメタル配線で形成してシールド効果を持たせることで、モールド樹脂内に存在する可動イオンの影響を小さくすることができる。
【0051】
その結果、高耐圧NMOSFETの耐圧低下を防止し、また誘電体分離型半導体装置の長期信頼性を向上させることができる。
また、高耐圧NMOSFETの代わりに高耐圧ダイオードを形成した場合にも同様の効果が得られる。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施例の半導体装置の要部平面図である。
【図2】図1のA−A'線で切断した要部断面図である
【図3】半導体装置100について、2次元のデバイスシミュレーションした結果の図であり、(a)は等電位線図、(b)は(a)のB−B´破線部の電位分布図である。
【図4】n+ドレイン層33に750Vを印加した際の平面的な等電位線の広がりを示した平面図である
【図5】高耐圧NMOSFET20のドレイン電極8に730Vの電圧をバイアスした際の2次元デバイスシミュレーションの電界強度の分布図である。
【図6】nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300の要部断面図である。
【図7】半導体装置300の2次元デバイスシミュレーション図であり、(a)は等電位線図、(b)は(a)のH−H´破線部の電位分布図である。
【図8】この発明の第2実施例の半導体装置の要部断面図である。
【図9】従来の誘電体分離型半導体装置の構成図であり、(a)は要部平面図、(b)は(a)のX−X線で切断した要部断面図である。
【図10】従来の1チップインバータの構成図であり、(a)は要部平面図、(b)は(a)のG−G'線で切断した要部断面図である。
【図11】多重トレンチ分離領域(多重トレンチ分離溝)と高耐圧半導体素子とを接するように形成した従来の半導体装置の要部平面図である。
【図12】特許文献6に示す半導体装置の構成図であり、(a)は要部断面図、(b)は要部平面図である。
【発明を実施するための形態】
【0053】
実施の形態を以下の実施例で説明する。尚、以下の説明において、第1導電型をn、第2導電型をpとした。勿論、第1導電型と第2導電型を逆にしても構わない。また、nやpの肩に付した−は低濃度、+は高濃度、無しは中程度の濃度を表す。
【実施例1】
【0054】
図1および図2は、この発明の第1実施例の半導体装置の構成図であり、図1は要部平面図、図2は図1のA−A’線で切断した要部断面図である。この半導体装置100は、誘電体分離された高耐圧NMOSFET20と高電位浮遊領域22(HVアイランド)を含む1チップHVICなどの誘電体分離型半導体装置である。この高耐圧NMOSFET20と高電位浮遊領域22はトレンチ4、4a内に埋め込まれた絶縁膜44,44aにより囲まれたn-半導体層1にそれぞれ形成される。
【0055】
高耐圧NMOSFET20は、低電圧の制御回路からの入力信号を受け、ハイサイド駆動回路にセットまたはリセットの信号を伝えるためのレベルシフタとして機能するレベルシフト素子である。ハイサイド駆動回路を備える高電位浮遊領域22の基準電位端子は、ハイサイド駆動回路のより駆動される高耐圧スイッチング素子(IGBTやNMOSFET)の主端子の低電位側端子と接続されている。このため、高耐圧スイッチング素子のゲートを駆動する度に数百V程度の高電圧が印加される。このため、外部の高耐圧スイッチング素子がオン、オフのスイッチングをする度に、高耐圧NMOSFET20のドレイン電極にも数百Vの高電圧が印加される。よって、半導体装置100は高耐圧化が要求される。
【0056】
半導体装置100の形成には、支持基板3の上面に埋め込み誘電体層2を設け、その埋め込み誘電体層2の上面にn-半導体層1を設けたSOI基板40を用いる。埋め込み誘電体層2は支持基板3とn-半導体層1を誘電体分離(誘電体で電気的に絶縁)している。
【0057】
n-半導体層1内の水平方向(横方向)の絶縁分離は、トレンチ4,4aにシリコン酸化膜などの絶縁膜44,44aを充填したトレンチ絶縁分離構造により行われる。この絶縁膜44、44aにより高耐圧NMOSFET20や高電位浮遊領域22に形成される素子などの各素子間を絶縁および区画している。
【0058】
1本のトレンチ4内に埋め込まれた絶縁膜44により囲まれたn-半導体層1内に高耐圧NMOSFET2性能の劣化を防ぐため、トレンチ幅を広くしなければならない。
この高耐圧NMOSFET20は、n-半導体層1をn-ドレインドリフト層とし、そのn-半導体層1の表面中央部に高濃度のn+ドレイン層33を備えている。このn+ドレイン層33はnドレインバッファ層34の表面層に形成され、このnドレインバッファ層34から離間し、かつnドレインバッファ層34を取り囲むようにpウエル拡散層10を形成する。このpウエル拡散層10内にn+ソース層31とp+ピックアップ層32をそれぞれ形成する。
【0059】
また、n+ソース層31とpウエル拡散層10及び、n-ドリフトドレイン層であるn-半導体層1上にはLOCOS酸化膜35を介して、ゲート電極7を設ける。n+ソース層31とn+ドレイン層33にソース電極6とドレイン電極8をそれぞれ設ける。ゲート電極7とソース電極6を層間絶縁膜5(ILD)によって互いに絶縁する。さらに、フィールド酸化膜となるLOCOS酸化膜35(選択酸化膜)でシリコン面とゲート電極7を絶縁する。
【0060】
また、ソース電極6とドレイン電極8はn-ドリフトドレイン層であるn-半導体層1上方に張り出したフィールドプレート電極6a、8a(これはそれぞれソース電極6とドレイン電極8の一部である)を設ける。また、埋め込み誘電体層2の膜厚はTox=4.0〜5.0μm程度、n-半導体層1の膜厚はTsoi=20.0μm程度とする。
【0061】
絶縁分離のためのトレンチ4,4aの幅(トレンチ幅)はLt=1.0μm〜2.0μmとしてトレンチエッチャー装置によるドライエッチングによりトレンチ4,4aの深さ(トレンチ深さ)はDt=22μm程度にオーバーエッチングし、プラズマCVD装置によるTEOS(Tetraethoxysilane)酸化膜等の埋め込み工程により充填される。このときトレンチ4,4aは埋め込み誘電体層2に達し、かつ、トレンチ底面の接触部のトレンチ幅Ltも1.0μm以上の幅になるように形成される。
【0062】
また、pウエル拡散層10は、高温の熱酸化またはN2(窒素)ドライブ工程により、拡散深さXj=3.5μm程度で形成される。また、n-半導体層1の比抵抗は10Ω・cm〜20Ω・cm程度の高抵抗n型基板を使用し、pウエル拡散層10のボロン不純物濃度は1.0×1017cm-3〜5.0×1017cm-3程度とする。n+ソース層31とn+ドレイン層33は砒素不純物濃度1×1020cm-3、nドレインバッファ層34はリン不純物濃度3×1016cm-3〜1×1017cm-3程度で拡散深さはXj=2μmから4μm程度、p+ピックアップ層32のBF2の不純物濃度は1×1020cm-3として形成する。pウエル拡散層10からnドレインバッファ層34までの距離がドレインドリフト長さであり、約100μm程度である。このnドレインドリフト層上にはLOCOS酸化膜35が形成されている。
【0063】
さらに、高耐圧NMOSFET20から、ハイサイド駆動回路を備えた高電位浮遊領域22への高電位配線9の接続(接続箇所は図示していない)はドレイン電極8からアルミ材料のメタル配線(金属膜による配線)により接続される。この高電位配線9はドレイン電極8から多重トレンチ分離帯21を構成する3本のトレンチ4aの内一番内側の1本のトレンチ4aの上を跨いで高電位浮遊領域22へ橋渡しされる。
【0064】
ここで、高耐圧NMOSFET20の領域内の層間絶縁膜5を介してドレイン電極8から引き出される高電位配線9の直下のn-半導体層1には、n+ソース層31もpウエル拡散層10も形成しない。
【0065】
このn-半導体層1には、nドレインバッファ層34に接して形成されるp-拡散層11と、このp-拡散層11と隣接してトレンチ4a側に形成されるp+拡散層12が配置される。
【0066】
このp-拡散層11の不純物濃度は1×1016cm-3〜5×1016cm-3程度の低濃度であり、その拡散深さはXj=1.5μm程度である。またp+拡散層12の不純物濃度は6×1016cm-3〜1×1018cm-3程度の高濃度であり、その拡散深さはXj=3μm程度である。
【0067】
なお、製造工程の兼用のためpウエル拡散層10とp+拡散層12はお互いに接しないように形成することで、同一マスク、同一インプラ、同一拡散工程での形成が可能である。
【0068】
また、pウエル拡散層10とp+拡散層12が対向する間隔L1を、pウエル拡散層10とnドレインバッファ層34が対向する間隔L2以上(L1≧L2)とすることで、トレンチ4aと高電位配線9が交差する箇所での絶縁膜44aでの電界集中を低減することができる。
【0069】
一方、高電位浮遊領域22にも、前述した外部の高耐圧スイッチング素子のゲートがオン、オフする度に、数百Vの高電位が印加されるため、高電位浮遊領域22の外周部には多重トレンチ分離帯21で高耐圧素子分離構造が形成されている。
【0070】
この多重トレンチ分離帯21は単一のトレンチ4aを複数本(ここでは3本)平行して配置し、それぞれのトレンチ4a同士が容量分圧することで、高電位から接地(GND)電位までの分離性能を満たしている。
【0071】
また、この高電位浮遊領域22を取り囲む多重トレンチ分離帯21は、高耐圧NMOSFET20の外周部のトレンチ4と連結されるように構成されている。よって、トレンチ4とトレンチ4aは1つのトレンチとして構成されている。連結は、n+ドレイン層33との間にp−拡散層10が形成されていない箇所で行う。接触部分は一方のトレンチ端部が他方のトレンチ側壁に突き当たるように連結され、全て平面形状がT字構造となっている。T字構造部分の連結角θ(図4参照)は60°から120°の範囲で連結させる。こうすることで、仕上がりのトレンチ形状やトレンチへのシリコン酸化膜の埋め込み性が良くなり、分離性能の信頼性が向上する。
【0072】
この連結箇所であるT字箇所は、高耐圧NMOSFET20と高電位浮遊領域22の外側のグランド電位から、段階的に高電位まで電位分配するように、所定の間隔をもって配置される。
【0073】
尚、図1において、高耐圧NMOSFET20を取り囲む単一のトレンチ4と高電位浮遊領域22を取り囲む3本のトレンチ4aで形成された多重トレンチ分離帯21との連結は、単一のトレンチ4を完全な円形の閉ループで形成して、これに、多重トレンチ分離帯21の3本のトレンチ4aを曲げてT字構造に連結させても構わない。この場合、高電位配線9はトレンチ4の上を跨いで高電位浮遊領域22へ橋渡しされる。
【0074】
次に高耐圧NMOSFET20において、pウエル拡散層10とn-半導体層1のpn接合に逆バイアスを印加した場合について説明する。
支持基板3と、ソース電極6及びゲート電極7を接地(GND)電位に固定し、ドレイン電極8を正(+)バイアス印加してゆくと、高耐圧NMOSFET20のpウエル拡散層10とn-半導体層1との間のpn接合で空乏層が伸びる。また、同時に支持基板3を接地(GND)電位に固定していることで、埋め込み誘電体層2とn-半導体層1との界面からも空乏層が伸びることになる。
【0075】
図3は、2次元のデバイスシミュレーションした結果の図であり、同図(a)は等電位線図、同図(b)は同図(a)のB−B´破線部の電位分布図である。これは高耐圧NMOSFET20のドレイン電極8に750Vの電圧を印加した場合である。
【0076】
図3(b)に示した電位分布図において、n+ソース層31からn+ドレイン層33にかけては、均一な電位勾配になっている。またn+ドレイン層33からp+拡散層12にかけての電位の低下は少なく、外周部(p+拡散層12とトレンチ4aの間)で接地(GND)電位まで電位が落ちていないのが分かる。
【0077】
これは、ドレイン電極8に750Vを印加したときに、nドレインバッファ層34に接しているp-拡散層11は完全に空乏化し、さらに隣接するp+拡散層12では空乏層がストップし、高電位配線9直下のp+拡散層12は中間電位(ここでは500V)のまま外周のトレンチ酸化膜4aまで電位が維持されるためである。
【0078】
p-拡散層11がnドレインバッファ層34に接している理由は、ドレイン電極8に高電位が印加された際に、n-半導体層1よりも相対的に濃度の濃いnドレインバッファ層34とp-拡散層11との接合による空乏層を伸びやすくするためと、後述するように高電位配線9が接続される高電位浮遊領域22との境界に当たる多重トレンチ分離帯21を構成するトレンチ4a内の絶縁膜44aの電界強度を低くするためであるである。
【0079】
また、図4は、n+ドレイン層33に750Vを印加した際の平面的な等電位線の広がりを示した平面図である。平面的にも高電位配線9付近で急激な電位勾配の箇所は無いので、耐圧低下することなく高耐圧NMOSFET20から高電位浮遊領域22への高電位配線9の接続が可能となる。
【0080】
本発明の高耐圧NMOSFET20と高電位浮遊領域22を絶縁分離するトレンチ4aを跨ぐように高電位配線9を配置したテストサンプルにて、高耐圧NMOSFET20のドレイン電極8に600Vの高電圧をDCバイアス状態で印加した長期信頼性試験においても耐圧低下などを防止できることが確認されている。
【0081】
長期信頼性試験において高耐圧NMOSFET20が特性変動しないことは、図5に示す高耐圧NMOSFET20のドレイン電極8に730Vの電圧をバイアスした際の2次元デバイスシミュレーションの電界強度の分布図から説明できる。
【0082】
ドレイン電極8に730Vの電圧をバイアスした際、図5に示したCの点で、nドレインバッファ層34に接するp-拡散層11とp+拡散層12との接合部で電界集中し、さらにD点のトレンチ4a内の絶縁膜44aとn-半導体層1との底部コーナー部でも電界集中している。
【0083】
しかし、後述する比較例の半導体装置300に比べて本発明の半導体装置100はトレンチ4a内の絶縁膜44aに印加される電圧が低く、電界強度が小さい。そのため、絶縁膜44aの製造工程で発生する酸化膜欠陥や酸化膜中の可動イオンの影響が受けにくくなる。
【0084】
また、電界集中する図5のC点やD点上には高電位配線9がメタル配線で形成されておりこれがシールド効果を発揮する。その結果、モールド樹脂内を移動する可動イオンや表面チャージクリープの影響を受けにくくなる。その結果、本発明の半導体装置100では長期信頼性を向上させることができる。
【0085】
尚、図1では、ゲート電極7とn+ソース層31は左半分に形成したが、図1で示す右半分のpウエル拡散層10にゲート電極7とn+ソース層31を延在させて形成すると、高耐圧NMOSFETの電流容量を増大させることができる。この場合、高電位配線9と高電位配線9に対向するソース電極6との間隔を左半分に形成されたソース電極6とドレイン電極8の間隔以上とするとこの間の耐圧を確保できる。
【0086】
つぎに、第1実施例の半導体装置100と比較するために、nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300について図6、図7を用いて説明する。
【0087】
図6は、nドレインバッファ層34とp-拡散層11を離した構造の半導体装置300の要部断面図である。また、図7は、半導体装置300の2次元デバイスシミュレーション図であり、(a)は等電位線図、(b)は(a)のH−H´破線部の電位分布図である。
【0088】
図6に示すように、nドレインバッファ層34とp-拡散層11(p-フローティング電位領域)が離れていると、図7(a)および図7(b)のデバイスシミュレーションの等電位線図と電位分布図で示すように、nドレインバッファ層34とp-拡散層11との間のn-半導体層1の領域で電位ドロップが大きくなる(ここでは200V程度である)。
【0089】
従って、高電位配線9が接続される高電位浮遊領域22との境界に当たる絶縁膜44aと接するn-半導体層1の電位(E点の電位)を見ると、350V程度電位が低下する。一方、第1実施例の半導体装置100では図3(b)に示すように250Vの低下である。
【0090】
図7(b)に示すように、750Vの高電位配線9が絶縁膜44a上を横断して高電位浮遊領域22へ橋渡しした場合、図7(b)のH´付近の絶縁膜44aにおいて、絶縁膜44aの両側で電位差が前記したように350V程度低下するため、高電位配線9下の絶縁膜44aに加わる電界強度は、トレンチ幅を1μmとすると、3.5MV/cm以上となる。
【0091】
3MV/cm以上の電界強度が絶縁膜44aに印加され続けると、例えば、トレンチ側壁部にボイドや面荒れなどによる形状異常や局部的にトレンチ幅の狭い箇所があると、その箇所から酸化膜欠陥(クラックなど)が進行する。
【0092】
その結果、図6に示したnドレインバッファ層34とp-拡散層11を離した構造においては、長期信頼性において、絶縁膜44aの分離性能の劣化につながる。また、これを回避するために、トレンチ幅を広くして絶縁膜44a内の電界強度を緩和することも考えられるが、トレンチ幅を広げることは、トレンチエッチング後の絶縁膜(シリコン酸化膜)の埋め込み工程で巣状の空孔ができてしまうなど、プロセス加工面で安定した形成が困難な状況となる。
【0093】
そのため、第1実施例の半導体装置100に示すように、nドレインバッファ層34とp-拡散層11を接触させる構造が有効となる。
尚、このnドレインバッファ層34は空乏層を広げて電界強度を小さくする効果があるが、耐圧の低い半導体装置などではこのnドレインバッファ層34は形成しなくても構わない。その場合は、p-拡散層11とn+ドレイン層33を接するように形成する。
【0094】
前記のことをまとめるとつぎのようになる。
本発明の半導体装置100の高電位配線構造を用いると、ドレイン電極8から引き出された高電位配線9下にはn+ソース層31やpウエル拡散層10が形成されないので、高電位配線9がグランド電位の領域上を跨ぐことが無いため、層間絶縁膜5やLOCOS酸化膜35が絶縁破壊に至ることが無い。
【0095】
また、ドレイン電極に高電位(例えば750V)が印加されたときに、ドレイン電極から引き出される高電位配線9下で高耐圧NMOSFET20のn-半導体層1中に形成されるnドレインバッファ層34に接したp-拡散層11が完全に空乏化し、シリコン表面の電界を緩和し電位勾配をなだらかにする。
【0096】
また、p-拡散層11に接触し、トレンチ4側に位置するp+拡散層12が、p-拡散層11から伸びてくる空乏層をストップし、nドレインバッファ層34とp-拡散層11との接合で電位分担した電位を引継ぎ、中間電位(例えば500V)に固定される。
【0097】
さらに、nドレインバッファ層34とp-拡散層11を接するように形成しているため、高電位配線9下の絶縁膜44a付近の電位差を小さくできる。その結果、高電位浮遊領域22と絶縁膜44aとの電位差を小さくでき、高電位配線9下のn-半導体層や絶縁膜44a付近の電界も緩和されるため、絶縁膜破壊や耐圧劣化を抑制できる。
【0098】
また、本構成により、トレンチ4,4aを形成するためのトレンチの開口幅を狭くできるため、トレンチ4,4aにシリコン酸化膜などの絶縁膜を充填するときに凹部が形成されないので、その凹部を多結晶シリコンで埋める工程が省略できる。さらに、その後の層間絶縁膜5(ILD)の平坦化工程を省くことができる。
【0099】
また、複数のトレンチ4aは、トレンチ4とT字状に連結することで、高耐圧NMOSFET20内部の高電位配線9周辺でトレンチ4の内側の側壁は段階的に電位を背負う(図4では0Vから500Vを段階的に背負う)。よって、高電位浮遊領域22の多重トレンチ分離帯21は分離耐圧を損なうことなく、安定した素子分離性能を可能にする。
【0100】
さらには、本発明の半導体装置の高電位配線構造を用いることで、ワイヤボンディングによる高電位配線と比べ、余計なパッド面積が必要なく、高耐圧NMOSFET20(レベルシフタ)と高電位浮遊領域22(HVアイランド)との接続部の面積を縮小化することが出来るため、1チップ化した際にICの小面積化が図れる。
【実施例2】
【0101】
図8は、この発明の第2実施例の半導体装置の要部断面図である。図1と異なるのは、この半導体装置200は第1実施例の半導体装置100の誘電体分離された高耐圧NMOSFET20を高耐圧ダイオード30とした点である。
【0102】
ダイオードであるため図2のゲート電極7は形成しない。ゲートに使用するポリシリコンはアノード電極13とショートするか、もしくは削除する。アノード電極13と、その下にp+アノード層41とpウエル拡散層15を形成し、LOCOS酸化膜35の一部であるフィールド酸化膜とn-ドレインドリフト層であるn-半導体層1を介して、高電圧が印加される側にはカソード電極14とn+カソード層42が形成される。また、このn+カソード層42はnカソードバッファ層43の表面層に形成される。
【0103】
カソード電極14及び、そこから引き出される高電位配線9に高電圧が印加されたときの、各拡散層の空乏層の広がりや電解分布、電位分布は第1実施例と同様である。また、その効果も第1実施例の半導体装置100と同様であり、同様の耐圧性能が得られる。
【0104】
尚、アノード電極13とカソード電極14はこれらを延伸したフィールドプレート電極13a、14aを有している。
高耐圧ダイオード30を1チップHVICに内蔵することは、ハイサイド駆動回路には必須である外付けのブートストラップコンデンサに充電するために必要なブートストラップダイオードを内蔵することができる。また、HVICにブートストラップダイオードを内臓する場合、SOI基板40を使用しているため、充電時に順方向電流が支持基板3や接地領域へ漏れることも無く、容易に内蔵することが可能となる。
【0105】
尚、ブートストラップダイオードとは、ハイサイド回路の電源となるブートストラップコンデンサを充電するために必要となるダイオードで数100V以上の高耐圧特性が要求される。
【符号の説明】
【0106】
1 n-半導体層
2 埋め込み誘電体層
3 支持基板
4、4a トレンチ
5 層間絶縁膜
6 ソース電極
6a、8a フィールドプレート電極
7 ゲート電極
8 ドレイン電極
9 高電位配線
10、15 pウエル拡散層
11 p-拡散層
12 p+拡散層
13 アノード電極
14 カソード電極
13a、14a フィールドプレート電極
20 高耐圧NMOSFET
21 多重トレンチ分離帯
22 高電位浮遊領域
30 高耐圧ダイオード
31 n+ソース層
32 p+ピックアップ層
33 n+ドレイン層
34 nドレインバッファ層
35 LOCOS酸化膜
40 SOI基板
41 p+アノード層
42 n+カソード層
43 nカソードバッファ層
44,44a 絶縁膜
100、200、300 半導体装置
【特許請求の範囲】
【請求項1】
支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成された前記第1半導体層より高不純物濃度の第1導電型の第2半導体層、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに選択的に形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第1導電型の第4半導体層および第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第4半導体層および第5半導体層に接して形成される第2主電極と、前記第4半導体層と前記1つの第1半導体層に挟まれゲート絶縁膜を介して形成されるゲート電極とを具備し、
前記1つの第1半導体層の表面層に形成され前記第2半導体層と接して前記トレンチ側に延伸する第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置されることを特徴とする半導体装置。
【請求項2】
支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成され前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第5半導体層に接して形成される第2主電極と、を具備し、
前記1つの第1半導体層の表面層に形成され、前記第2半導体層と接して前記トレンチ側に伸びる第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置されることを特徴とする半導体装置。
【請求項3】
前記第3半導体層と前記第7半導体層が対向する間隔が、前記第3半導体層と前記第2半導体層が対向する間隔以上にすることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第2半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第3半導体層がウエル拡散層であり前記第4半導体層がソース層であり前記第5半導体層がピックアップ層であるMOSFETであることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第2半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第3半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであることを特徴とする請求項2に記載の半導体装置。
【請求項6】
前記第1主電極と接続し前記第2主電極側に延伸する第1フィールドプレート電極と、前記第2主電極と接続し前記第1主電極側に延伸する第2フィールドプレート電極を具備することを特徴とする請求項1または2に記載の半導体装置。
【請求項7】
前記1つの第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であることを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記1つの第1半導体層には高耐圧ダイオードが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であることを特徴とする請求項2に記載の半導体装置。
【請求項9】
前記1つの第1半導体層を取り囲む前記トレンチは1本の第1トレンチからなり、前記別の第1半導体層を取り囲む前記トレンチは複数本の第2トレンチからなり、前記第1トレンチと前記第2トレンチとが連結され、この連結箇所は、前記第2半導体層との間に前記第3半導体層が形成されない位置であることを特徴とする請求項1または2に記載の半導体装置。
【請求項10】
前記第1トレンチと前記第2トレンチを連結する箇所は、平面形状がT字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、60°〜120°であることを特徴とする請求項9に記載の半導体装置。
【請求項1】
支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成された前記第1半導体層より高不純物濃度の第1導電型の第2半導体層、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに選択的に形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第1導電型の第4半導体層および第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第4半導体層および第5半導体層に接して形成される第2主電極と、前記第4半導体層と前記1つの第1半導体層に挟まれゲート絶縁膜を介して形成されるゲート電極とを具備し、
前記1つの第1半導体層の表面層に形成され前記第2半導体層と接して前記トレンチ側に延伸する第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置されることを特徴とする半導体装置。
【請求項2】
支持基板と、該支持基板上に形成した第1絶縁膜と、該第1絶縁膜上に形成された第1導電型の半導体層と、前記半導体層の表面から前記第1絶縁膜に達し内部に第2絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第1導電型の第1半導体層と、該第1半導体層のうちの1つの第1半導体層において、その表面層に形成され前記第1半導体層より高不純物濃度の第1導電型の第2半導体層と、前記1つの第1半導体層の表面層に形成され、該第2半導体層と等間隔で離間し、該第2半導体層の周りに形成される第2導電型の第3半導体層と、該第3半導体層の表面層に該第3半導体層より高不純物濃度の第2導電型の第5半導体層と、前記第2半導体層に接して形成される第1主電極と、前記第5半導体層に接して形成される第2主電極と、を具備し、
前記1つの第1半導体層の表面層に形成され、前記第2半導体層と接して前記トレンチ側に伸びる第2導電型の第6半導体層と、前記1つの第1半導体層の表面層に形成され前記第6半導体層に接して前記トレンチ側に延伸し前記第6半導体層より高不純物濃度の第2導電型の第7半導体層と、前記第6半導体層上と前記第7半導体上に第3絶縁膜を介して形成され前記第1主電極から前記トレンチを跨いで前記1つの第1半導体層と隣接する別の第1半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第3半導体層が前記第7半導体層と交差しないように該第7半導体層から離して配置されることを特徴とする半導体装置。
【請求項3】
前記第3半導体層と前記第7半導体層が対向する間隔が、前記第3半導体層と前記第2半導体層が対向する間隔以上にすることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第2半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第3半導体層がウエル拡散層であり前記第4半導体層がソース層であり前記第5半導体層がピックアップ層であるMOSFETであることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第2半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第3半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであることを特徴とする請求項2に記載の半導体装置。
【請求項6】
前記第1主電極と接続し前記第2主電極側に延伸する第1フィールドプレート電極と、前記第2主電極と接続し前記第1主電極側に延伸する第2フィールドプレート電極を具備することを特徴とする請求項1または2に記載の半導体装置。
【請求項7】
前記1つの第1半導体層には高耐圧MOSFETが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であることを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記1つの第1半導体層には高耐圧ダイオードが形成され、前記第1半導体層に隣接する別の第1半導体層が高電位浮遊領域であることを特徴とする請求項2に記載の半導体装置。
【請求項9】
前記1つの第1半導体層を取り囲む前記トレンチは1本の第1トレンチからなり、前記別の第1半導体層を取り囲む前記トレンチは複数本の第2トレンチからなり、前記第1トレンチと前記第2トレンチとが連結され、この連結箇所は、前記第2半導体層との間に前記第3半導体層が形成されない位置であることを特徴とする請求項1または2に記載の半導体装置。
【請求項10】
前記第1トレンチと前記第2トレンチを連結する箇所は、平面形状がT字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、60°〜120°であることを特徴とする請求項9に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−96967(P2011−96967A)
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願番号】特願2009−251946(P2009−251946)
【出願日】平成21年11月2日(2009.11.2)
【出願人】(591083244)富士電機システムズ株式会社 (1,717)
【Fターム(参考)】
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願日】平成21年11月2日(2009.11.2)
【出願人】(591083244)富士電機システムズ株式会社 (1,717)
【Fターム(参考)】
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