半導体装置及び半導体装置の製造方法
【課題】ＩＧＢＴのＥＳＤ耐性を高くしつつ、ＩＧＢＴのバイポーラトランジスタを確実に動作させる。
【解決手段】シンカー層１１５は第１導電型ウェル１０２に接しており、かつ第１導電型コレクタ層１０８及び第２導電型ドリフト層１０４から離れている。シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６を介して互いに分離している。
【解決手段】シンカー層１１５は第１導電型ウェル１０２に接しており、かつ第１導電型コレクタ層１０８及び第２導電型ドリフト層１０４から離れている。シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６を介して互いに分離している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＥＳＤ（Electrostatic Discharge）耐量を大きくしたＩＧＢＴを有する半導体装置の構造の一例としては、例えば特許文献１に記載されている構造がある。この構造は、図６に示すように、ＬＤＮＭＯＳ（Lateral Double-diffused NMOS transistor）のドレイン拡散層を逆導電型に置き換え、かつｎ＋拡散層４３３をコレクタとして機能するｐ＋拡散層４３２にショートする位置に設け、かつｎ＋拡散層４３３とｐ＋拡散層４３２とをコレクタ電極４３４で短絡したものである。すなわちｐ−基板４００の中にエミッタとなるｎ＋拡散層４１０とバックゲートとなるｐ＋拡散層４１２とを互いに並べて配置し、これらを共通のエミッタ電極に接続する。またｐ−基板４００の中には、ｎ−ドリフト層４３０、コレクタとなるｐ＋拡散層４３２、及びｎ＋拡散層４３３が設けられている。ｐ＋拡散層４３２及びｎ＋拡散層４３３にはコレクタ電極４３４が接続されている。
【０００３】
この構造では、ｐ＋拡散層４３２に縦型ＰＮＰバイポーラトランジスタが付加されるため、電流がある程度縦方向に流れるようになり、ＥＳＤ耐量が大きくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０３−２１１７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし図６に示した半導体装置では、ｎ＋拡散層４３３がｐ＋拡散層４３２に隣接配置されているため、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタが動作しにくくなる。詳細には、このバイポーラトランジスタが動作するには、ｐ＋拡散層４３２の下に位置するｎ−ドリフト層４３０の抵抗Ｒ１と、ｎ−ドリフト層４３０を通る電子電流Ｉ１の積が、ｐ＋拡散層４３２とｎ−ドリフト層４３０で構成されるｐｎダイオードのビルトインポテンシャル（例えば約０．７Ｖ）以上になる必要がある。しかし図６に示した構造ではｎ＋拡散層４３３がｐ＋拡散層４３２に隣接配置されているためにＲ１が小さくなり、その積がビルトインポテンシャルを超えにくくなる。この場合、ＩＧＢＴではバイポーラトランジスタは動作しにくくなり、また場合によってはＭＯＳトランジスタのみの動作となる。このため、飽和電流が著しく低下してしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成される第２の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている第２導電型シンカー層と、
前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置が提供される。
【０００７】
本発明によれば、第１導電型高濃度拡散層がＩＧＢＴを構成するバイポーラトランジスタのコレクタとして機能する。また第１導電型高濃度拡散層、第２導電型低濃度ドリフト層、及び第１導電型半導体層によってバイポーラトランジスタが形成される。このため半導体装置は高いＥＳＤ耐性を得ることができる。
【０００８】
一方、第１導電型高濃度拡散層と第２導電型シンカー層は、配線を介してショートしている。また第２導電型低濃度ドリフト層と第２導電型シンカー層は互いに分離している。このため、第２導電型低濃度ドリフト層はフローティング状態となる。従って、第１導電型高濃度拡散層に、第１導電型高濃度拡散層と第２導電型低濃度ドリフト層とで構成されるダイオード（例えばＰＮダイオード）のビルトインポテンシャル（例えば０．７Ｖ）分だけ電圧を印加しさえすれば、このダイオードはオン状態になる。このため、ＩＧＢＴのバイポーラトランジスタが確実に動作する。
【０００９】
本発明によれば、表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視でゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する、第１の第１導電型高濃度拡散層形成工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層内に第２導電型シンカー層を、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている位置に形成する工程と、
前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ＩＧＢＴのＥＳＤ耐性を高くしつつ、ＩＧＢＴを構成するバイポーラトランジスタ（例えばＰＮＰバイポーラトランジスタ）の動作を確実にできる。
【図面の簡単な説明】
【００１１】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）は図１（ｄ）から層間絶縁膜２００、各コンタクト、及び各配線を省略した図であり、（ｂ）は図１（ｄ）に示した半導体装置の素子分離絶縁膜と各拡散層のレイアウトを示す平面図である。
【図３】本実施形態の効果を示すグラフである。
【図４】比較例に係る半導体装置の構成を示す断面図である。
【図５】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図６】先行技術文献に開示されている半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１の各図は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図のうち図１（ｄ）は、この半導体装置の製造方法により製造される半導体装置の断面図を示している。
【００１４】
図１（ｄ）に示した半導体装置は、基板１０、第１導電型半導体層（第１導電型ウェル）１０２、第２導電型低濃度ドリフト層（第２導電型ドリフト層）１０４、第１の第２導電型高濃度拡散層（第２導電型エミッタ層）１０６、第２の第１導電型高濃度拡散層（第１導電型コレクタ層）１０８、第１の第１導電型高濃度拡散層（第１導電型ウェル引出用拡散層）１０７、ゲート絶縁膜１１０、ゲート電極１１２、シンカー層１１５、及び配線２２０を備えている。
【００１５】
基板は表面が第１導電型、例えばｐ型の半導体層となっている。第１導電型ウェル１０２は基板１０の表層に形成されている。第２導電型ドリフト層１０４は、第２導電型、たとえばｎ型である。第２導電型ドリフト層１０４は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２から離れている。第２導電型エミッタ層１０６は、第１導電型ウェル１０２の表層に形成され、平面視で第２導電型ドリフト層１０４から離れており、かつ第２導電型ドリフト層１０４より不純物濃度が高い。第１導電型ウェル引出用拡散層１０７は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高く、第２導電型エミッタ層１０６に接続している。第１導電型コレクタ層１０８は、第２導電型ドリフト層１０４の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高い。ゲート絶縁膜１１０は、第２導電型ドリフト層１０４の一部上、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４と第２導電型エミッタ層１０６の間に位置する領域上に形成されている。ゲート電極１１２はゲート絶縁膜１１０上に形成されている。シンカー層１１５は基板に形成された第２導電型の拡散層であり、その不純物濃度は第２導電型ドリフト層１０４より高い。シンカー層１１５は、第１導電型ウェル１０２に接しており、かつ第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８のいずれからも離れている。配線２２０は基板１０上に形成されており、シンカー層１１５に接続している。
【００１６】
シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。エピタキシャル層１４の表層には素子分離絶縁膜１６が形成されている。第２導電型拡散層１１６と第１導電型コレクタ層１０８の間には素子分離絶縁膜１６が位置している。すなわち第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６によって互いに分離されている。
【００１７】
なお素子分離絶縁膜１６は第１導電型コレクタ層１０８と第２導電型エミッタ層１０６の間にも位置している。ゲート電極１１２の一部は、この部分に位置する素子分離絶縁膜１６の上にも位置している。ただし素子分離絶縁膜１６と第２導電型エミッタ層１０６は互いに離れている。
【００１８】
基板１０上には層間絶縁膜２００が形成されている。配線２２０は層間絶縁膜２００の上に形成されている。配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１１を介して第２導電型拡散層１１６に接続している。詳細には、第２導電型拡散層１１６の表面には電極が形成され、その電極とコンタクト２１１が電気的に接続されている。また配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１２を介して第１導電型コレクタ層１０８にも接続している。詳細には、第１導電型コレクタ層１０８の表面には電極が形成され、その電極とコンタクト２１２が電気的に接続されている。すなわち第１導電型コレクタ層１０８と第２導電型拡散層１１６（すなわちシンカー層１１５）は、コンタクト２１２、配線２２０、及びコンタクト２１１を介して互いに接続している。
【００１９】
本実施形態において半導体装置は第２導電型埋込層１１４を備えている。第２導電型埋込層１１４はシンカー層１１５及び第１導電型ウェル１０２それぞれの下に形成され、シンカー層１１５及び第１導電型ウェル１０２それぞれに接続している。第２導電型埋込層１１４の不純物濃度は第１導電型ウェル１０２より高い。すなわち第１導電型ウェル１０２は、シンカー層１１５及び第２導電型埋込層１１４によって側面及び底面が囲まれている。
【００２０】
基板１０は、シリコン基板などの第１導電型の半導体基板１２上に第１導電型のエピタキシャル層１４をエピタキシャル成長させたものである。第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成されている。
【００２１】
第１導電型ウェル引出用拡散層１０７は第２導電型エミッタ層１０６に隣接している。第１導電型ウェル引出用拡散層１０７と第２導電型エミッタ層１０６は、これらの表層に形成されたシリサイド層１０９を介して互いに接続している。シリサイド層１０９は、層間絶縁膜２００に埋め込まれたコンタクト２１３を介して、層間絶縁膜２００の表層に形成された配線２２２に接続している。
【００２２】
また層間絶縁膜２００にはコンタクト２１４が埋め込まれている。コンタクト２１４は、層間絶縁膜２００の表層に形成された配線２２４をゲート電極１１２に接続している。ゲート電極１１２の側壁にはサイドウォールが形成されている。
【００２３】
なお第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８は、第１導電型ウェル１０２の中に２組形成されている。すなわち第１導電型ウェル１０２の中には２つのＩＧＢＴが形成されている。これら２つのＩＧＢＴは、一組の第１導電型ウェル引出用拡散層１０７及び第２導電型エミッタ層１０６を基準に線対称に配置されており、これら第１導電型ウェル引出用拡散層１０７、第２導電型エミッタ層１０６、及び第１導電型ウェル１０２を共有している。また同一の構造のゲート絶縁膜１１０及びゲート電極１１２が線対称に配置されている。
【００２４】
図２（ｂ）は、図１（ｄ）に示した半導体装置の素子分離領域１６と各拡散層のレイアウトを示す平面図であり、図２（ａ）は図１（ｄ）から層間絶縁膜２００、各コンタク ト、及び各配線を省略した図である。これらの図に示すように、第２導電型ドリフト層１０４は、第１導電型ウェル１０２のいずれの縁にも接していない。すなわち第２導電型ドリフト層１０４はシンカー層１１５に接していない。また、シンカー層１１５及び第２導電型拡散層１１６は第１導電型ウェル１０２を平面視において取り囲むように形成されている。そして素子分離領域１６には、第２導電型拡散層１１６によって囲まれた領域の中央には、素子分離領域１６が形成されない領域１０５がある。領域１０５内には、第２導電型エミッタ層１０６及び第１導電型ウェル引出用拡散層１０７が形成されている。平面視において領域１０５は、第２導電型ドリフト層１０４のうち第２導電型エミッタ層１０６に隣接する領域上にも延在している。また領域１０５の両脇には、第１導電型コレクタ層１０８が、領域１０５から離間している位置に形成されている。
【００２５】
次に、図１の各図を用いて、図１（ｄ）及び図２に示した半導体装置の製造方法を説明する。まず図１（ａ）に示すように、半導体基板１２を準備する。次いで半導体基板１２に第２導電型（ｎ型）の不純物、例えばＡｓやＰを注入する。これにより、半導体基板１２に第２導電型埋込層１１４が形成される。
【００２６】
次いで、半導体基板１２上に第１導電型（ｐ型）のエピタキシャル層１４を成長させる。このとき、半導体基板１２及びエピタキシャル層１４は加熱されるため、半導体基板１２に形成された第２導電型埋込層１１４がエピタキシャル層１４に拡散する。これにより、第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成される。
【００２７】
次いで図１（ｂ）に示すように、ＬＯＣＯＳ酸化法を用いて、エピタキシャル層１４に素子分離絶縁膜１６を形成する。なお素子分離絶縁膜１６は、別の方法、例えばＳＴＩ法により形成されてもよい。次いでエピタキシャル層１４のうち第１導電型ウェル１０２となる領域に第１導電型の不純物、例えばＢを選択的に注入し、またエピタキシャル層１４のうちシンカー層１１５となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。その後、高温熱処理を行うことにより、エピタキシャル層１４に注入された不純物はエピタキシャル層１４内部に拡散し、第１導電型ウェル１０２及びシンカー層１１５が形成される。
【００２８】
次いで図１（ｃ）に示すように、エピタキシャル層１４に第２導電型の不純物、例えばＡｓやＰｗ選択的に注入する。これにより第２導電型ドリフト層１０４が形成される。なお第２導電型ドリフト層１０４のうち素子分離絶縁膜１６の下に位置する部分は、注入されるイオンが素子分離絶縁膜１６を貫通することになるため、他の領域と比べて浅く形成される。
【００２９】
次いで図１（ｄ）に示すように、エピタキシャル層１４のゲート形成領域にゲート絶縁膜１１０及びゲート電極１１２を形成する。ゲート形成領域は、第２導電型ドリフト層１０４の一部、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４以外の部分の表層の一部とからなる。ゲート電極１１２の一部は、素子分離絶縁膜１６上に位置する。次いで、第１導電型ウェル引出用拡散層１０７となる領域及び第１導電型コレクタ層１０８となる領域に第１導電型の不純物、例えばＢを選択的に注入する。また第２導電型エミッタ層１０６となる領域及び第２導電型拡散層１１６となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。これにより、第２導電型エミッタ層１０６、第１導電型ウェル引出用拡散層１０７、第１導電型コレクタ層１０８、及び第２導電型拡散層１１６が形成される。なお第２導電型エミッタ層１０６は、平面視でゲート電極１１２を介して第２導電型ドリフト層１０４と対向する第１導電型ウェル１０２の表層に形成される。ここで、第１導電型ウェル引出用拡散層１０７と第１導電型コレクタ層１０８は、同一工程で形成しなくてもよい。また、第２導電型エミッタ層１０６と第２導電型拡散層１１６とは同一工程で形成しなくてもよい。
【００３０】
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に金属層を形成し、この金属層及びエピタキシャル層１４を熱処理する。これにより、第２導電型エミッタ層１０６の表層及び第１導電型ウェル引出用拡散層１０７の表層にはシリサイド層１０９が形成される。この工程において、ゲート電極１１２の表層、第１導電型コレクタ層１０８の表層、及び第２導電型拡散層１１６の表層にもシリサイド層が形成される。
【００３１】
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に層間絶縁膜２００を形成する。次いで、層間絶縁膜２００を選択的に除去することにより、コンタクト２１１，２１２，２１３，２１４となる接続孔を形成する。次いでこれら接続孔の中に金属、例えばタングステン（Ｗ）を埋め込むことにより、コンタクト２１１，２１２，２１３，２１４を形成する。次いで、層間絶縁膜２００の表層に配線２２０，２２２，２２４を形成する。
【００３２】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１導電型コレクタ層１０８がＩＧＢＴを構成するバイポーラトランジスタのコレクタとして機能する。また第１導電型コレクタ層１０８、第２導電型ドリフト層１０４、及び第１導電型ウェル１０２によって電流を縦方向に流す縦型ＰＮＰバイポーラトランジスタが形成される。このため半導体装置は高いＥＳＤ耐性を得ることができる。
【００３３】
一方、第１導電型コレクタ層１０８とシンカー層１１５は、配線２２０を介してショートしている。また第２導電型ドリフト層１０４とシンカー層１１５は第１導電型ウェル１０２を介して互いに分離している。このため、第２導電型ドリフト層１０４はフローティング状態となる。従って、第１導電型コレクタ層１０８に加わる電圧を高くしなくても、第１導電型コレクタ層１０８と第２導電型ドリフト層１０４の間に加わる電圧は、第１導電型コレクタ層１０８と第２導電型ドリフト層１０４とで構成されるダイオードをＯＮさせるために必要な電圧に達する。このため、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタが確実に動作する。
【００３４】
また第２導電型エミッタ層１０６を形成する工程において、シンカー層１１５の表層に第２導電型拡散層１１６を形成している。このため、図１（ｄ）及び図２に示した半導体装置の製造工程数が、図６に示した半導体装置の製造工程数から増加しない。従って、製造コストが増加することを抑制できる。
【００３５】
また、シンカー層１１５及び第２導電型埋込層１１４によって第１導電型ウェル１０２を囲んでいるため、基板１０とＭＯＳトランジスタのバックゲートを分離することができる。従って、コレクタ−エミッタ間電圧を高くしたときに基板リーク電流が増加することを抑制できる。
【００３６】
図３は、本実施形態の効果を示すグラフである。このグラフは、図１（ｄ）及び図２に示した半導体装置と、図４（ａ）及び図４（ｂ）に示した比較例に係る半導体装置それぞれのＩｃ（コレクタ電流）−Ｖｃｅ（コレクタ−エミッタ間電圧）特性（又はＩｄ（ドレイン電流）−Ｖｄｓ（ドレイン−ソース間電圧）特性）を示している。図４（ａ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置からシンカー層１１５、第２導電型拡散層１１６、及び第２導電型埋込層１１４を省略し、かつ第２導電型拡散層１５０を追加したものであるが、ＩＧＢＴとして動作する。図４（ｂ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置からシンカー層１１５、第２導電型拡散層１１６、及び第２導電型埋込層１１４を省略し、かつ第１導電型コレクタ層１０８の代わりに第２導電型不純物層１６０を設けたものであり、ＬＤＮＭＯＳとして機能する。
【００３７】
図３に示すように、図４（ａ）に示したＩＧＢＴでは、４Ｖ付近で図４（ｂ）に示したＬＤＮＭＯＳよりＩｃ（Ｉｄ）が大きくなっている。これは、４Ｖ付近でＩＧＢＴを構成するバイポーラトランジスタがオンしたためである。これに対して実施形態に係るＩＧＢＴでは、０．７Ｖ付近で図４（ｂ）に示したＬＤＮＭＯＳよりＩｃ（Ｉｄ）が大きくなっている。これは、０．７Ｖ付近でＩＧＢＴを構成するバイポーラトランジスタがオンしたためである。すなわち本実施形態に係るＩＧＢＴでは、比較例に係るＩＧＢＴよりも低いコレクタ電圧でバイポーラトランジスタがオンしている。また、本実施形態に係る半導体装置は、比較例にかかるＬＤＮＭＯＳと比較して、Ｉｃの飽和電流値が２倍程度と大幅に上昇した。
【００３８】
図５は、第２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１の実施形態に示した半導体装置と同様の構成である。
【００３９】
まず、基板１０としてＳＯＩ（Silicon On Insulator）基板を用いている。すなわち基板１０は、半導体基板１２上に酸化シリコン層などの絶縁層１３及び半導体層１５をこの順に積層したものである。第１導電型ウェル１０２及びシンカー層１１５は、深さ方向において半導体層１５内に形成されており、かつ下端が絶縁層１３に達している。そして図５に示した半導体装置には、第２導電型埋込層１１４が形成されていない。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１導電型ウェル１０２はシンカー層１１５及び絶縁層１３によって囲まれている。すなわち第２導電型埋込層１１４の代わりに絶縁層１３が第１導電型ウェル１０２の下面を覆っているため、基板リーク電流をさらに抑制することができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１０ 基板
１２ 半導体基板
１３ 絶縁層
１４ エピタキシャル層
１５ 半導体層
１６ 素子分離絶縁膜
１０２ 第１導電型ウェル
１０４ 第２導電型ドリフト層
１０５ 領域
１０６ 第２導電型エミッタ層
１０７ 第１導電型ウェル引出用拡散層
１０８ 第１導電型コレクタ層
１０９ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１４ 第２導電型埋込層
１１５ シンカー層
１１６ 第２導電型拡散層
１５０ 第２導電型拡散層
１６０ 第２導電型不純物層
２００ 層間絶縁膜
２１１ コンタクト
２１２ コンタクト
２１３ コンタクト
２１４ コンタクト
２２０ 配線
２２２ 配線
２２４ 配線
４００ ｐ−基板
４１０ ｎ＋拡散層
４１２ ｐ＋拡散層
４１４ エミッタ電極
４３０ ｎ−ドリフト層
４３２ ｐ＋拡散層
４３３ ｎ＋拡散層
４３４ コレクタ電極
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＥＳＤ（Electrostatic Discharge）耐量を大きくしたＩＧＢＴを有する半導体装置の構造の一例としては、例えば特許文献１に記載されている構造がある。この構造は、図６に示すように、ＬＤＮＭＯＳ（Lateral Double-diffused NMOS transistor）のドレイン拡散層を逆導電型に置き換え、かつｎ＋拡散層４３３をコレクタとして機能するｐ＋拡散層４３２にショートする位置に設け、かつｎ＋拡散層４３３とｐ＋拡散層４３２とをコレクタ電極４３４で短絡したものである。すなわちｐ−基板４００の中にエミッタとなるｎ＋拡散層４１０とバックゲートとなるｐ＋拡散層４１２とを互いに並べて配置し、これらを共通のエミッタ電極に接続する。またｐ−基板４００の中には、ｎ−ドリフト層４３０、コレクタとなるｐ＋拡散層４３２、及びｎ＋拡散層４３３が設けられている。ｐ＋拡散層４３２及びｎ＋拡散層４３３にはコレクタ電極４３４が接続されている。
【０００３】
この構造では、ｐ＋拡散層４３２に縦型ＰＮＰバイポーラトランジスタが付加されるため、電流がある程度縦方向に流れるようになり、ＥＳＤ耐量が大きくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０３−２１１７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし図６に示した半導体装置では、ｎ＋拡散層４３３がｐ＋拡散層４３２に隣接配置されているため、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタが動作しにくくなる。詳細には、このバイポーラトランジスタが動作するには、ｐ＋拡散層４３２の下に位置するｎ−ドリフト層４３０の抵抗Ｒ１と、ｎ−ドリフト層４３０を通る電子電流Ｉ１の積が、ｐ＋拡散層４３２とｎ−ドリフト層４３０で構成されるｐｎダイオードのビルトインポテンシャル（例えば約０．７Ｖ）以上になる必要がある。しかし図６に示した構造ではｎ＋拡散層４３３がｐ＋拡散層４３２に隣接配置されているためにＲ１が小さくなり、その積がビルトインポテンシャルを超えにくくなる。この場合、ＩＧＢＴではバイポーラトランジスタは動作しにくくなり、また場合によってはＭＯＳトランジスタのみの動作となる。このため、飽和電流が著しく低下してしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成される第２の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている第２導電型シンカー層と、
前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置が提供される。
【０００７】
本発明によれば、第１導電型高濃度拡散層がＩＧＢＴを構成するバイポーラトランジスタのコレクタとして機能する。また第１導電型高濃度拡散層、第２導電型低濃度ドリフト層、及び第１導電型半導体層によってバイポーラトランジスタが形成される。このため半導体装置は高いＥＳＤ耐性を得ることができる。
【０００８】
一方、第１導電型高濃度拡散層と第２導電型シンカー層は、配線を介してショートしている。また第２導電型低濃度ドリフト層と第２導電型シンカー層は互いに分離している。このため、第２導電型低濃度ドリフト層はフローティング状態となる。従って、第１導電型高濃度拡散層に、第１導電型高濃度拡散層と第２導電型低濃度ドリフト層とで構成されるダイオード（例えばＰＮダイオード）のビルトインポテンシャル（例えば０．７Ｖ）分だけ電圧を印加しさえすれば、このダイオードはオン状態になる。このため、ＩＧＢＴのバイポーラトランジスタが確実に動作する。
【０００９】
本発明によれば、表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視でゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する、第１の第１導電型高濃度拡散層形成工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層内に第２導電型シンカー層を、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている位置に形成する工程と、
前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ＩＧＢＴのＥＳＤ耐性を高くしつつ、ＩＧＢＴを構成するバイポーラトランジスタ（例えばＰＮＰバイポーラトランジスタ）の動作を確実にできる。
【図面の簡単な説明】
【００１１】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）は図１（ｄ）から層間絶縁膜２００、各コンタクト、及び各配線を省略した図であり、（ｂ）は図１（ｄ）に示した半導体装置の素子分離絶縁膜と各拡散層のレイアウトを示す平面図である。
【図３】本実施形態の効果を示すグラフである。
【図４】比較例に係る半導体装置の構成を示す断面図である。
【図５】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図６】先行技術文献に開示されている半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１の各図は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図のうち図１（ｄ）は、この半導体装置の製造方法により製造される半導体装置の断面図を示している。
【００１４】
図１（ｄ）に示した半導体装置は、基板１０、第１導電型半導体層（第１導電型ウェル）１０２、第２導電型低濃度ドリフト層（第２導電型ドリフト層）１０４、第１の第２導電型高濃度拡散層（第２導電型エミッタ層）１０６、第２の第１導電型高濃度拡散層（第１導電型コレクタ層）１０８、第１の第１導電型高濃度拡散層（第１導電型ウェル引出用拡散層）１０７、ゲート絶縁膜１１０、ゲート電極１１２、シンカー層１１５、及び配線２２０を備えている。
【００１５】
基板は表面が第１導電型、例えばｐ型の半導体層となっている。第１導電型ウェル１０２は基板１０の表層に形成されている。第２導電型ドリフト層１０４は、第２導電型、たとえばｎ型である。第２導電型ドリフト層１０４は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２から離れている。第２導電型エミッタ層１０６は、第１導電型ウェル１０２の表層に形成され、平面視で第２導電型ドリフト層１０４から離れており、かつ第２導電型ドリフト層１０４より不純物濃度が高い。第１導電型ウェル引出用拡散層１０７は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高く、第２導電型エミッタ層１０６に接続している。第１導電型コレクタ層１０８は、第２導電型ドリフト層１０４の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高い。ゲート絶縁膜１１０は、第２導電型ドリフト層１０４の一部上、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４と第２導電型エミッタ層１０６の間に位置する領域上に形成されている。ゲート電極１１２はゲート絶縁膜１１０上に形成されている。シンカー層１１５は基板に形成された第２導電型の拡散層であり、その不純物濃度は第２導電型ドリフト層１０４より高い。シンカー層１１５は、第１導電型ウェル１０２に接しており、かつ第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８のいずれからも離れている。配線２２０は基板１０上に形成されており、シンカー層１１５に接続している。
【００１６】
シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。エピタキシャル層１４の表層には素子分離絶縁膜１６が形成されている。第２導電型拡散層１１６と第１導電型コレクタ層１０８の間には素子分離絶縁膜１６が位置している。すなわち第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６によって互いに分離されている。
【００１７】
なお素子分離絶縁膜１６は第１導電型コレクタ層１０８と第２導電型エミッタ層１０６の間にも位置している。ゲート電極１１２の一部は、この部分に位置する素子分離絶縁膜１６の上にも位置している。ただし素子分離絶縁膜１６と第２導電型エミッタ層１０６は互いに離れている。
【００１８】
基板１０上には層間絶縁膜２００が形成されている。配線２２０は層間絶縁膜２００の上に形成されている。配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１１を介して第２導電型拡散層１１６に接続している。詳細には、第２導電型拡散層１１６の表面には電極が形成され、その電極とコンタクト２１１が電気的に接続されている。また配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１２を介して第１導電型コレクタ層１０８にも接続している。詳細には、第１導電型コレクタ層１０８の表面には電極が形成され、その電極とコンタクト２１２が電気的に接続されている。すなわち第１導電型コレクタ層１０８と第２導電型拡散層１１６（すなわちシンカー層１１５）は、コンタクト２１２、配線２２０、及びコンタクト２１１を介して互いに接続している。
【００１９】
本実施形態において半導体装置は第２導電型埋込層１１４を備えている。第２導電型埋込層１１４はシンカー層１１５及び第１導電型ウェル１０２それぞれの下に形成され、シンカー層１１５及び第１導電型ウェル１０２それぞれに接続している。第２導電型埋込層１１４の不純物濃度は第１導電型ウェル１０２より高い。すなわち第１導電型ウェル１０２は、シンカー層１１５及び第２導電型埋込層１１４によって側面及び底面が囲まれている。
【００２０】
基板１０は、シリコン基板などの第１導電型の半導体基板１２上に第１導電型のエピタキシャル層１４をエピタキシャル成長させたものである。第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成されている。
【００２１】
第１導電型ウェル引出用拡散層１０７は第２導電型エミッタ層１０６に隣接している。第１導電型ウェル引出用拡散層１０７と第２導電型エミッタ層１０６は、これらの表層に形成されたシリサイド層１０９を介して互いに接続している。シリサイド層１０９は、層間絶縁膜２００に埋め込まれたコンタクト２１３を介して、層間絶縁膜２００の表層に形成された配線２２２に接続している。
【００２２】
また層間絶縁膜２００にはコンタクト２１４が埋め込まれている。コンタクト２１４は、層間絶縁膜２００の表層に形成された配線２２４をゲート電極１１２に接続している。ゲート電極１１２の側壁にはサイドウォールが形成されている。
【００２３】
なお第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８は、第１導電型ウェル１０２の中に２組形成されている。すなわち第１導電型ウェル１０２の中には２つのＩＧＢＴが形成されている。これら２つのＩＧＢＴは、一組の第１導電型ウェル引出用拡散層１０７及び第２導電型エミッタ層１０６を基準に線対称に配置されており、これら第１導電型ウェル引出用拡散層１０７、第２導電型エミッタ層１０６、及び第１導電型ウェル１０２を共有している。また同一の構造のゲート絶縁膜１１０及びゲート電極１１２が線対称に配置されている。
【００２４】
図２（ｂ）は、図１（ｄ）に示した半導体装置の素子分離領域１６と各拡散層のレイアウトを示す平面図であり、図２（ａ）は図１（ｄ）から層間絶縁膜２００、各コンタク ト、及び各配線を省略した図である。これらの図に示すように、第２導電型ドリフト層１０４は、第１導電型ウェル１０２のいずれの縁にも接していない。すなわち第２導電型ドリフト層１０４はシンカー層１１５に接していない。また、シンカー層１１５及び第２導電型拡散層１１６は第１導電型ウェル１０２を平面視において取り囲むように形成されている。そして素子分離領域１６には、第２導電型拡散層１１６によって囲まれた領域の中央には、素子分離領域１６が形成されない領域１０５がある。領域１０５内には、第２導電型エミッタ層１０６及び第１導電型ウェル引出用拡散層１０７が形成されている。平面視において領域１０５は、第２導電型ドリフト層１０４のうち第２導電型エミッタ層１０６に隣接する領域上にも延在している。また領域１０５の両脇には、第１導電型コレクタ層１０８が、領域１０５から離間している位置に形成されている。
【００２５】
次に、図１の各図を用いて、図１（ｄ）及び図２に示した半導体装置の製造方法を説明する。まず図１（ａ）に示すように、半導体基板１２を準備する。次いで半導体基板１２に第２導電型（ｎ型）の不純物、例えばＡｓやＰを注入する。これにより、半導体基板１２に第２導電型埋込層１１４が形成される。
【００２６】
次いで、半導体基板１２上に第１導電型（ｐ型）のエピタキシャル層１４を成長させる。このとき、半導体基板１２及びエピタキシャル層１４は加熱されるため、半導体基板１２に形成された第２導電型埋込層１１４がエピタキシャル層１４に拡散する。これにより、第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成される。
【００２７】
次いで図１（ｂ）に示すように、ＬＯＣＯＳ酸化法を用いて、エピタキシャル層１４に素子分離絶縁膜１６を形成する。なお素子分離絶縁膜１６は、別の方法、例えばＳＴＩ法により形成されてもよい。次いでエピタキシャル層１４のうち第１導電型ウェル１０２となる領域に第１導電型の不純物、例えばＢを選択的に注入し、またエピタキシャル層１４のうちシンカー層１１５となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。その後、高温熱処理を行うことにより、エピタキシャル層１４に注入された不純物はエピタキシャル層１４内部に拡散し、第１導電型ウェル１０２及びシンカー層１１５が形成される。
【００２８】
次いで図１（ｃ）に示すように、エピタキシャル層１４に第２導電型の不純物、例えばＡｓやＰｗ選択的に注入する。これにより第２導電型ドリフト層１０４が形成される。なお第２導電型ドリフト層１０４のうち素子分離絶縁膜１６の下に位置する部分は、注入されるイオンが素子分離絶縁膜１６を貫通することになるため、他の領域と比べて浅く形成される。
【００２９】
次いで図１（ｄ）に示すように、エピタキシャル層１４のゲート形成領域にゲート絶縁膜１１０及びゲート電極１１２を形成する。ゲート形成領域は、第２導電型ドリフト層１０４の一部、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４以外の部分の表層の一部とからなる。ゲート電極１１２の一部は、素子分離絶縁膜１６上に位置する。次いで、第１導電型ウェル引出用拡散層１０７となる領域及び第１導電型コレクタ層１０８となる領域に第１導電型の不純物、例えばＢを選択的に注入する。また第２導電型エミッタ層１０６となる領域及び第２導電型拡散層１１６となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。これにより、第２導電型エミッタ層１０６、第１導電型ウェル引出用拡散層１０７、第１導電型コレクタ層１０８、及び第２導電型拡散層１１６が形成される。なお第２導電型エミッタ層１０６は、平面視でゲート電極１１２を介して第２導電型ドリフト層１０４と対向する第１導電型ウェル１０２の表層に形成される。ここで、第１導電型ウェル引出用拡散層１０７と第１導電型コレクタ層１０８は、同一工程で形成しなくてもよい。また、第２導電型エミッタ層１０６と第２導電型拡散層１１６とは同一工程で形成しなくてもよい。
【００３０】
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に金属層を形成し、この金属層及びエピタキシャル層１４を熱処理する。これにより、第２導電型エミッタ層１０６の表層及び第１導電型ウェル引出用拡散層１０７の表層にはシリサイド層１０９が形成される。この工程において、ゲート電極１１２の表層、第１導電型コレクタ層１０８の表層、及び第２導電型拡散層１１６の表層にもシリサイド層が形成される。
【００３１】
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に層間絶縁膜２００を形成する。次いで、層間絶縁膜２００を選択的に除去することにより、コンタクト２１１，２１２，２１３，２１４となる接続孔を形成する。次いでこれら接続孔の中に金属、例えばタングステン（Ｗ）を埋め込むことにより、コンタクト２１１，２１２，２１３，２１４を形成する。次いで、層間絶縁膜２００の表層に配線２２０，２２２，２２４を形成する。
【００３２】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１導電型コレクタ層１０８がＩＧＢＴを構成するバイポーラトランジスタのコレクタとして機能する。また第１導電型コレクタ層１０８、第２導電型ドリフト層１０４、及び第１導電型ウェル１０２によって電流を縦方向に流す縦型ＰＮＰバイポーラトランジスタが形成される。このため半導体装置は高いＥＳＤ耐性を得ることができる。
【００３３】
一方、第１導電型コレクタ層１０８とシンカー層１１５は、配線２２０を介してショートしている。また第２導電型ドリフト層１０４とシンカー層１１５は第１導電型ウェル１０２を介して互いに分離している。このため、第２導電型ドリフト層１０４はフローティング状態となる。従って、第１導電型コレクタ層１０８に加わる電圧を高くしなくても、第１導電型コレクタ層１０８と第２導電型ドリフト層１０４の間に加わる電圧は、第１導電型コレクタ層１０８と第２導電型ドリフト層１０４とで構成されるダイオードをＯＮさせるために必要な電圧に達する。このため、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタが確実に動作する。
【００３４】
また第２導電型エミッタ層１０６を形成する工程において、シンカー層１１５の表層に第２導電型拡散層１１６を形成している。このため、図１（ｄ）及び図２に示した半導体装置の製造工程数が、図６に示した半導体装置の製造工程数から増加しない。従って、製造コストが増加することを抑制できる。
【００３５】
また、シンカー層１１５及び第２導電型埋込層１１４によって第１導電型ウェル１０２を囲んでいるため、基板１０とＭＯＳトランジスタのバックゲートを分離することができる。従って、コレクタ−エミッタ間電圧を高くしたときに基板リーク電流が増加することを抑制できる。
【００３６】
図３は、本実施形態の効果を示すグラフである。このグラフは、図１（ｄ）及び図２に示した半導体装置と、図４（ａ）及び図４（ｂ）に示した比較例に係る半導体装置それぞれのＩｃ（コレクタ電流）−Ｖｃｅ（コレクタ−エミッタ間電圧）特性（又はＩｄ（ドレイン電流）−Ｖｄｓ（ドレイン−ソース間電圧）特性）を示している。図４（ａ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置からシンカー層１１５、第２導電型拡散層１１６、及び第２導電型埋込層１１４を省略し、かつ第２導電型拡散層１５０を追加したものであるが、ＩＧＢＴとして動作する。図４（ｂ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置からシンカー層１１５、第２導電型拡散層１１６、及び第２導電型埋込層１１４を省略し、かつ第１導電型コレクタ層１０８の代わりに第２導電型不純物層１６０を設けたものであり、ＬＤＮＭＯＳとして機能する。
【００３７】
図３に示すように、図４（ａ）に示したＩＧＢＴでは、４Ｖ付近で図４（ｂ）に示したＬＤＮＭＯＳよりＩｃ（Ｉｄ）が大きくなっている。これは、４Ｖ付近でＩＧＢＴを構成するバイポーラトランジスタがオンしたためである。これに対して実施形態に係るＩＧＢＴでは、０．７Ｖ付近で図４（ｂ）に示したＬＤＮＭＯＳよりＩｃ（Ｉｄ）が大きくなっている。これは、０．７Ｖ付近でＩＧＢＴを構成するバイポーラトランジスタがオンしたためである。すなわち本実施形態に係るＩＧＢＴでは、比較例に係るＩＧＢＴよりも低いコレクタ電圧でバイポーラトランジスタがオンしている。また、本実施形態に係る半導体装置は、比較例にかかるＬＤＮＭＯＳと比較して、Ｉｃの飽和電流値が２倍程度と大幅に上昇した。
【００３８】
図５は、第２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１の実施形態に示した半導体装置と同様の構成である。
【００３９】
まず、基板１０としてＳＯＩ（Silicon On Insulator）基板を用いている。すなわち基板１０は、半導体基板１２上に酸化シリコン層などの絶縁層１３及び半導体層１５をこの順に積層したものである。第１導電型ウェル１０２及びシンカー層１１５は、深さ方向において半導体層１５内に形成されており、かつ下端が絶縁層１３に達している。そして図５に示した半導体装置には、第２導電型埋込層１１４が形成されていない。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１導電型ウェル１０２はシンカー層１１５及び絶縁層１３によって囲まれている。すなわち第２導電型埋込層１１４の代わりに絶縁層１３が第１導電型ウェル１０２の下面を覆っているため、基板リーク電流をさらに抑制することができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１０ 基板
１２ 半導体基板
１３ 絶縁層
１４ エピタキシャル層
１５ 半導体層
１６ 素子分離絶縁膜
１０２ 第１導電型ウェル
１０４ 第２導電型ドリフト層
１０５ 領域
１０６ 第２導電型エミッタ層
１０７ 第１導電型ウェル引出用拡散層
１０８ 第１導電型コレクタ層
１０９ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１４ 第２導電型埋込層
１１５ シンカー層
１１６ 第２導電型拡散層
１５０ 第２導電型拡散層
１６０ 第２導電型不純物層
２００ 層間絶縁膜
２１１ コンタクト
２１２ コンタクト
２１３ コンタクト
２１４ コンタクト
２２０ 配線
２２２ 配線
２２４ 配線
４００ ｐ−基板
４１０ ｎ＋拡散層
４１２ ｐ＋拡散層
４１４ エミッタ電極
４３０ ｎ−ドリフト層
４３２ ｐ＋拡散層
４３３ ｎ＋拡散層
４３４ コレクタ電極
【特許請求の範囲】
【請求項１】
表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成される第２の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている第２導電型シンカー層と、
前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型半導体層の表層に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを分離するように配置されている素子分離絶縁膜をさらに備える半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２導電型シンカー層は、平面視において前記第２導電型低濃度ドリフト層、前記第１の第２導電型高濃度拡散層、及び前記第１の第１導電型高濃度拡散層を取り囲むように設けられており、
前記第１導電型半導体層は、前記第２導電型シンカー層の内側に位置する部分の不純物濃度が、前記第２導電型シンカー層の外側に位置する部分の不純物濃度より高い半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２導電型シンカー層及び前記第１導電型半導体層それぞれの下に形成され、前記第２導電型シンカー層及び前記第１導電型半導体層それぞれに接している第２導電型埋込層をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記基板は、
半導体基板と、
前記半導体基板上にエピタキシャル成長したエピタキシャル層と、
を備え、
前記第２導電型埋込層は前記半導体基板から前記エピタキシャル層に渡って形成されている半導体装置。
【請求項６】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記基板は、半導体基板上に絶縁層及び半導体層をこの順に積層したＳＯＩ（Silicon On Insulator）基板であり、
前記第２導電型シンカー層は、深さ方向において前記半導体層内に形成されており、かつ下端が前記絶縁層に達している半導体装置。
【請求項７】
表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
前記第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視で前記ゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する、第１の第１導電型高濃度拡散層形成工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層内に第２導電型シンカー層を、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている位置に形成する工程と、
前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１導電型半導体層の表層に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを分離するように、素子分離絶縁膜を形成する工程をさらに備える半導体装置の製造方法。
【請求項９】
請求項７または８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の第１導電型高濃度拡散層形成工程と、前記第２の第１導電型高濃度拡散層を形成する工程とを同一工程により行う半導体装置の製造方法。
【請求項１０】
請求項７から９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の第２導電型高濃度拡散層を形成する工程と、前記第２の第２導電型高濃度拡散層を形成する工程とを同一工程により行う半導体装置の製造方法。
【請求項１】
表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成される第２の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている第２導電型シンカー層と、
前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型半導体層の表層に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを分離するように配置されている素子分離絶縁膜をさらに備える半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２導電型シンカー層は、平面視において前記第２導電型低濃度ドリフト層、前記第１の第２導電型高濃度拡散層、及び前記第１の第１導電型高濃度拡散層を取り囲むように設けられており、
前記第１導電型半導体層は、前記第２導電型シンカー層の内側に位置する部分の不純物濃度が、前記第２導電型シンカー層の外側に位置する部分の不純物濃度より高い半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２導電型シンカー層及び前記第１導電型半導体層それぞれの下に形成され、前記第２導電型シンカー層及び前記第１導電型半導体層それぞれに接している第２導電型埋込層をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記基板は、
半導体基板と、
前記半導体基板上にエピタキシャル成長したエピタキシャル層と、
を備え、
前記第２導電型埋込層は前記半導体基板から前記エピタキシャル層に渡って形成されている半導体装置。
【請求項６】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記基板は、半導体基板上に絶縁層及び半導体層をこの順に積層したＳＯＩ（Silicon On Insulator）基板であり、
前記第２導電型シンカー層は、深さ方向において前記半導体層内に形成されており、かつ下端が前記絶縁層に達している半導体装置。
【請求項７】
表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
前記第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視で前記ゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する、第１の第１導電型高濃度拡散層形成工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層内に第２導電型シンカー層を、前記第２導電型低濃度ドリフト層及び前記第２の第１導電型高濃度拡散層のいずれからも離れている位置に形成する工程と、
前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１導電型半導体層の表層に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを分離するように、素子分離絶縁膜を形成する工程をさらに備える半導体装置の製造方法。
【請求項９】
請求項７または８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の第１導電型高濃度拡散層形成工程と、前記第２の第１導電型高濃度拡散層を形成する工程とを同一工程により行う半導体装置の製造方法。
【請求項１０】
請求項７から９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の第２導電型高濃度拡散層を形成する工程と、前記第２の第２導電型高濃度拡散層を形成する工程とを同一工程により行う半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１５９８２８（Ｐ２０１１−１５９８２８Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２０６５９（Ｐ２０１０−２０６５９）
【出願日】平成２２年２月１日（２０１０．２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月１日（２０１０．２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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