改良された閾値下の振れを有するトンネル電界効果トランジスタ
【課題】閾値下の振れが改良され、供給電圧が更に低減されたトンネル電界効果トランジスタを提供する。
【解決手段】高ドープドレイン領域3、低ドープチャネル領域2、高ドープソース領域1及び、高ドープソース領域1と接触する低ドープチャネル領域2の少なくとも一部を覆うゲート誘電体10およびゲート電極9を有し、ソース−チャネル界面12におけるゲート誘電体10の膜厚は、ソース−チャネル界面12から所定の距離離れたチャネル2上のゲート誘電体10の膜厚より小さい。
【解決手段】高ドープドレイン領域3、低ドープチャネル領域2、高ドープソース領域1及び、高ドープソース領域1と接触する低ドープチャネル領域2の少なくとも一部を覆うゲート誘電体10およびゲート電極9を有し、ソース−チャネル界面12におけるゲート誘電体10の膜厚は、ソース−チャネル界面12から所定の距離離れたチャネル2上のゲート誘電体10の膜厚より小さい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスおよびナノテクノロジの分野に関する。
【0002】
特に、本発明は、ナノ構造半導体デバイスに関し、更に、改良された閾値下の振れ値(subthreshold-swing values)のような、改良されたデバイス特性を有するトンネル電界効果トランジスタに関する。
【背景技術】
【0003】
マイクロエレクトロニクスデバイスは、一般に集積回路のように、半導体基板上に形成される。相補型金属酸化物半導体(CMOS)電界効果トランジスタは、集積回路のコア要素の1つである。CMOSトランジスタの寸法や動作電圧は、連続して低減または小型化され、集積回路のより高い性能とパッケージ密度が得られた。
【0004】
CMOSトランジスタを小型化するための問題の1つは、電力消費が増加し続けることである。これは、一部はリークが増加するためであり(即ち、短チャネル効果のためであり)、一部は供給電圧の低減が難しいためである。後者は、主に、閾値下の振れが最小で約60mV/decadeに限定され、オンからオフへトランジスタをスイッチングするのに所定の電圧バラツキと、それゆえに最小供給電圧が必要であるという事実による。
【0005】
将来の技術ノードでMOSFETを置き換える潜在的な候補は、トンネル電界効果トランジスタ(TFET)である。なぜならば、TFETは閾値下の振れに対して制限がなく、それゆえに1Vより十分に低い供給電圧での動作を約束する。しかしながら、すべてのTFETが60mV/decの制限を打ち破るわけではない。特にTFETソース材料のバンドギャップが小さくなり、ゲート誘電体が薄くなれば、デバイスはより60mV/decの制限を破るようになる(A.S. Verhulst et al., "Boosting the on-current of a n-channel nanowire tunnel field-effect transistor by source material optimization", J.Appl.Phys.104, 064514 (2008))。例えば全てのシリコンTFETは、約200mV/decの平均の閾値下の振れを有する。
【0006】
TFETの閾値下の振れを改良するために、TFETの材料をより小さなバンドギャップの材料に変更するような提案が文献で行われた。しかしながら、もしこの材料がチャネルの一部を形成するのであれば、更なる技術の開発、広く用いられるSi技術との互換性の発見、およびゲート誘電体材料の発見が必要であるため、これは技術的な挑戦である。
【0007】
他の文献で提案された解決は、ゲート誘電体の膜厚を更に減らすことであるが、これ、、更に、ゲートリーク電流を低いままにするための、より高いkのゲート誘電体材料を探す必要がある技術的な挑戦である。
【0008】
結論として、TFET材料の変更や、更なるゲート誘電体膜厚の低減を行うことなく、TFETの閾値下の振れを改良するためには、未だに問題が有る。
【発明の目的】
【0009】
本発明の具体例の目的は、TFETの閾値下の振れが改良されて、TFET材料の変更やゲート誘電体膜厚の低減を伴わずに供給電圧が更に低減されたトンネル電界効果トランジスタ(TFET)を達成する方法を提供することである。
【発明の概要】
【0010】
本発明の具体例では、トンネル電界効果トランジスタ(TFET)が開示され、これにより、TFET材料の変更や更なるゲート誘電体膜厚の低減を伴わずに、TFETの閾値下の振れを改良する。
【0011】
本発明は、チャネルに沿って実効ゲート誘電体膜厚tgd,effが変化するTFETを作製することにより、TFET中での非常に高い閾値下の値の問題を解決する。ここで、tgd,effは以下の式(1)により定義される。
【0012】
【0013】
(εgdは、ゲート誘電体の誘電率である。)特に、実効ゲート誘電体膜厚は、ソース−チャネル界面で小さく、ソース−チャネル界面までの距離が増加するに従って増加する。
【0014】
本発明の具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加が急激、なだらか、または急激となだらかの双方の組み合わせである。
【0015】
第1の形態では、本発明は、トンネル電界効果トランジスタ(TFET)を提供し、このTFETは少なくとも以下の部分(領域):
チャネル半導体材料から形成され、ドレイン領域と接した、アンドープまで低ドープされたチャネル領域であって、長手方向を有するチャネル領域、
ソース半導体材料から形成され、チャネル領域と接した、高ドープされたソース領域であって、ソース領域とチャネル領域との間のコンタクトはソース−チャネル界面を形成するソース領域、
長手方向に沿って、少なくともソース領域とチャネル領域の一部を覆うゲート誘電体およびゲート電極であって、ゲート電極はゲート誘電体の上に配置され、ゲート誘電体を越えて延びないゲート誘電体およびゲート電極、を含み、
実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面において、ソース−チャネル界面から距離を隔てたチャネルの上より小さく、実効ゲート誘電体膜厚tgd,effの増加は、少なくともゲート誘電体の実効ゲート誘電体の物理的膜厚tgdを変える手段により得られる。
【0016】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、少なくともゲート誘電体膜厚の物理的変化の結果として達成される。物理的なゲート誘電体膜厚は、ソース−チャネル界面への距離が増加するのに従って、急激、なだらか、または急激となだらかの組み合わせの方法で増加する。
【0017】
更に、実効ゲート誘電体膜厚の増加は、ゲート誘電体の誘電率εgdを変えることによっても、例えば、ゲート誘電体の膜厚tgdの変更と組み合わせてハフニウム酸化物からシリコン酸化物に代えることによっても、達成できる。よって、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体の誘電率εgdを変えることにより達成され、これにより、異なる誘電率εgdを有する2つのゲート誘電体材料が提供され、ゲート誘電体材料の少なくとも1つはチャネルに沿って変化する膜厚を有する。
【0018】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なチャネル膜厚と組み合わせて、またはチャネル膜厚に影響を及ぼすことなく達成される。
【0019】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体膜厚を減少させるとともに、ゲート誘電体の誘電率を低減して、実効ゲート誘電体膜厚tgd,effを増加させることによって達成される。
【0020】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体膜厚を増加させるとともに、ゲート誘電体の誘電率を増加させて、実効ゲート誘電体膜厚tgd,effを増加させることにより達成しても良い。
【0021】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、第1長さで第1膜厚の第1部分と、第2長さで膜厚が変化し増加する第2部分、または第2長さで第1膜厚より大きな一定の第2膜厚を有する第2部分とを有するゲート誘電体を有することにより達成しても良い。
【0022】
一定の膜厚の第1部分の第1長さは、例えば0nmからソース−チャネルを越えて(=部分はソース領域中にのみ延び、これによりソース−チャネル界面を越えてすぐにバラツキが起きる)50nmまで、例えば30nmまで、例えばソース−チャネル界面を越えて20nmまでであり、例えば一定膜厚の第1部分の第1長さは、ソース−チャネル界面を越えて0nmから、ソース−チャネル界面を越えて10nmまでである。(存在する場合には)膜厚が増加する第2部分は、例えば0.05nmかた500nmで膜厚が変化し、例えば膜厚は、0.1nmから10nmまで変化する。
【0023】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、膜厚の物理的な変化に加えて、誘電率を減少させたゲート誘電体を有することにより達成される。この誘電率は、先端技術の誘電体材料にかかる最も低くできる値(おおよそk=2.4〜2.5、理論限界は、比誘電率1を有するエアギャップ)まで減少する。
【0024】
他の具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、(2つの異なるゲート誘電体材料からなる)互いに重なる2つのゲート誘電体層により達成され、これにより1層のみが、チャネルの少なくとも一部を、ソース−チャネル界面まで、可能であればソース−チャネル界面を越えてソースまで覆うと共に、他の層はチャネルの限定された部分を覆い第2誘電体層がソース−チャネル界面を覆うことを避けている。これは、実質的に(ソース−チャネル界面を含む)チャネルの長さを覆う第1ゲート誘電体層を最初に堆積させ、これに続いて、第2誘電体層の長さが実質的にチャネルの長さをできる限り覆わないように、第1誘電体層の上に第2ゲート誘電体を部分的に堆積させて、これによりソース−チャネル界面を覆うことを避けることにより実現できる。代わりに、これは、最初にチャネルの一部をエッチングしてソース−チャネル界面を無傷で残し、続いて除去された領域に第1誘電体層を堆積させ、化学機械研磨(CMP)工程で第1誘電体層を平坦化してソース−チャネル界面の被覆を避け、続いて第1誘電体層により覆われたチャネルの少なくとも一部とソース−チャネル界面とを覆う第2誘電体層を堆積させて実現しても良い。
【0025】
具体例では、TFETは、プレーナまたは垂直のデバイス構造でも良い。TFETが垂直TFETデバイスの場合、例えば、異なるセグメント(例えばセグメントに分かれたナノワイヤ)を含み、セグメントがTFETのソース、チャネル、およびドレイン領域を形成するナノ構造から形成されても良い。
【0026】
本発明の具体例では、TFETは、セグメント化されたヘテロTFETであり、例えばナノワイヤのような垂直のナノ構造であり、異なるセグメントがTFETのソース、チャネル、およびドレイン領域となっても良い。本発明は、しかしながら、垂直TFET構造に限定されるものではなく、プレーナTFET構造、FINFET構造等にも適用できる。
【0027】
具体例では、TFETデバイスは、例えばナノワイヤのようなナノ構造からなり、ナノ構造は、TFETのチャネルと、可能性としてソースおよびドレイン領域を形成する。代わりに、TFETのソース領域またはドレイン領域のいずれかは、基板上に配置され、基板は、ソースおよびドレイン領域として機能する高ドープ領域を含む。
【0028】
具体例では、TFTEデバイスはナノ構造からなり、ナノ構造は、例えば1nmと500nmの間の直径と、5nmと50μmの間の長さを有し、例えば2nmと200nmの間の直径と10nmと5μmの間の長さを有する。
【0029】
具体例では、(Lchannelと呼ばれる)チャネル領域の長さは、5nmから2μmの範囲であり、例えば10nmから1μmの範囲である。
【0030】
本発明の具体例では、本発明のTFET中(例えば、セグメント化されたヘテロTFET)のソースおよびドレイン領域は、所望のドーパント型で所望のレベルまで選択的にドープされ、例えばソースおよびドレイン領域は、選択的にドーパント濃度1018/ccから1021/ccまでドープされ、高ドープのソースおよびドレイン領域を形成しても良い。
【0031】
本発明の具体例では、TFET(ヘテロTFET)のソース、チャネル、およびドレイン領域を形成するのに用いられる半導体材料は、例えばSi、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択されても良い。
【0032】
本発明の具体例では、TFETのソース、チャネル、およびドレインの半導体材料は、シリコンからなる。
【0033】
具体例では、ゲート誘電体は、3.9の比誘電率を有するシリコン系酸化物(例えば二酸化シリコン、酸窒化シリコン)、または最先端技術のhigh−k誘電体材料、および/またはlow−k誘電体材料(low−k材料は一般には約2.4〜2.5の比誘電率を有する)から選択される。
【0034】
具体例では、ゲート電極(コンタクト)は導電性材料からなる。導電性材料は、例えば、ポリシリコン、ポリゲルマニウム、Al、W、Ta、Ti、Ru、Pd、Rh、Re、Pt、およびこれらの合金のような金属、TaN、TiNのような金属窒化物、TaSiNのような金属シリコン窒化物、RuO2、ReO3のような導電性酸化物、CoSi2、NiSi、およびTiSi2のようなフリーシリサイド金属(FUSI)、フリーゲルマナイド金属(FUGE)、仕事関数可変金属(workfunction tunable metals)、特定のゲート仕事関数を得るための設計材料(engineered materials)からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料のために特に設計された材料から形成されても良い。
【0035】
具体例では、TFETは、更に、ソースおよびドレインコンタクトを含む。例えば、コンタクトは、シリサイド含有構造(NiSi、CiSi2、TiSi2等)、ゲルマナイド含有材料、金属含有材料、ポリシリコン、またはそれらの組み合わせの少なくとも1つから選択される導電性材料からなる。特定の具体例では、ソースおよびドレインコンタクトは、金属とシリサイドとの組み合わせからなる。
【0036】
他の形態では、本発明の特定の具体例は、改良された閾値下の振れ値を有するトンネル電界効果トランジスタ(TFET)を提供する方法を開示する。この方法は、少なくとも以下の工程:
基板を提供する工程、
基板と接続され、ドレイン半導体材料からなる、高ドープドレイン領域を形成する工程、
ドレイン領域と接続されたチャネル半導体材料からなる、低ドープまたはアンドープ(イントリンシック)のチャネル領域を形成する工程、
チャネル領域と接続したソース半導体材料からなり、ソース領域とチャネル領域との間にソース−チャネル界面が形成される、高ドープソース領域を形成する工程、
チャネル領域に沿ってゲート誘電体とゲート電極を形成する工程であって、ゲート誘電体は長手方向に沿って、ソース領域およびチャネル領域の少なくとも一部を覆い、ゲート電極はゲート誘電体の上に配置されてゲート誘電体を越えて延びない工程、を含む。
【0037】
ゲート誘電体を形成する工程は、実効ゲート誘電体膜厚tgd,effが、ソース−チャネル界面において、ソース−チャネル界面から所定の距離においてよりも小さく、実効ゲート誘電体膜厚の増加が、チャネルの長手方向を覆うゲート誘電体の物理的膜厚tgd,effを少なくとも変えることにより得られるような工程である。
【0038】
本発明の具体例では、ソースおよびドレイン領域は、所望のドーパント型で所望のドーピングレベルに選択的にドープされ、例えば高ドープのソースおよびドレイン領域を形成するためには1018/ccから1021/ccまでドープされ、例えばソース領域とドレイン領域のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。ドーピングは、p型ドーパントまたは代わりにn型ドーパントである。
【0039】
本発明の具体例では、ソース、チャネル、およびドレイン領域を形成するのに使用される半導体材料は、例えばSi、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択される。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択される。
【0040】
本発明の具体例では、ソース、ドレイン、およびチャネルの半導体材料は、シリコンからなる。
【0041】
本発明の具体例にかかる方法では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第1長さ上の一定の第1膜厚を有する第1部分と、第2長さ上の一定の第2膜厚を有する第2部分とを有し、第1膜厚は第2膜厚より小さなゲート誘電体を得る。代わりの具体例では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第1長さ上の一定の第1膜厚を有する第1部分と、第2長さ上で膜厚がなだらかに増加する第2部分とを有し、なだらかな膜厚の増加は、第1膜厚から、第1膜厚より膜厚の大きな第2膜厚まで変化する第1膜厚は第2膜厚より小さなゲート誘電体を得る。
【0042】
本発明の代わりに具体例にかかる方法では、ゲート誘電体を形成する工程は、ゲート誘電体の傾斜成長を含んでも良い。
【0043】
本発明の具体例にかかる方法およびTFETデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が減少するため、望まない二極性挙動が減少する追加の長所(有益な副作用)を有する。
【0044】
本発明の具体例にかかる方法およびTFETデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が増加するため、更に、寄生ゲート−ドレイン容量が低減されるという追加の特徴を有する。
【0045】
特別な形態は、独立および従属の請求項の組み合わせに表される。従属請求項の特徴は、適当に、請求項に明確に述べられた通りではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせてもよい。
【0046】
この分野では、デバイスの一定の改良、変化、および進化があるが、本コンセプトは、従来の実施からの出発を含み、結果としてより有効で、安定し、信頼性のある、この性質のデバイスとなる、本質的に新しく新規な改良を表すものと信じる。
【0047】
本発明の、上述の、および他の特徴、性質、および長所は、本発明の原理を例示的な方法で表す添付の図面を参照しながら、以下の詳細な説明から明らかになるであろう。この説明は、例示のみを目的として表され、発明の範囲を限定するものではない。以下で引用された参照符号は、添付の図面を示す。
【図面の簡単な説明】
【0048】
全ても図面は、本発明の幾つかの形態と特定の具体例を表すことを意図する。図面は、明確化のために簡略化された方法で表される。全ての代替えや選択肢が示されるわけではなく、それゆえに本発明は所定の図面の内容に限定されない。同じ数字は、異なる図面において同じ部分を表すために用いられる。
【0049】
【図1】従来技術のTFET構造を示す。
【図2A】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。ゲート誘電体の膜厚が急激に増加したTFETを示す。
【図2B】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚が急激に増加したTFETを示す。
【図2C】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。ゲート誘電体膜厚がなだらかに増加したTFETを示す。
【図2D】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚がなだらかに増加したTFETを示す。
【図3A】2つ(またはそれ以上)のゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。第1ゲート誘電体層が全体のチャネル長さを覆い、第1ゲート誘電体層の上に第2ゲート誘電体層を有し、第2ゲート誘電体層の長さはチャネルの全体の長さを覆わず、これによりソース−チャネル界面を覆わないTFET構造を示す。
【図3B】2つ(またはそれ以上)のゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネルの一部が除去され、続いて除去領域に第1ゲート誘電体層が堆積され、第2ゲート誘電体層がチャネルの全体の長さを覆うTFET構造を示す。
【図4A】デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがSiのTFETのシミュレーションを示す。
【図4B】デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがGeのTFETのシミュレーションを示す。平均の閾値下の振れ(底部の点線の電流で始まり、上部の点線の電流で終わる)は、実効ゲート誘電体膜厚の増加とともにTFETに対してより急峻になる。
【図5】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの例を示し、これによりに物理的な膜厚を変化させたゲート誘電体を提供する。
【図6】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの例を示し、これによりに2つのゲート誘電体材料を使用する。
【図7】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの他の例を示し、これにより2つのゲート誘電体材料を使用する。
【図8】本発明の代わりの具体例にかかるTFET構造を示す。
【発明を実施するための形態】
【0050】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【0051】
更に、説明や請求の範囲中の、上に(over)等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された特定の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0052】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。これは、本発明では、デバイスの関連した構成要素がAとBであることを意味する。
【0053】
この明細書を通じて参照される「一の具体例(one embodiment)」または「ある具体例(an embodiment)」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例(one embodiment)」または「ある具体例(an embodiment)」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、1またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【0054】
同様に、特定の例示の具体例の説明中において、本発明の様々な特徴は、説明を能率的にし、1またはそれ以上の様々な発明の形態の理解を助ける目的で、時には1つの具体例、図面、またはその説明に集められることを認識すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、1つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【0055】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴は含むが、他の特徴は含まないと共に、当業者に理解されるように、異なる具体例の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる具体例を形成する。例えば、以下の請求項において、請求された具体例の幾つかは、幾つかの組み合わせで使用することができる。
【0056】
ここで提供された説明中で、多くの特定の細部が説明される。しかしながら、幾つかの具体例は、それらの特定の細部無しに実行できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この説明の理解を不明瞭にしないために、詳細には示さない。
【0057】
本発明は、多くの具体例の詳細な説明により記載される。添付した請求の範囲で規定される本発明の技術的教示から離れることなく、他の具体例が当業者の知識により形成できることは明かである。
【0058】
本発明の特定の具体例は、実効ゲート誘電体膜厚が変化するTFETデバイスを含む。変化する実効ゲート誘電体膜厚により、ソース−チャネル界面がチャネルの残りの部分より薄いゲート誘電体膜で覆われて、閾値下の振れを改良する。なぜならば、電流が増加するとトンネリングを主導する領域がソース−チャネル界面により近づき、これはゲート誘電体が小さく一定の領域であるため、トンネリングの開始を遅らせるとともに、一定のゲート誘電体膜厚を有する形状と類似のオン電流を提供するからである。
【0059】
本発明の具体例のTFETは、様々なゲート誘電体値と選択的に組み合わされた様々な膜厚のゲート誘電体が用いられるという事実で、または代わりに、異なる長さの2つのゲート誘電体材料が用いられて、ソース−チャネル界面が、チャネルの残りの部分より、より少なくゲート誘電体材料により覆われるという事実で、全ての先端技術のTFETとは異なっている。
【0060】
図1は、ソース領域1の少なくとも一部、チャネル領域2の全体の長さ、およびドレイン領域3の少なくとも一部を覆う一定膜厚のゲート誘電体4を有する、先端技術のTFETの断面図を示す。更に、先端技術のTFETは、ゲート電極5と、ソースコンタクト7およびドレインコンタクト8とを含む。
【0061】
図2A〜図2Dは、本発明の具体例にかかるTFETを示し、実効ゲート誘電体膜厚の増加したゲート誘電体層10が存在する。
【0062】
図2Aは、ゲート誘電体10の膜厚が急激に増加するTFETを示し、図2Bは、チャネル2の膜厚に影響するゲート誘電体10の膜厚が急激に増加するTFETを示す。図2Cは、ゲート誘電体10の膜厚がゆるやかに増加するTFETを示し、図2Dは、チャネルの膜厚に影響するゲート誘電体10の膜厚がゆるやかに増加するTFETを示す。更に、本発明の具体例にかかるTFETは、ゲート電極9と、ソースおよびドレインコンタクト7、8を含む。実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離におけるチャネル2の上において、より小さくなる。実効ゲート誘電体膜厚の増加は、ゲート誘電体10の少なくとも物理的な膜厚tgdを変化させる手段で得られる。
【0063】
図3Aは、第1誘電体層13が全体のチャネル2の長さを覆い、第1誘電体層13の上に第2ゲート誘電体層11を有し、第2誘電体層11は全体のチャネル2の長さを覆わないでソース−チャネル界面12を覆うのを避けたTFETを示す。第1誘電体層13および第2誘電体層11は共にゲート誘電体層10を形成する。図3Bは、チャネル12の一部が除去され、続いて除去された領域に第2誘電体層11を堆積し、第2誘電体層11の上にチャネル2の全体の長さを覆うように第1誘電体層13を堆積したTFET構造を示す。ここでも第1誘電体層13と第2誘電体層11は共にゲート誘電体層10を形成する。
【0064】
図8は、本発明の具体例にかかる代わりのTFET構造を示し、この構造では、ゲート誘電体膜厚を減少させると共にゲート誘電率を減少させて、実効ゲート誘電体膜厚tgd,effを増加させることにより、チャネル2に沿った実効ゲート誘電体膜厚tgd,effの増加が達成できる。例として、図8に示すように、長さL1の第1部分で、第1k値と第1膜厚を有する第1半導体材料の層14、例えば1nmのSiO2層が、その上に、第1k値とは異なる第2k値と第2膜厚を有する第2半導体材料の層15、例えば4nmのHfO2層を有するように形成される。
【0065】
所定の例として、全体の実効酸化膜厚は1.7nm(1+4/21*3.9=1.7nm、ここでHfO2のk値は21で、SiO2のk値は3.9である)である。次に、第1膜厚とは異なる膜厚を有する第1半導体材料の層16、例えば2nmSiO2層を有する、長さL2の第2部分がある。所定の具体例では、第2部分の実効酸化膜厚は2nmであり、第2部分は物理的には薄いにもかかわらず、第1部分の実効酸化膜厚より大きい。簡単のために、ゲート電極は図8には図示しない。
【0066】
特定の具体例では、TFETは垂直またはプレーナTFETデバイスである。TFETが垂直TFETの場合、これは、ナノワイヤの直径が1nmと500nmの間であり、ナノワイヤの長さが5nmと50μmの間である半導体ナノワイヤのようなナノ構造TFETである。特定の具体例では、ナノワイヤの直径は2nmと200nmの間であり、ナノワイヤの長さは10nmと5μmの間である。
【0067】
本発明の特定の具体例では、本発明のTFETは、例えばナノワイヤのような垂直ナノ構造のようなセグメント化されたヘテロTFETであり、この構造では、異なるセグメントがTFETのソース、チャネル、およびドレイン領域を表す。
【0068】
本発明の具体例では、TFETデバイスのソース1およびドレイン3の領域は、所望のドーパント型で所望のドーピングレベルまで選択的にドープされる。例えば、ソースおよびドレイン領域は、選択的にドーパント濃度1018/ccから1021/ccまでドープされ、高ドープされたソースおよびドレイン領域を形成する。
【0069】
本発明の具体例では、(ヘテロ)−TFETのソース、チャネル、およびドレインの領域を作製するのに使用される半導体材料は、Si、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択されても良い。
【0070】
本発明の特定の具体例では、TFETデバイスのチャネル半導体材料は、シリコンから作製される。
【0071】
本発明の具体例にかかるTFETデバイスは、ソース−チャネル−ドレイン領域1、2、3に沿って、ゲート誘電体10とゲート電極9を含み、ゲート誘電体10はその長手方向に沿って、ソース−チャネル−ドレイン領域1、2、3の少なくとも一部を覆う。ゲート電極9はゲート誘電体10の上に形成され、ゲート誘電体10を越えて拡がらない。TFETは、更に、少なくともソース領域1の上に、少なくとも1つのソースコンタクト7を含んでも良い。
【0072】
示された具体例では、ゲート誘電体10は全てのチャネル領域を覆う。しかしながら、本発明をそのような具体例に限定することを意図しない。本発明の特定の具体例では、TFETデバイスは、チャネル領域2に沿って、ゲート誘電体10とゲート電極9を含み、ゲート誘電体10は、長手方向に沿ってソース−チャネル領域1、2の少なくとも一部を覆うが、ドレイン領域3は覆わない。また、特定の具体例では、ゲート電極9はゲート誘電体10の上に形成され、ゲート誘電体10を越えない。TFETは、更に、少なくとも1つのソース領域1の上に、少なくとも1つのソースコンタクト7を含む。そのようにして得られた、ソース−チャネル界面を覆い、チャネル−ドレイン界面を覆わないゲート誘電体を有するTFETデバイスは、「短ゲートTFET(short-gate TFET)」と呼ばれ、参照することによりここに組み込まれるEP1901354 A1に記載されている。
【0073】
更に、本発明の具体例は、低減された供給電圧(より低い電力消費)、低減された(望まない)二極性挙動、および低減された寄生ゲート−ドレイン容量をもたらす、改良された閾値下の振れのような改良されたデバイス特性を有する、(例えば、セグメント化されたナノワイヤTFETのような)トンネル電界効果トランジスタ(TFET)デバイス構造を形成するための方法を提供する。
【実施例】
【0074】
例1、2(図5〜7)は、本発明の具体例にかかる、実効ゲート誘電体膜厚tgd,effが変わるTFET(例えば、NM−TFET)を作製するための、可能な処理方法およびフローダイヤグラムを示す。それらのフローチャートは、本発明の具体例にかかるデバイスを作製する好適な方法の一例として理解される。以下で述べられるプロセス工程のシーケンスは、如何なる方法においても本発明を限定することを意図しない。また、フローチャートは、セグメント化されたナノワイヤがp−i−n構造として機能するナノワイヤTFETのようなナノ構造TFETの特定の具体例について言及するが、しかしながら、これは本発明を限定するものではなく、垂直なナノ構造を含まない、プレーナTFET、ダブルゲートTFET、FinFET、および水平ナノワイヤTFETも、本発明の具体例に含まれる。
【0075】
例1:物理的膜厚が変わるゲート誘電体を有するTFETを製造するためのプロセス方法100および関連するフローダイアグラム
【0076】
図5に示すように、第1工程110では、基板が提供される。例のように、基板は、シリコン基板やシリコン・オン・インシュレータ(SOI)基板のような半導体基板でも良いが、例えばガラス、セラミック等の他の好適な基板を同様に用いても良い。本発明の具体例では、基板の中または代わりに基板の上に、ドレインコンタクト8が形成される。ドレインコンタクト8は、導電性材料で形成してもよく、例えばドレインコンタクト8は、シリサイド含有構造(NiSi、CdSi2、TiSi2等)、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせでも良い。本発明の具体例の中で、ドレインコンタクト8は、例えば導電性酸化物や導電性ポリマーから形成されても良い。ドレインコンタクト8が金属含有構造の場合、ナノワイヤの材料とオーミックコンタクトを形成する全ての金属、換言すれば、ナノワイヤの材料の仕事関数と比較して同等の仕事関数を有する全ての金属が、本発明の具体例で使用することができる。例えば、ドレインコンタクト8はシリサイド含有構造でも良い。ドレインコンタクト8は、ナノワイヤ成長のための開始点であり、同時に、ナノワイヤ成長の触媒としても機能する。しかしながら、後者は、必ずしもそうではない。
【0077】
ドレインコンタクト8が、続くナノワイヤ成長の触媒として用いられない場合、工程11で、ドレインコンタクト8の上に触媒を堆積させる必要がある。触媒粒子の必要性は、ナノワイヤの形成に用いられる技術に依存する。
【0078】
具体例と次の工程112では、例えばナノワイヤのようなナノ構造を、例えばVLS(気相−液相−固相)プロセスの手段により成長させるが、本発明の具体例にかかるナノワイヤのようなナノ構造を形成するために、当業者に知られた他の好適な技術を用いても良い。例えば、ナノ構造は、CVD(化学気相堆積)、MO−CVD(金属有機物化学気相堆積)、またはPECVD(プラズマ誘起化学気相堆積)プロセスのような技術を用いて成長できる。代わりにPLD(パルスレーザー堆積)、ECD(電気化学堆積)、電子ビームまたはMBE(分子線エピタキシ)プロセスが、ナノワイヤの成長に用いられても良い。
【0079】
本発明の具体例では、例えばナノワイヤのようなナノ構造の成長中に、異なるドーピングレベルと異なるドーピング型を有する異なる領域を形成して、ナノ構造のドレイン領域3、チャネル領域2、ソース領域1を形成する必要がある。ナノ構造の異なる領域は、成長プロセス中にドーピングして、n型領域とp型領域を得ることができる。代わりに、ナノ構造のドーピングは、追加のドーピング工程の手段を用いて、ナノ構造の成長後に行っても良い。例えばソース領域/ドレイン領域のような1つの特定の領域へのドーピングは、例えば均一であるが、それらの領域は不均一なドーパントプロファイルを有しても良い。
【0080】
本発明の具体例では、ナノ構造の成長中に、最初にドレイン領域3が形成されても良い。ドレイン領域3は、高ドープの第1半導体材料から形成され、例えば、p型NW−TFETの場合には高いnドープであり、代わりにn型NW−TFETの場合にはドレイン領域3は高いpドープであっても良い。特に、ドレイン領域のドーピングレベルは、1018/ccから1021/ccの範囲でも良い。例として、ドレイン領域3のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。
【0081】
本発明の具体例では、チャネル領域2はナノ構造中に形成される。チャネル領域2は、例えば半導体材料から形成されるが、他の好適な/互換性のある材料を用いても良い。例えば、チャネル領域は低ドープされ、即ちソースおよびドレイン領域より低く、例えば1015/ccより低いドーピングレベルにドープされ、または代わりにチャネル領域はアンドープでも良い。
【0082】
具体例および次の工程では、ソース領域1が形成される。ソース領域1は高ドープの半導体材料から形成され、例えばp型NW−TFETの場合には高いnドープであり、代わりにn型NW−TFETの場合にはソース領域1は高いpドープであっても良い。特に、ソース領域1のドーピングレベルは、1018/ccから1021/ccの範囲でも良い。例として、ソース領域のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。
【0083】
具体例および次の工程113、114では、ゲート構造はナノ構造の側壁上に形成され、特にナノ構造のチャネル領域2の少なくとも側壁上に形成される。ゲート構造は、ゲート誘電体10(ゲート酸化物ともいう)およびゲート誘電体9(ゲートコンタクトともいう)を含む。最初に、ゲート誘電体10が形成され、ナノ構造のチャネル領域2の上に直接堆積される。特に、図2A〜図2Dに示す具体例では、ゲート誘電体10は、チャネル領域2を完全に覆い、もしかするとソース領域1とドレイン領域3と少し重なる。特に、本発明の具体例では、ゲート誘電体10は、ナノ構造のチャネル2に沿って、変化する物理的な膜厚tgdを有し、ゲート誘電体膜厚(図2A〜図2Dに示された具体例では、実効ゲート誘電体膜厚tgd,effと物理的ゲート誘電体膜厚tgdの双方)は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離にあるチャネル2上より小さくなる。
【0084】
工程114では、ゲート誘電体10の上に、ゲートコンタクト9(電極)が堆積される。ゲートコンタクト9はゲート誘電体10の上に堆積され、例えば、ゲート誘電体全体を覆っても良いが、ゲート誘電体を越えて拡がらない。
【0085】
本発明の具体例では、ゲート誘電体10は、例えば3.9の比誘電率を有するシリコン系酸化物(例えば二酸化シリコン、酸窒化シリコン)、または3.9より大きな比誘電率を有する最先端技術のhigh−k誘電体材料から選択される。
【0086】
図2Aと図2Bに示された具体例は、本発明の具体例にかかる、ゲート誘電体10が急激に変化する物理的膜厚を有するTFETデバイスを示す。物理的膜厚のこの急激な変化は、ソース−チャネル界面12から所定の距離の、チャネル領域12の上で起きる。それらの具体例では、ゲート誘電体10は、第1長さの上に第1の一定膜厚の第1部分を有し、少なくともソース−チャネル界面12を覆い、第1膜厚は、ソース−チャネル界面12から所定の距離のチャネル2の上にある、ゲート誘電体10の第2部分の第2の一定膜厚より小さい。
【0087】
図2Cと図2Dに示された具体例では、ゲート誘電体は、一定膜厚の第1長さの第1部分と、膜厚の変わる第2長さの第2部分とを有する。第1膜厚の第1部分は、例えばソース−チャネル界面を越えて0nm(=チャネル領域2が始まって直ぐに変わる)から、ソース−チャネル界面を30nm越えるまでであり、例えば一定膜厚の第1部分は、ソース−チャネル界面を越えて0nmから10nmまでである。(存在するのであれば)膜厚が増加する第2部分は、例えば0.05nmから50nmまで変化する膜厚を有し、例えば膜厚の増加する第2部分は、0.1nmから10nmまでの変化を有する。ゲート誘電体10の膜厚の変化は、(図2Aおよび図2Bに示すように)急激または(図2Cまたは図2Dに示すように)ゆるやかでも良い。
【0088】
ゲートコンタクト9は、導電性材料から形成されても良く、例えば、ポリシリコン、ポリゲルマニウム、Al、W、Ta、Ti、Ru、Pd、Rh、Re、Pt、およびこれらの合金のような金属、TaN、TiNのような金属窒化物、TaSiNのような金属シリコン窒化物、RuO2、ReO3のような導電性酸化物、CoSi2、NiSi、およびTiSi2のようなフリーシリサイド金属(FUSI)、フリーゲルマナイド金属(FUGE)、仕事関数可変金属、特定のゲート仕事関数を得るための設計材料からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料、ゲート誘電体材料、およびゲート誘電体膜厚のために特に設計された材料から形成されても良い。
【0089】
最後に、工程115において、電気コンタクトが、(ナノ構造の上に配置された)ソース領域1の上に形成される。電気コンタクトは、例えば、シリサイド含有構造(NiSi、CiSi2、TiSi2等)、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせの少なくとも1つから選択される導電性材料からなる。特定の具体例では、電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【0090】
成長プロセス中にナノ構造がドープされない場合、追加のドーピング工程が優位である。例えば、ドーパント元素の注入と、これに続く例えばアニールのようなドーパント元素の活性化は、ナノ構造中にn型またはp型領域を形成するために適用しても良い。代わりに、ドープされるナノ構造領域の上に(図示せず)、ドーパント層とも呼ばれドーパ元素を含む層が堆積され、またはドーパント金属が選択的に、例えば化学電気堆積を用いて堆積されても良い。アニール工程が適用され、ドーパントをナノ構造領域中に組み込、この結果、n型またはp型領域となる。
【0091】
例2:2つの異なるゲート誘電体材料を使用した実効ゲート誘電体膜厚tgd,effが変わるTFETを製造するためのプロセス方法および関連するフローダイアグラム
【0092】
図6は、本発明の具体例にかかるTFET(例えばNW−TFET)を作製するために2つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム200を示す。工程210、211、および212は、図5を参照して例1で述べた工程110、111、および112と同様である。工程213および214では、ゲート誘電体10がナノ構造の側壁上に形成され、ゲート誘電体10は、少なくともソース−チャネル界面12およびチャネル領域2の一部を覆う。この具体例では、ゲート誘電体10は、少なくとも第1誘電体層13と第2誘電体層11とを含む。工程213では、第1ゲート誘電体10がナノ構造の側壁上に形成され、チャネル領域の少なくとも一部とソース−チャネル界面を覆い、続いて次の工程214では、第2ゲート誘電体11が第1ゲート誘電体13の上に形成され、これにより第2ゲート誘電体はソース−チャネル界面を覆わない。このように、第1ゲート誘電体13と第2ゲート誘電体11との組み合わせから形成されたゲート誘電体10は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離のチャネル2の上より、小さな物理的ゲート誘電体膜厚を有する。
【0093】
ダイアグラム200の工程215および216は、図5に示す例1に記載した工程114および115と同様である。
【0094】
図6のフローチャートで形成されたナノ構造は、図3Aに示される。
【0095】
図7は、本発明の具体例にかかるTFET(例えばNW−TFET)を作製するために2つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム300を示す。工程310、311、および312は、例1で述べた工程110、111、および112と同様である。工程313では、長手方向のチャネル領域2の一部が除去され、これによりソース−チャネル界面12の一部は除去せず、第1ゲート誘電体11が除去部分の中に形成される。例えば、チャネル領域2の除去された部分の中に第1ゲート誘電体11を形成する工程は、また第1誘電体11の表面を平坦化して、ナノ構造の外部表面と等しくする平坦化工程を更に含む。この後に、次の工程314において、第2ゲート誘電体13は第1ゲート誘電体11の上に形成され、第2ゲート誘電体13が少なくともソース−チャネル界面12とチャネル領域2の一部を覆う。このように、第1ゲート誘電体11と第2ゲート誘電体13との組み合わせから形成されたゲート誘電体10は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離のチャネル2の上より、小さな物理的ゲート誘電体膜厚を有する。
【0096】
ダイアグラム300の工程315および316は、図5に示す例1に記載した工程114および115と同様である。図7のフローチャートで形成されたナノ構造は、図3Bに示される。
【0097】
例3:デバイスシミュレーション
【0098】
図4Aおよび図4Bは、デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。図4Aは、一定(点線)および急激に変化する(実線)実効ゲート誘電体膜厚を有する全てがSiのTFETのシミュレーションを示す。図4Bは、一定(点線)および急激に変化する(実線)実効ゲート誘電体膜厚を有する全てがGeのTFETのシミュレーションを示す。平均の閾値下の振れ(底部の点線の電流で始まり、上部の点線の電流で終わる)は、本発明の具体例にかかる実効ゲート誘電体膜厚の増加とともに、TFETに対してより急峻になる。より急峻な閾値の傾斜は、供給電圧を低減し、これにより、より低い電力のデバイスとなる可能性を示す。
【0099】
本発明の具体例にかかるデバイスについて、特定の具体例、特定の構造および形態とともに材料についてここで検討してきたが、形状や細部における多くの変化や変形が、添付の請求の範囲で規定されるこの発明の範囲から離れることなく行えることを理解すべきである。
【0100】
ここで引用された全ての文献は、その全体を参照することによりここに組み込まれる。参照することにより組み込まれた出版物および特許出願が明細書中に含まれる説明と矛盾する場合、明細書がそのような矛盾する材料に取って代わりおよび/または優先する。
【0101】
明細書や請求の範囲で使用された、成分、反応条件等の量を表す全ての数字は、全ての例において「約(about)」の用語で変形できることを理解すべきである。このように、表されない限り、明細書や添付の請求の範囲に表された数値パラメータは、本発明により得られることが求められる所望の特性に依存して変化する概算値である。最後に、請求の範囲についての均等論の適用を制限する試みとしてではなく、それぞれの数値パラメータは、有効桁数や通常の四捨五入のアプローチを考慮して解釈されるべきである。
【技術分野】
【0001】
本発明は、半導体デバイスおよびナノテクノロジの分野に関する。
【0002】
特に、本発明は、ナノ構造半導体デバイスに関し、更に、改良された閾値下の振れ値(subthreshold-swing values)のような、改良されたデバイス特性を有するトンネル電界効果トランジスタに関する。
【背景技術】
【0003】
マイクロエレクトロニクスデバイスは、一般に集積回路のように、半導体基板上に形成される。相補型金属酸化物半導体(CMOS)電界効果トランジスタは、集積回路のコア要素の1つである。CMOSトランジスタの寸法や動作電圧は、連続して低減または小型化され、集積回路のより高い性能とパッケージ密度が得られた。
【0004】
CMOSトランジスタを小型化するための問題の1つは、電力消費が増加し続けることである。これは、一部はリークが増加するためであり(即ち、短チャネル効果のためであり)、一部は供給電圧の低減が難しいためである。後者は、主に、閾値下の振れが最小で約60mV/decadeに限定され、オンからオフへトランジスタをスイッチングするのに所定の電圧バラツキと、それゆえに最小供給電圧が必要であるという事実による。
【0005】
将来の技術ノードでMOSFETを置き換える潜在的な候補は、トンネル電界効果トランジスタ(TFET)である。なぜならば、TFETは閾値下の振れに対して制限がなく、それゆえに1Vより十分に低い供給電圧での動作を約束する。しかしながら、すべてのTFETが60mV/decの制限を打ち破るわけではない。特にTFETソース材料のバンドギャップが小さくなり、ゲート誘電体が薄くなれば、デバイスはより60mV/decの制限を破るようになる(A.S. Verhulst et al., "Boosting the on-current of a n-channel nanowire tunnel field-effect transistor by source material optimization", J.Appl.Phys.104, 064514 (2008))。例えば全てのシリコンTFETは、約200mV/decの平均の閾値下の振れを有する。
【0006】
TFETの閾値下の振れを改良するために、TFETの材料をより小さなバンドギャップの材料に変更するような提案が文献で行われた。しかしながら、もしこの材料がチャネルの一部を形成するのであれば、更なる技術の開発、広く用いられるSi技術との互換性の発見、およびゲート誘電体材料の発見が必要であるため、これは技術的な挑戦である。
【0007】
他の文献で提案された解決は、ゲート誘電体の膜厚を更に減らすことであるが、これ、、更に、ゲートリーク電流を低いままにするための、より高いkのゲート誘電体材料を探す必要がある技術的な挑戦である。
【0008】
結論として、TFET材料の変更や、更なるゲート誘電体膜厚の低減を行うことなく、TFETの閾値下の振れを改良するためには、未だに問題が有る。
【発明の目的】
【0009】
本発明の具体例の目的は、TFETの閾値下の振れが改良されて、TFET材料の変更やゲート誘電体膜厚の低減を伴わずに供給電圧が更に低減されたトンネル電界効果トランジスタ(TFET)を達成する方法を提供することである。
【発明の概要】
【0010】
本発明の具体例では、トンネル電界効果トランジスタ(TFET)が開示され、これにより、TFET材料の変更や更なるゲート誘電体膜厚の低減を伴わずに、TFETの閾値下の振れを改良する。
【0011】
本発明は、チャネルに沿って実効ゲート誘電体膜厚tgd,effが変化するTFETを作製することにより、TFET中での非常に高い閾値下の値の問題を解決する。ここで、tgd,effは以下の式(1)により定義される。
【0012】
【0013】
(εgdは、ゲート誘電体の誘電率である。)特に、実効ゲート誘電体膜厚は、ソース−チャネル界面で小さく、ソース−チャネル界面までの距離が増加するに従って増加する。
【0014】
本発明の具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加が急激、なだらか、または急激となだらかの双方の組み合わせである。
【0015】
第1の形態では、本発明は、トンネル電界効果トランジスタ(TFET)を提供し、このTFETは少なくとも以下の部分(領域):
チャネル半導体材料から形成され、ドレイン領域と接した、アンドープまで低ドープされたチャネル領域であって、長手方向を有するチャネル領域、
ソース半導体材料から形成され、チャネル領域と接した、高ドープされたソース領域であって、ソース領域とチャネル領域との間のコンタクトはソース−チャネル界面を形成するソース領域、
長手方向に沿って、少なくともソース領域とチャネル領域の一部を覆うゲート誘電体およびゲート電極であって、ゲート電極はゲート誘電体の上に配置され、ゲート誘電体を越えて延びないゲート誘電体およびゲート電極、を含み、
実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面において、ソース−チャネル界面から距離を隔てたチャネルの上より小さく、実効ゲート誘電体膜厚tgd,effの増加は、少なくともゲート誘電体の実効ゲート誘電体の物理的膜厚tgdを変える手段により得られる。
【0016】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、少なくともゲート誘電体膜厚の物理的変化の結果として達成される。物理的なゲート誘電体膜厚は、ソース−チャネル界面への距離が増加するのに従って、急激、なだらか、または急激となだらかの組み合わせの方法で増加する。
【0017】
更に、実効ゲート誘電体膜厚の増加は、ゲート誘電体の誘電率εgdを変えることによっても、例えば、ゲート誘電体の膜厚tgdの変更と組み合わせてハフニウム酸化物からシリコン酸化物に代えることによっても、達成できる。よって、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体の誘電率εgdを変えることにより達成され、これにより、異なる誘電率εgdを有する2つのゲート誘電体材料が提供され、ゲート誘電体材料の少なくとも1つはチャネルに沿って変化する膜厚を有する。
【0018】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なチャネル膜厚と組み合わせて、またはチャネル膜厚に影響を及ぼすことなく達成される。
【0019】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体膜厚を減少させるとともに、ゲート誘電体の誘電率を低減して、実効ゲート誘電体膜厚tgd,effを増加させることによって達成される。
【0020】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体膜厚を増加させるとともに、ゲート誘電体の誘電率を増加させて、実効ゲート誘電体膜厚tgd,effを増加させることにより達成しても良い。
【0021】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、第1長さで第1膜厚の第1部分と、第2長さで膜厚が変化し増加する第2部分、または第2長さで第1膜厚より大きな一定の第2膜厚を有する第2部分とを有するゲート誘電体を有することにより達成しても良い。
【0022】
一定の膜厚の第1部分の第1長さは、例えば0nmからソース−チャネルを越えて(=部分はソース領域中にのみ延び、これによりソース−チャネル界面を越えてすぐにバラツキが起きる)50nmまで、例えば30nmまで、例えばソース−チャネル界面を越えて20nmまでであり、例えば一定膜厚の第1部分の第1長さは、ソース−チャネル界面を越えて0nmから、ソース−チャネル界面を越えて10nmまでである。(存在する場合には)膜厚が増加する第2部分は、例えば0.05nmかた500nmで膜厚が変化し、例えば膜厚は、0.1nmから10nmまで変化する。
【0023】
具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、膜厚の物理的な変化に加えて、誘電率を減少させたゲート誘電体を有することにより達成される。この誘電率は、先端技術の誘電体材料にかかる最も低くできる値(おおよそk=2.4〜2.5、理論限界は、比誘電率1を有するエアギャップ)まで減少する。
【0024】
他の具体例では、チャネルに沿った実効ゲート誘電体膜厚tgd,effの増加は、(2つの異なるゲート誘電体材料からなる)互いに重なる2つのゲート誘電体層により達成され、これにより1層のみが、チャネルの少なくとも一部を、ソース−チャネル界面まで、可能であればソース−チャネル界面を越えてソースまで覆うと共に、他の層はチャネルの限定された部分を覆い第2誘電体層がソース−チャネル界面を覆うことを避けている。これは、実質的に(ソース−チャネル界面を含む)チャネルの長さを覆う第1ゲート誘電体層を最初に堆積させ、これに続いて、第2誘電体層の長さが実質的にチャネルの長さをできる限り覆わないように、第1誘電体層の上に第2ゲート誘電体を部分的に堆積させて、これによりソース−チャネル界面を覆うことを避けることにより実現できる。代わりに、これは、最初にチャネルの一部をエッチングしてソース−チャネル界面を無傷で残し、続いて除去された領域に第1誘電体層を堆積させ、化学機械研磨(CMP)工程で第1誘電体層を平坦化してソース−チャネル界面の被覆を避け、続いて第1誘電体層により覆われたチャネルの少なくとも一部とソース−チャネル界面とを覆う第2誘電体層を堆積させて実現しても良い。
【0025】
具体例では、TFETは、プレーナまたは垂直のデバイス構造でも良い。TFETが垂直TFETデバイスの場合、例えば、異なるセグメント(例えばセグメントに分かれたナノワイヤ)を含み、セグメントがTFETのソース、チャネル、およびドレイン領域を形成するナノ構造から形成されても良い。
【0026】
本発明の具体例では、TFETは、セグメント化されたヘテロTFETであり、例えばナノワイヤのような垂直のナノ構造であり、異なるセグメントがTFETのソース、チャネル、およびドレイン領域となっても良い。本発明は、しかしながら、垂直TFET構造に限定されるものではなく、プレーナTFET構造、FINFET構造等にも適用できる。
【0027】
具体例では、TFETデバイスは、例えばナノワイヤのようなナノ構造からなり、ナノ構造は、TFETのチャネルと、可能性としてソースおよびドレイン領域を形成する。代わりに、TFETのソース領域またはドレイン領域のいずれかは、基板上に配置され、基板は、ソースおよびドレイン領域として機能する高ドープ領域を含む。
【0028】
具体例では、TFTEデバイスはナノ構造からなり、ナノ構造は、例えば1nmと500nmの間の直径と、5nmと50μmの間の長さを有し、例えば2nmと200nmの間の直径と10nmと5μmの間の長さを有する。
【0029】
具体例では、(Lchannelと呼ばれる)チャネル領域の長さは、5nmから2μmの範囲であり、例えば10nmから1μmの範囲である。
【0030】
本発明の具体例では、本発明のTFET中(例えば、セグメント化されたヘテロTFET)のソースおよびドレイン領域は、所望のドーパント型で所望のレベルまで選択的にドープされ、例えばソースおよびドレイン領域は、選択的にドーパント濃度1018/ccから1021/ccまでドープされ、高ドープのソースおよびドレイン領域を形成しても良い。
【0031】
本発明の具体例では、TFET(ヘテロTFET)のソース、チャネル、およびドレイン領域を形成するのに用いられる半導体材料は、例えばSi、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択されても良い。
【0032】
本発明の具体例では、TFETのソース、チャネル、およびドレインの半導体材料は、シリコンからなる。
【0033】
具体例では、ゲート誘電体は、3.9の比誘電率を有するシリコン系酸化物(例えば二酸化シリコン、酸窒化シリコン)、または最先端技術のhigh−k誘電体材料、および/またはlow−k誘電体材料(low−k材料は一般には約2.4〜2.5の比誘電率を有する)から選択される。
【0034】
具体例では、ゲート電極(コンタクト)は導電性材料からなる。導電性材料は、例えば、ポリシリコン、ポリゲルマニウム、Al、W、Ta、Ti、Ru、Pd、Rh、Re、Pt、およびこれらの合金のような金属、TaN、TiNのような金属窒化物、TaSiNのような金属シリコン窒化物、RuO2、ReO3のような導電性酸化物、CoSi2、NiSi、およびTiSi2のようなフリーシリサイド金属(FUSI)、フリーゲルマナイド金属(FUGE)、仕事関数可変金属(workfunction tunable metals)、特定のゲート仕事関数を得るための設計材料(engineered materials)からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料のために特に設計された材料から形成されても良い。
【0035】
具体例では、TFETは、更に、ソースおよびドレインコンタクトを含む。例えば、コンタクトは、シリサイド含有構造(NiSi、CiSi2、TiSi2等)、ゲルマナイド含有材料、金属含有材料、ポリシリコン、またはそれらの組み合わせの少なくとも1つから選択される導電性材料からなる。特定の具体例では、ソースおよびドレインコンタクトは、金属とシリサイドとの組み合わせからなる。
【0036】
他の形態では、本発明の特定の具体例は、改良された閾値下の振れ値を有するトンネル電界効果トランジスタ(TFET)を提供する方法を開示する。この方法は、少なくとも以下の工程:
基板を提供する工程、
基板と接続され、ドレイン半導体材料からなる、高ドープドレイン領域を形成する工程、
ドレイン領域と接続されたチャネル半導体材料からなる、低ドープまたはアンドープ(イントリンシック)のチャネル領域を形成する工程、
チャネル領域と接続したソース半導体材料からなり、ソース領域とチャネル領域との間にソース−チャネル界面が形成される、高ドープソース領域を形成する工程、
チャネル領域に沿ってゲート誘電体とゲート電極を形成する工程であって、ゲート誘電体は長手方向に沿って、ソース領域およびチャネル領域の少なくとも一部を覆い、ゲート電極はゲート誘電体の上に配置されてゲート誘電体を越えて延びない工程、を含む。
【0037】
ゲート誘電体を形成する工程は、実効ゲート誘電体膜厚tgd,effが、ソース−チャネル界面において、ソース−チャネル界面から所定の距離においてよりも小さく、実効ゲート誘電体膜厚の増加が、チャネルの長手方向を覆うゲート誘電体の物理的膜厚tgd,effを少なくとも変えることにより得られるような工程である。
【0038】
本発明の具体例では、ソースおよびドレイン領域は、所望のドーパント型で所望のドーピングレベルに選択的にドープされ、例えば高ドープのソースおよびドレイン領域を形成するためには1018/ccから1021/ccまでドープされ、例えばソース領域とドレイン領域のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。ドーピングは、p型ドーパントまたは代わりにn型ドーパントである。
【0039】
本発明の具体例では、ソース、チャネル、およびドレイン領域を形成するのに使用される半導体材料は、例えばSi、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択される。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択される。
【0040】
本発明の具体例では、ソース、ドレイン、およびチャネルの半導体材料は、シリコンからなる。
【0041】
本発明の具体例にかかる方法では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第1長さ上の一定の第1膜厚を有する第1部分と、第2長さ上の一定の第2膜厚を有する第2部分とを有し、第1膜厚は第2膜厚より小さなゲート誘電体を得る。代わりの具体例では、ゲート誘電体を形成する工程は、例えばエッチングによりゲート誘電体の一部を除去する工程を含み、第1長さ上の一定の第1膜厚を有する第1部分と、第2長さ上で膜厚がなだらかに増加する第2部分とを有し、なだらかな膜厚の増加は、第1膜厚から、第1膜厚より膜厚の大きな第2膜厚まで変化する第1膜厚は第2膜厚より小さなゲート誘電体を得る。
【0042】
本発明の代わりに具体例にかかる方法では、ゲート誘電体を形成する工程は、ゲート誘電体の傾斜成長を含んでも良い。
【0043】
本発明の具体例にかかる方法およびTFETデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が減少するため、望まない二極性挙動が減少する追加の長所(有益な副作用)を有する。
【0044】
本発明の具体例にかかる方法およびTFETデバイス形状は、ゲート−ドレイン界面における実効ゲート誘電体膜厚が増加するため、更に、寄生ゲート−ドレイン容量が低減されるという追加の特徴を有する。
【0045】
特別な形態は、独立および従属の請求項の組み合わせに表される。従属請求項の特徴は、適当に、請求項に明確に述べられた通りではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせてもよい。
【0046】
この分野では、デバイスの一定の改良、変化、および進化があるが、本コンセプトは、従来の実施からの出発を含み、結果としてより有効で、安定し、信頼性のある、この性質のデバイスとなる、本質的に新しく新規な改良を表すものと信じる。
【0047】
本発明の、上述の、および他の特徴、性質、および長所は、本発明の原理を例示的な方法で表す添付の図面を参照しながら、以下の詳細な説明から明らかになるであろう。この説明は、例示のみを目的として表され、発明の範囲を限定するものではない。以下で引用された参照符号は、添付の図面を示す。
【図面の簡単な説明】
【0048】
全ても図面は、本発明の幾つかの形態と特定の具体例を表すことを意図する。図面は、明確化のために簡略化された方法で表される。全ての代替えや選択肢が示されるわけではなく、それゆえに本発明は所定の図面の内容に限定されない。同じ数字は、異なる図面において同じ部分を表すために用いられる。
【0049】
【図1】従来技術のTFET構造を示す。
【図2A】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。ゲート誘電体の膜厚が急激に増加したTFETを示す。
【図2B】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚が急激に増加したTFETを示す。
【図2C】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。ゲート誘電体膜厚がなだらかに増加したTFETを示す。
【図2D】実効ゲート誘電体膜厚を変化させた単ゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネル膜厚に影響するゲート誘電体の膜厚がなだらかに増加したTFETを示す。
【図3A】2つ(またはそれ以上)のゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。第1ゲート誘電体層が全体のチャネル長さを覆い、第1ゲート誘電体層の上に第2ゲート誘電体層を有し、第2ゲート誘電体層の長さはチャネルの全体の長さを覆わず、これによりソース−チャネル界面を覆わないTFET構造を示す。
【図3B】2つ(またはそれ以上)のゲート誘電体層を有する本発明の具体例にかかるTFET構造を示す。チャネルの一部が除去され、続いて除去領域に第1ゲート誘電体層が堆積され、第2ゲート誘電体層がチャネルの全体の長さを覆うTFET構造を示す。
【図4A】デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがSiのTFETのシミュレーションを示す。
【図4B】デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。一定および急激に変化する実効ゲート誘電体膜厚を有する全てがGeのTFETのシミュレーションを示す。平均の閾値下の振れ(底部の点線の電流で始まり、上部の点線の電流で終わる)は、実効ゲート誘電体膜厚の増加とともにTFETに対してより急峻になる。
【図5】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの例を示し、これによりに物理的な膜厚を変化させたゲート誘電体を提供する。
【図6】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの例を示し、これによりに2つのゲート誘電体材料を使用する。
【図7】本発明の具体例にかかるTFET(例えば、NW−TFET)を作製するためのフローダイアグラムの他の例を示し、これにより2つのゲート誘電体材料を使用する。
【図8】本発明の代わりの具体例にかかるTFET構造を示す。
【発明を実施するための形態】
【0050】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【0051】
更に、説明や請求の範囲中の、上に(over)等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された特定の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0052】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。これは、本発明では、デバイスの関連した構成要素がAとBであることを意味する。
【0053】
この明細書を通じて参照される「一の具体例(one embodiment)」または「ある具体例(an embodiment)」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例(one embodiment)」または「ある具体例(an embodiment)」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、1またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【0054】
同様に、特定の例示の具体例の説明中において、本発明の様々な特徴は、説明を能率的にし、1またはそれ以上の様々な発明の形態の理解を助ける目的で、時には1つの具体例、図面、またはその説明に集められることを認識すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、1つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【0055】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴は含むが、他の特徴は含まないと共に、当業者に理解されるように、異なる具体例の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる具体例を形成する。例えば、以下の請求項において、請求された具体例の幾つかは、幾つかの組み合わせで使用することができる。
【0056】
ここで提供された説明中で、多くの特定の細部が説明される。しかしながら、幾つかの具体例は、それらの特定の細部無しに実行できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この説明の理解を不明瞭にしないために、詳細には示さない。
【0057】
本発明は、多くの具体例の詳細な説明により記載される。添付した請求の範囲で規定される本発明の技術的教示から離れることなく、他の具体例が当業者の知識により形成できることは明かである。
【0058】
本発明の特定の具体例は、実効ゲート誘電体膜厚が変化するTFETデバイスを含む。変化する実効ゲート誘電体膜厚により、ソース−チャネル界面がチャネルの残りの部分より薄いゲート誘電体膜で覆われて、閾値下の振れを改良する。なぜならば、電流が増加するとトンネリングを主導する領域がソース−チャネル界面により近づき、これはゲート誘電体が小さく一定の領域であるため、トンネリングの開始を遅らせるとともに、一定のゲート誘電体膜厚を有する形状と類似のオン電流を提供するからである。
【0059】
本発明の具体例のTFETは、様々なゲート誘電体値と選択的に組み合わされた様々な膜厚のゲート誘電体が用いられるという事実で、または代わりに、異なる長さの2つのゲート誘電体材料が用いられて、ソース−チャネル界面が、チャネルの残りの部分より、より少なくゲート誘電体材料により覆われるという事実で、全ての先端技術のTFETとは異なっている。
【0060】
図1は、ソース領域1の少なくとも一部、チャネル領域2の全体の長さ、およびドレイン領域3の少なくとも一部を覆う一定膜厚のゲート誘電体4を有する、先端技術のTFETの断面図を示す。更に、先端技術のTFETは、ゲート電極5と、ソースコンタクト7およびドレインコンタクト8とを含む。
【0061】
図2A〜図2Dは、本発明の具体例にかかるTFETを示し、実効ゲート誘電体膜厚の増加したゲート誘電体層10が存在する。
【0062】
図2Aは、ゲート誘電体10の膜厚が急激に増加するTFETを示し、図2Bは、チャネル2の膜厚に影響するゲート誘電体10の膜厚が急激に増加するTFETを示す。図2Cは、ゲート誘電体10の膜厚がゆるやかに増加するTFETを示し、図2Dは、チャネルの膜厚に影響するゲート誘電体10の膜厚がゆるやかに増加するTFETを示す。更に、本発明の具体例にかかるTFETは、ゲート電極9と、ソースおよびドレインコンタクト7、8を含む。実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離におけるチャネル2の上において、より小さくなる。実効ゲート誘電体膜厚の増加は、ゲート誘電体10の少なくとも物理的な膜厚tgdを変化させる手段で得られる。
【0063】
図3Aは、第1誘電体層13が全体のチャネル2の長さを覆い、第1誘電体層13の上に第2ゲート誘電体層11を有し、第2誘電体層11は全体のチャネル2の長さを覆わないでソース−チャネル界面12を覆うのを避けたTFETを示す。第1誘電体層13および第2誘電体層11は共にゲート誘電体層10を形成する。図3Bは、チャネル12の一部が除去され、続いて除去された領域に第2誘電体層11を堆積し、第2誘電体層11の上にチャネル2の全体の長さを覆うように第1誘電体層13を堆積したTFET構造を示す。ここでも第1誘電体層13と第2誘電体層11は共にゲート誘電体層10を形成する。
【0064】
図8は、本発明の具体例にかかる代わりのTFET構造を示し、この構造では、ゲート誘電体膜厚を減少させると共にゲート誘電率を減少させて、実効ゲート誘電体膜厚tgd,effを増加させることにより、チャネル2に沿った実効ゲート誘電体膜厚tgd,effの増加が達成できる。例として、図8に示すように、長さL1の第1部分で、第1k値と第1膜厚を有する第1半導体材料の層14、例えば1nmのSiO2層が、その上に、第1k値とは異なる第2k値と第2膜厚を有する第2半導体材料の層15、例えば4nmのHfO2層を有するように形成される。
【0065】
所定の例として、全体の実効酸化膜厚は1.7nm(1+4/21*3.9=1.7nm、ここでHfO2のk値は21で、SiO2のk値は3.9である)である。次に、第1膜厚とは異なる膜厚を有する第1半導体材料の層16、例えば2nmSiO2層を有する、長さL2の第2部分がある。所定の具体例では、第2部分の実効酸化膜厚は2nmであり、第2部分は物理的には薄いにもかかわらず、第1部分の実効酸化膜厚より大きい。簡単のために、ゲート電極は図8には図示しない。
【0066】
特定の具体例では、TFETは垂直またはプレーナTFETデバイスである。TFETが垂直TFETの場合、これは、ナノワイヤの直径が1nmと500nmの間であり、ナノワイヤの長さが5nmと50μmの間である半導体ナノワイヤのようなナノ構造TFETである。特定の具体例では、ナノワイヤの直径は2nmと200nmの間であり、ナノワイヤの長さは10nmと5μmの間である。
【0067】
本発明の特定の具体例では、本発明のTFETは、例えばナノワイヤのような垂直ナノ構造のようなセグメント化されたヘテロTFETであり、この構造では、異なるセグメントがTFETのソース、チャネル、およびドレイン領域を表す。
【0068】
本発明の具体例では、TFETデバイスのソース1およびドレイン3の領域は、所望のドーパント型で所望のドーピングレベルまで選択的にドープされる。例えば、ソースおよびドレイン領域は、選択的にドーパント濃度1018/ccから1021/ccまでドープされ、高ドープされたソースおよびドレイン領域を形成する。
【0069】
本発明の具体例では、(ヘテロ)−TFETのソース、チャネル、およびドレインの領域を作製するのに使用される半導体材料は、Si、Ge、C、およびこれらの2元系化合物のようなIV族材料、例えばIn、Ga、As、Sb、Al、P、B、Nおよびこれらの2元系、3元系、および4元系化合物のようなIII/V族材料、または例えばCd、Zn、S、Se、Te、Oおよびこれらの2元系、3元系、および4元系化合物のようなII/VI族材料の少なくとも1つから選択されても良い。代わりに、半導体材料は、半導体カーボンナノチューブ(CNT)から選択されても良い。
【0070】
本発明の特定の具体例では、TFETデバイスのチャネル半導体材料は、シリコンから作製される。
【0071】
本発明の具体例にかかるTFETデバイスは、ソース−チャネル−ドレイン領域1、2、3に沿って、ゲート誘電体10とゲート電極9を含み、ゲート誘電体10はその長手方向に沿って、ソース−チャネル−ドレイン領域1、2、3の少なくとも一部を覆う。ゲート電極9はゲート誘電体10の上に形成され、ゲート誘電体10を越えて拡がらない。TFETは、更に、少なくともソース領域1の上に、少なくとも1つのソースコンタクト7を含んでも良い。
【0072】
示された具体例では、ゲート誘電体10は全てのチャネル領域を覆う。しかしながら、本発明をそのような具体例に限定することを意図しない。本発明の特定の具体例では、TFETデバイスは、チャネル領域2に沿って、ゲート誘電体10とゲート電極9を含み、ゲート誘電体10は、長手方向に沿ってソース−チャネル領域1、2の少なくとも一部を覆うが、ドレイン領域3は覆わない。また、特定の具体例では、ゲート電極9はゲート誘電体10の上に形成され、ゲート誘電体10を越えない。TFETは、更に、少なくとも1つのソース領域1の上に、少なくとも1つのソースコンタクト7を含む。そのようにして得られた、ソース−チャネル界面を覆い、チャネル−ドレイン界面を覆わないゲート誘電体を有するTFETデバイスは、「短ゲートTFET(short-gate TFET)」と呼ばれ、参照することによりここに組み込まれるEP1901354 A1に記載されている。
【0073】
更に、本発明の具体例は、低減された供給電圧(より低い電力消費)、低減された(望まない)二極性挙動、および低減された寄生ゲート−ドレイン容量をもたらす、改良された閾値下の振れのような改良されたデバイス特性を有する、(例えば、セグメント化されたナノワイヤTFETのような)トンネル電界効果トランジスタ(TFET)デバイス構造を形成するための方法を提供する。
【実施例】
【0074】
例1、2(図5〜7)は、本発明の具体例にかかる、実効ゲート誘電体膜厚tgd,effが変わるTFET(例えば、NM−TFET)を作製するための、可能な処理方法およびフローダイヤグラムを示す。それらのフローチャートは、本発明の具体例にかかるデバイスを作製する好適な方法の一例として理解される。以下で述べられるプロセス工程のシーケンスは、如何なる方法においても本発明を限定することを意図しない。また、フローチャートは、セグメント化されたナノワイヤがp−i−n構造として機能するナノワイヤTFETのようなナノ構造TFETの特定の具体例について言及するが、しかしながら、これは本発明を限定するものではなく、垂直なナノ構造を含まない、プレーナTFET、ダブルゲートTFET、FinFET、および水平ナノワイヤTFETも、本発明の具体例に含まれる。
【0075】
例1:物理的膜厚が変わるゲート誘電体を有するTFETを製造するためのプロセス方法100および関連するフローダイアグラム
【0076】
図5に示すように、第1工程110では、基板が提供される。例のように、基板は、シリコン基板やシリコン・オン・インシュレータ(SOI)基板のような半導体基板でも良いが、例えばガラス、セラミック等の他の好適な基板を同様に用いても良い。本発明の具体例では、基板の中または代わりに基板の上に、ドレインコンタクト8が形成される。ドレインコンタクト8は、導電性材料で形成してもよく、例えばドレインコンタクト8は、シリサイド含有構造(NiSi、CdSi2、TiSi2等)、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせでも良い。本発明の具体例の中で、ドレインコンタクト8は、例えば導電性酸化物や導電性ポリマーから形成されても良い。ドレインコンタクト8が金属含有構造の場合、ナノワイヤの材料とオーミックコンタクトを形成する全ての金属、換言すれば、ナノワイヤの材料の仕事関数と比較して同等の仕事関数を有する全ての金属が、本発明の具体例で使用することができる。例えば、ドレインコンタクト8はシリサイド含有構造でも良い。ドレインコンタクト8は、ナノワイヤ成長のための開始点であり、同時に、ナノワイヤ成長の触媒としても機能する。しかしながら、後者は、必ずしもそうではない。
【0077】
ドレインコンタクト8が、続くナノワイヤ成長の触媒として用いられない場合、工程11で、ドレインコンタクト8の上に触媒を堆積させる必要がある。触媒粒子の必要性は、ナノワイヤの形成に用いられる技術に依存する。
【0078】
具体例と次の工程112では、例えばナノワイヤのようなナノ構造を、例えばVLS(気相−液相−固相)プロセスの手段により成長させるが、本発明の具体例にかかるナノワイヤのようなナノ構造を形成するために、当業者に知られた他の好適な技術を用いても良い。例えば、ナノ構造は、CVD(化学気相堆積)、MO−CVD(金属有機物化学気相堆積)、またはPECVD(プラズマ誘起化学気相堆積)プロセスのような技術を用いて成長できる。代わりにPLD(パルスレーザー堆積)、ECD(電気化学堆積)、電子ビームまたはMBE(分子線エピタキシ)プロセスが、ナノワイヤの成長に用いられても良い。
【0079】
本発明の具体例では、例えばナノワイヤのようなナノ構造の成長中に、異なるドーピングレベルと異なるドーピング型を有する異なる領域を形成して、ナノ構造のドレイン領域3、チャネル領域2、ソース領域1を形成する必要がある。ナノ構造の異なる領域は、成長プロセス中にドーピングして、n型領域とp型領域を得ることができる。代わりに、ナノ構造のドーピングは、追加のドーピング工程の手段を用いて、ナノ構造の成長後に行っても良い。例えばソース領域/ドレイン領域のような1つの特定の領域へのドーピングは、例えば均一であるが、それらの領域は不均一なドーパントプロファイルを有しても良い。
【0080】
本発明の具体例では、ナノ構造の成長中に、最初にドレイン領域3が形成されても良い。ドレイン領域3は、高ドープの第1半導体材料から形成され、例えば、p型NW−TFETの場合には高いnドープであり、代わりにn型NW−TFETの場合にはドレイン領域3は高いpドープであっても良い。特に、ドレイン領域のドーピングレベルは、1018/ccから1021/ccの範囲でも良い。例として、ドレイン領域3のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。
【0081】
本発明の具体例では、チャネル領域2はナノ構造中に形成される。チャネル領域2は、例えば半導体材料から形成されるが、他の好適な/互換性のある材料を用いても良い。例えば、チャネル領域は低ドープされ、即ちソースおよびドレイン領域より低く、例えば1015/ccより低いドーピングレベルにドープされ、または代わりにチャネル領域はアンドープでも良い。
【0082】
具体例および次の工程では、ソース領域1が形成される。ソース領域1は高ドープの半導体材料から形成され、例えばp型NW−TFETの場合には高いnドープであり、代わりにn型NW−TFETの場合にはソース領域1は高いpドープであっても良い。特に、ソース領域1のドーピングレベルは、1018/ccから1021/ccの範囲でも良い。例として、ソース領域のドーピングレベルは、1019/ccから5×1020/ccの範囲でも良い。
【0083】
具体例および次の工程113、114では、ゲート構造はナノ構造の側壁上に形成され、特にナノ構造のチャネル領域2の少なくとも側壁上に形成される。ゲート構造は、ゲート誘電体10(ゲート酸化物ともいう)およびゲート誘電体9(ゲートコンタクトともいう)を含む。最初に、ゲート誘電体10が形成され、ナノ構造のチャネル領域2の上に直接堆積される。特に、図2A〜図2Dに示す具体例では、ゲート誘電体10は、チャネル領域2を完全に覆い、もしかするとソース領域1とドレイン領域3と少し重なる。特に、本発明の具体例では、ゲート誘電体10は、ナノ構造のチャネル2に沿って、変化する物理的な膜厚tgdを有し、ゲート誘電体膜厚(図2A〜図2Dに示された具体例では、実効ゲート誘電体膜厚tgd,effと物理的ゲート誘電体膜厚tgdの双方)は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離にあるチャネル2上より小さくなる。
【0084】
工程114では、ゲート誘電体10の上に、ゲートコンタクト9(電極)が堆積される。ゲートコンタクト9はゲート誘電体10の上に堆積され、例えば、ゲート誘電体全体を覆っても良いが、ゲート誘電体を越えて拡がらない。
【0085】
本発明の具体例では、ゲート誘電体10は、例えば3.9の比誘電率を有するシリコン系酸化物(例えば二酸化シリコン、酸窒化シリコン)、または3.9より大きな比誘電率を有する最先端技術のhigh−k誘電体材料から選択される。
【0086】
図2Aと図2Bに示された具体例は、本発明の具体例にかかる、ゲート誘電体10が急激に変化する物理的膜厚を有するTFETデバイスを示す。物理的膜厚のこの急激な変化は、ソース−チャネル界面12から所定の距離の、チャネル領域12の上で起きる。それらの具体例では、ゲート誘電体10は、第1長さの上に第1の一定膜厚の第1部分を有し、少なくともソース−チャネル界面12を覆い、第1膜厚は、ソース−チャネル界面12から所定の距離のチャネル2の上にある、ゲート誘電体10の第2部分の第2の一定膜厚より小さい。
【0087】
図2Cと図2Dに示された具体例では、ゲート誘電体は、一定膜厚の第1長さの第1部分と、膜厚の変わる第2長さの第2部分とを有する。第1膜厚の第1部分は、例えばソース−チャネル界面を越えて0nm(=チャネル領域2が始まって直ぐに変わる)から、ソース−チャネル界面を30nm越えるまでであり、例えば一定膜厚の第1部分は、ソース−チャネル界面を越えて0nmから10nmまでである。(存在するのであれば)膜厚が増加する第2部分は、例えば0.05nmから50nmまで変化する膜厚を有し、例えば膜厚の増加する第2部分は、0.1nmから10nmまでの変化を有する。ゲート誘電体10の膜厚の変化は、(図2Aおよび図2Bに示すように)急激または(図2Cまたは図2Dに示すように)ゆるやかでも良い。
【0088】
ゲートコンタクト9は、導電性材料から形成されても良く、例えば、ポリシリコン、ポリゲルマニウム、Al、W、Ta、Ti、Ru、Pd、Rh、Re、Pt、およびこれらの合金のような金属、TaN、TiNのような金属窒化物、TaSiNのような金属シリコン窒化物、RuO2、ReO3のような導電性酸化物、CoSi2、NiSi、およびTiSi2のようなフリーシリサイド金属(FUSI)、フリーゲルマナイド金属(FUGE)、仕事関数可変金属、特定のゲート仕事関数を得るための設計材料からなる。特にゲートコンタクトは、その仕事関数が選択されたナノ構造材料、ゲート誘電体材料、およびゲート誘電体膜厚のために特に設計された材料から形成されても良い。
【0089】
最後に、工程115において、電気コンタクトが、(ナノ構造の上に配置された)ソース領域1の上に形成される。電気コンタクトは、例えば、シリサイド含有構造(NiSi、CiSi2、TiSi2等)、ゲルマナイド含有構造、金属含有構造、ポリシリコン、またはそれらの組み合わせの少なくとも1つから選択される導電性材料からなる。特定の具体例では、電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【0090】
成長プロセス中にナノ構造がドープされない場合、追加のドーピング工程が優位である。例えば、ドーパント元素の注入と、これに続く例えばアニールのようなドーパント元素の活性化は、ナノ構造中にn型またはp型領域を形成するために適用しても良い。代わりに、ドープされるナノ構造領域の上に(図示せず)、ドーパント層とも呼ばれドーパ元素を含む層が堆積され、またはドーパント金属が選択的に、例えば化学電気堆積を用いて堆積されても良い。アニール工程が適用され、ドーパントをナノ構造領域中に組み込、この結果、n型またはp型領域となる。
【0091】
例2:2つの異なるゲート誘電体材料を使用した実効ゲート誘電体膜厚tgd,effが変わるTFETを製造するためのプロセス方法および関連するフローダイアグラム
【0092】
図6は、本発明の具体例にかかるTFET(例えばNW−TFET)を作製するために2つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム200を示す。工程210、211、および212は、図5を参照して例1で述べた工程110、111、および112と同様である。工程213および214では、ゲート誘電体10がナノ構造の側壁上に形成され、ゲート誘電体10は、少なくともソース−チャネル界面12およびチャネル領域2の一部を覆う。この具体例では、ゲート誘電体10は、少なくとも第1誘電体層13と第2誘電体層11とを含む。工程213では、第1ゲート誘電体10がナノ構造の側壁上に形成され、チャネル領域の少なくとも一部とソース−チャネル界面を覆い、続いて次の工程214では、第2ゲート誘電体11が第1ゲート誘電体13の上に形成され、これにより第2ゲート誘電体はソース−チャネル界面を覆わない。このように、第1ゲート誘電体13と第2ゲート誘電体11との組み合わせから形成されたゲート誘電体10は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離のチャネル2の上より、小さな物理的ゲート誘電体膜厚を有する。
【0093】
ダイアグラム200の工程215および216は、図5に示す例1に記載した工程114および115と同様である。
【0094】
図6のフローチャートで形成されたナノ構造は、図3Aに示される。
【0095】
図7は、本発明の具体例にかかるTFET(例えばNW−TFET)を作製するために2つのゲート誘電体材料を使用する、代わりの方法のフローダイアグラム300を示す。工程310、311、および312は、例1で述べた工程110、111、および112と同様である。工程313では、長手方向のチャネル領域2の一部が除去され、これによりソース−チャネル界面12の一部は除去せず、第1ゲート誘電体11が除去部分の中に形成される。例えば、チャネル領域2の除去された部分の中に第1ゲート誘電体11を形成する工程は、また第1誘電体11の表面を平坦化して、ナノ構造の外部表面と等しくする平坦化工程を更に含む。この後に、次の工程314において、第2ゲート誘電体13は第1ゲート誘電体11の上に形成され、第2ゲート誘電体13が少なくともソース−チャネル界面12とチャネル領域2の一部を覆う。このように、第1ゲート誘電体11と第2ゲート誘電体13との組み合わせから形成されたゲート誘電体10は、ソース−チャネル界面12において、ソース−チャネル界面12から所定の距離のチャネル2の上より、小さな物理的ゲート誘電体膜厚を有する。
【0096】
ダイアグラム300の工程315および316は、図5に示す例1に記載した工程114および115と同様である。図7のフローチャートで形成されたナノ構造は、図3Bに示される。
【0097】
例3:デバイスシミュレーション
【0098】
図4Aおよび図4Bは、デバイスシミュレーション(Medici, Synopsys, version 2008.09)を示す。図4Aは、一定(点線)および急激に変化する(実線)実効ゲート誘電体膜厚を有する全てがSiのTFETのシミュレーションを示す。図4Bは、一定(点線)および急激に変化する(実線)実効ゲート誘電体膜厚を有する全てがGeのTFETのシミュレーションを示す。平均の閾値下の振れ(底部の点線の電流で始まり、上部の点線の電流で終わる)は、本発明の具体例にかかる実効ゲート誘電体膜厚の増加とともに、TFETに対してより急峻になる。より急峻な閾値の傾斜は、供給電圧を低減し、これにより、より低い電力のデバイスとなる可能性を示す。
【0099】
本発明の具体例にかかるデバイスについて、特定の具体例、特定の構造および形態とともに材料についてここで検討してきたが、形状や細部における多くの変化や変形が、添付の請求の範囲で規定されるこの発明の範囲から離れることなく行えることを理解すべきである。
【0100】
ここで引用された全ての文献は、その全体を参照することによりここに組み込まれる。参照することにより組み込まれた出版物および特許出願が明細書中に含まれる説明と矛盾する場合、明細書がそのような矛盾する材料に取って代わりおよび/または優先する。
【0101】
明細書や請求の範囲で使用された、成分、反応条件等の量を表す全ての数字は、全ての例において「約(about)」の用語で変形できることを理解すべきである。このように、表されない限り、明細書や添付の請求の範囲に表された数値パラメータは、本発明により得られることが求められる所望の特性に依存して変化する概算値である。最後に、請求の範囲についての均等論の適用を制限する試みとしてではなく、それぞれの数値パラメータは、有効桁数や通常の四捨五入のアプローチを考慮して解釈されるべきである。
【特許請求の範囲】
【請求項1】
トンネル電界効果トランジスタ(TFET)デバイスであって、
高ドープのドレイン領域(3)と、
長手方向を有しドレイン領域に接触するアンドープまでの低ドープのチャネル領域(2)と、
チャネル領域(2)と接触する高ドープのソース領域(1)であって、ソース領域(1)とチャネル領域(2)との間のコンタクトがソース−チャネル界面(12)を形成するソース領域(1)と、
長手方向に沿って、ソース領域(1)とチャネル領域(2)の少なくとも一部を覆うゲート誘電体(10)およびゲート電極(9)であって、ゲート電極(9)はゲート誘電体(10)の上に位置し、ゲート電極(10)を越えて延びないゲート誘電体(10)およびゲート電極(9)と、を少なくとも含み、
実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面(12)において、ソース−チャネル界面(12)から所定の距離のチャネル(2)の上より小さく、実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体(10)の物理的な膜厚tgdを少なくとも変える手段により得られるTFETデバイス。
【請求項2】
長手方向に沿ったゲート誘電体の物理的な膜厚tgdは、ソース−チャネル界面(12)までの距離が大きくなるほど増加する請求項1に記載のTFTEデバイス。
【請求項3】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は急激、なだらか、または急激となだらかの双方である請求項1または2に記載のTFETデバイス。
【請求項4】
実効ゲート誘電体膜厚tgd,effの増加は、双方が異なる誘電率εgdを有し、順に重ねられた少なくとも2つのゲート誘電体材料(11、13)を形成することにより達成され、ゲート誘電体材料(11)の少なくとも1つはチャネル(2)に沿って変化する膜厚を有する請求項1〜3のいずれかに記載のTFETデバイス。
【請求項5】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なチャネル膜厚の変化との組み合わせで達成される請求項1〜4のいずれかに記載のTFETデバイス。
【請求項6】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なゲート誘電体膜厚を低減すると共に、ゲート誘電率を低減することにより達成される請求項1〜5のいずれかに記載のTFETデバイス。
【請求項7】
実効ゲート誘電体膜厚tgd,effの増加は、第1長さ上で一定の第1膜厚を有する第1部分と、第2長さ上で一定の第2膜厚を有する第2部分とを有し、第2膜厚が第1膜厚より大きいゲート誘電体により達成される請求項1〜6のいずれかに記載のTFETデバイス。
【請求項8】
第1部分は、ソース−チャネル界面(12)を越えて第1部分が0nmから、ソース−チャネル界面(12)を越えて20nmまでの長さを覆う請求項7に記載のTFETデバイス。
【請求項9】
第2部分は0.05nmから50nmまで、第1部分の膜厚より薄い請求項7または8に記載のTFETデバイス。
【請求項10】
TFETデバイスはセグメント化されたナノ構造TFETであり、異なるセグメントは、TFETのソース領域(1)、チャネル領域(2)、およびドレイン領域(3)を表す請求項1〜8のいずれかに記載のTFETデバイス。
【請求項11】
ゲート誘電体(10)は、シリコン系酸化物(例えば、二酸化シリコン、酸窒化シリコン)、先端技術のhigh−k誘電体材料、および/またはlow−k誘電体材料から選択される請求項1〜10に記載のTFETデバイス。
【請求項12】
TFETは、更に、ソースコンタクト(7)とドレインコンタクト(8)を含む請求項1〜11に記載のTFETデバイス。
【請求項13】
改良された閾値下の振れ値を有する請求項1〜12のいずれかのトンネル電界効果トランジスタ(TFET)を作製する方法であって、
基板を提供する工程と、
基板と接触した、ドープされたドレイン領域(3)を形成する工程と、
ドレイン領域(3)と接触した低ドープまたはアンドープのチャネル領域(2)を形成する工程と、
チャネル領域(2)と接触した高ドープされたソース領域(1)を形成する工程であって、ソース−チャネル界面(12)がソース領域(1)とチャネル領域(2)との間に形成される工程と、
チャネル領域(2)に沿ってゲート誘電体(10)とゲート電極(9)を形成する工程であって、ゲート誘電体(10)は長手方向に沿ってソース領域(1)とチャネル領域(2)の少なくとも一部を覆い、ゲート電極(9)はゲート電極(10)の上に位置し、ゲート電極(10)を越えて延びない工程と、を少なくとも含み、
ゲート誘電体(10)を形成する工程は、実効ゲート誘電体膜厚tgd,effが、ソース−チャネル界面(12)において、ソース−チャネル界面(12)から所定の距離におけるより小さくなり、実効ゲート誘電体膜厚の増加は、ゲート誘電体の物理的な膜厚tgdを少なくとも変える手段により得られる工程である方法。
【請求項14】
ゲート誘電体(10)を形成する工程は、第1長さの上で一定の第1膜厚を有する第1部分と、第2長さの上で一定の第2膜厚を有する第2部分とを有し、第1膜厚が第2膜厚より小さいゲート誘電体を得るようにゲート誘電体(10)の一部を除去する工程を含む請求項13に記載の方法。
【請求項15】
ゲート誘電体(10)を形成する工程は、ゲート誘電体(10)の傾斜成長を含む請求項13に記載の方法。
【請求項1】
トンネル電界効果トランジスタ(TFET)デバイスであって、
高ドープのドレイン領域(3)と、
長手方向を有しドレイン領域に接触するアンドープまでの低ドープのチャネル領域(2)と、
チャネル領域(2)と接触する高ドープのソース領域(1)であって、ソース領域(1)とチャネル領域(2)との間のコンタクトがソース−チャネル界面(12)を形成するソース領域(1)と、
長手方向に沿って、ソース領域(1)とチャネル領域(2)の少なくとも一部を覆うゲート誘電体(10)およびゲート電極(9)であって、ゲート電極(9)はゲート誘電体(10)の上に位置し、ゲート電極(10)を越えて延びないゲート誘電体(10)およびゲート電極(9)と、を少なくとも含み、
実効ゲート誘電体膜厚tgd,effは、ソース−チャネル界面(12)において、ソース−チャネル界面(12)から所定の距離のチャネル(2)の上より小さく、実効ゲート誘電体膜厚tgd,effの増加は、ゲート誘電体(10)の物理的な膜厚tgdを少なくとも変える手段により得られるTFETデバイス。
【請求項2】
長手方向に沿ったゲート誘電体の物理的な膜厚tgdは、ソース−チャネル界面(12)までの距離が大きくなるほど増加する請求項1に記載のTFTEデバイス。
【請求項3】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は急激、なだらか、または急激となだらかの双方である請求項1または2に記載のTFETデバイス。
【請求項4】
実効ゲート誘電体膜厚tgd,effの増加は、双方が異なる誘電率εgdを有し、順に重ねられた少なくとも2つのゲート誘電体材料(11、13)を形成することにより達成され、ゲート誘電体材料(11)の少なくとも1つはチャネル(2)に沿って変化する膜厚を有する請求項1〜3のいずれかに記載のTFETデバイス。
【請求項5】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なチャネル膜厚の変化との組み合わせで達成される請求項1〜4のいずれかに記載のTFETデバイス。
【請求項6】
チャネル(2)に沿った実効ゲート誘電体膜厚tgd,effの増加は、物理的なゲート誘電体膜厚を低減すると共に、ゲート誘電率を低減することにより達成される請求項1〜5のいずれかに記載のTFETデバイス。
【請求項7】
実効ゲート誘電体膜厚tgd,effの増加は、第1長さ上で一定の第1膜厚を有する第1部分と、第2長さ上で一定の第2膜厚を有する第2部分とを有し、第2膜厚が第1膜厚より大きいゲート誘電体により達成される請求項1〜6のいずれかに記載のTFETデバイス。
【請求項8】
第1部分は、ソース−チャネル界面(12)を越えて第1部分が0nmから、ソース−チャネル界面(12)を越えて20nmまでの長さを覆う請求項7に記載のTFETデバイス。
【請求項9】
第2部分は0.05nmから50nmまで、第1部分の膜厚より薄い請求項7または8に記載のTFETデバイス。
【請求項10】
TFETデバイスはセグメント化されたナノ構造TFETであり、異なるセグメントは、TFETのソース領域(1)、チャネル領域(2)、およびドレイン領域(3)を表す請求項1〜8のいずれかに記載のTFETデバイス。
【請求項11】
ゲート誘電体(10)は、シリコン系酸化物(例えば、二酸化シリコン、酸窒化シリコン)、先端技術のhigh−k誘電体材料、および/またはlow−k誘電体材料から選択される請求項1〜10に記載のTFETデバイス。
【請求項12】
TFETは、更に、ソースコンタクト(7)とドレインコンタクト(8)を含む請求項1〜11に記載のTFETデバイス。
【請求項13】
改良された閾値下の振れ値を有する請求項1〜12のいずれかのトンネル電界効果トランジスタ(TFET)を作製する方法であって、
基板を提供する工程と、
基板と接触した、ドープされたドレイン領域(3)を形成する工程と、
ドレイン領域(3)と接触した低ドープまたはアンドープのチャネル領域(2)を形成する工程と、
チャネル領域(2)と接触した高ドープされたソース領域(1)を形成する工程であって、ソース−チャネル界面(12)がソース領域(1)とチャネル領域(2)との間に形成される工程と、
チャネル領域(2)に沿ってゲート誘電体(10)とゲート電極(9)を形成する工程であって、ゲート誘電体(10)は長手方向に沿ってソース領域(1)とチャネル領域(2)の少なくとも一部を覆い、ゲート電極(9)はゲート電極(10)の上に位置し、ゲート電極(10)を越えて延びない工程と、を少なくとも含み、
ゲート誘電体(10)を形成する工程は、実効ゲート誘電体膜厚tgd,effが、ソース−チャネル界面(12)において、ソース−チャネル界面(12)から所定の距離におけるより小さくなり、実効ゲート誘電体膜厚の増加は、ゲート誘電体の物理的な膜厚tgdを少なくとも変える手段により得られる工程である方法。
【請求項14】
ゲート誘電体(10)を形成する工程は、第1長さの上で一定の第1膜厚を有する第1部分と、第2長さの上で一定の第2膜厚を有する第2部分とを有し、第1膜厚が第2膜厚より小さいゲート誘電体を得るようにゲート誘電体(10)の一部を除去する工程を含む請求項13に記載の方法。
【請求項15】
ゲート誘電体(10)を形成する工程は、ゲート誘電体(10)の傾斜成長を含む請求項13に記載の方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【公開番号】特開2011−100986(P2011−100986A)
【公開日】平成23年5月19日(2011.5.19)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−225452(P2010−225452)
【出願日】平成22年10月5日(2010.10.5)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
【公開日】平成23年5月19日(2011.5.19)
【国際特許分類】
【出願番号】特願2010−225452(P2010−225452)
【出願日】平成22年10月5日(2010.10.5)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
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