【課題】生産性が向上し、かつ、半導体膜の導電膜からのはみ出し量が低減できる積層構造体及びその製造方法を提供すること。
【解決手段】本発明にかかる積層構造体は、半導体膜１５、ゲート絶縁膜１２、ソース電極１７、及びドレイン電極１８を有するものである。ゲート絶縁膜１２は、半導体膜１５下において、半導体膜１５の端から徐々に膜厚が薄くなるテーパー部を有する。ソース電極１７及びドレイン電極１８は、半導体膜１５上において、半導体膜１５のパターンからはみ出さないように形成され、半導体膜１５端からの距離が０以上０．３ｕｍ以下である。 （もっと読む）

【課題】 第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）の電位分布を均一にすること。
【解決手段】半導体装置１のＬＤＭＯＳＦＥＴ１０において、ドレイン領域１５とボディ領域１１との間の部分に、ボディ領域１１と間隔を空けてフィールド絶縁膜１６を形成する。フィールド絶縁膜１６上に、第１フローティングプレート２２および第２フローティングプレート２５を、平面視で交互に配置し、関係式：Ｌ／ｄ＝一定（Ｌ：平面視で隣接する第１フローティングプレート２２および第２フローティングプレート２５のうち内側のプレートの外周、ｄ：Ｌを定義するプレートの外周とその外周に対向して隣接する第１フローティングプレート２２または第２フローティングプレート２５の内周との距離）を満たすように形成する。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ１００は、基板１０１と、基板の上に形成されたｐ型ＧａＮ系半導体材料からなるチャネル層１０４と、チャネル層上に形成され、チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６と、電子供給層の一部が除去されて表出したチャネル層１０４の表面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜上に形成されたゲート電極１１２と、ゲート電極を挟んで形成されたソース電極１０９及びドレイン電極１１０と、電子供給層１０６上に形成されたゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３と、を備える。 （もっと読む）

【課題】自己整列ゲート電極及びソース/ドレーンを有する自己整列電界効果トランジスタ構造体を提供する。
【解決手段】本発明は、自己整列電界効果トランジスタ構造体に関することである。本発明の実施形態による自己整列電界効果トランジスタ構造体は、基板上に配置された活性領域と、活性領域上に配置された凹凸型のゲート絶縁パターンと、ゲート絶縁パターンによって自己整列されてゲート絶縁パターンの内部空間に配置されたゲート電極と、を含む。 （もっと読む）

【課題】透明度及び導電性を向上させることができる積層構造を有することによって、最適化された透明トランジスタを提供する。
【解決手段】本発明による透明トランジスタは、基板と、下部透明層、金属層及び上部透明層の多層構造を有し、前記基板上に形成されているソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の間に形成されているチャネルと、前記チャネルと整列されているゲート電極とを含み、前記下部透明層または上部透明層が前記チャネルと同一の透明半導体層で形成されている。したがって、多層の透明導電膜を活用して透明度及び導電性を確保しながら、ソース／ドレイン電極と半導体との接触抵抗問題を解決し、薄膜蒸着時に追加される工程に比べてパターニング工程を減少することができ、工程の効率性を高めることができる。 （もっと読む）

【課題】半導体層をゲート電極層、ソース電極層及びドレイン電極層上に設ける場合であっても、素子特性を向上させると共に、素子の信頼性を向上させることを目的の一とする。
【解決手段】ゲート電極層と、ゲート電極層上に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極層の一部と重なるように設けられたソース電極層及びドレイン電極層と、ゲート絶縁層、ソース電極層及びドレイン電極層上に設けられた半導体層を有する構造において、ソース電極層とドレイン電極層の間の領域に位置するゲート絶縁層の膜厚を、ゲート電極層とソース電極層の間に設けられたゲート絶縁層及びゲート電極層とドレイン電極層の間に設けられたゲート絶縁層の膜厚より小さくなるように設ける。 （もっと読む）

【課題】薄膜トランジスタの電気特性の信頼性を高めることが可能な薄膜トランジスタ及びその作製方法を提供する。また、画質を向上させることが可能な表示装置及びその作製方法を提供する。
【解決手段】また、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート電極に重畳し、且つゲート絶縁層上に形成される酸化物半導体層と、ゲート絶縁層及び酸化物半導体層上に形成される配線と、酸化物半導体層及び配線に接する有機樹脂層とを有する薄膜トランジスタである。 （もっと読む）

【課題】微細化された３次元的なデバイスを実現し得る、半導体装置の製造方法を提供する。
【解決手段】開示される、本発明の一実施形態による、半導体装置の製造方法によれば、ライン・アンド・スペース状の第２の層１２を、第２の層１２が延在する方向と交わる方向に延びるライン・アンド・スペース状の第８の層２５をマスクとしてエッチングすることにより、二次元的に配列される第２の層１２を得、これにより下地層をエッチングすることにより、二次元的に配列されるピラーを形成することができる。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御でき、短チャネル効果を効果的に抑制できる半導体装置を提供する。
【解決手段】シリコン基板１と接してショットキー接合を形成するソース領域１０,ドレイン領域１１と、上記シリコン基板１とソース領域１０との境界が露出する部分およびシリコン基板１とドレイン領域１１との境界が露出する部分を被覆するように設けられた絶縁層を備える。上記絶縁層は、シリコン基板１とソース領域１０との境界およびシリコン基板１とドレイン領域１１との境界を跨ぐように、シリコン基板１とソース領域１０に接すると共にシリコン基板１とドレイン領域１１に接する固定電荷を含む領域８を有する。上記固定電荷は、熱平衡状態において荷電している。 （もっと読む）

【課題】結晶歪技術を使用した高性能なＦＥＴを提供する。
【解決手段】半導体装置１は、チャネル方向に沿って延在する立体構造と、この立体構造の第１の側面に作用する残留応力を有するストレス膜１６Ｓａと、この立体構造の第２の側面に形成されたゲート絶縁膜１９ａと、立体構造をゲート絶縁膜１９ａを介して被覆するとともに第１および第２の側面が対向する方向に沿って延在するゲート電極１０Ｐと、を備える。立体構造はソース電極１３Ｓａとドレイン電極１３Ｄａとの間にチャネル領域１３Ｑａを有する。 （もっと読む）

【課題】 小型であり、順方向と逆方向の双方で導通可能（スイッチング可能）な半導体装置を提供する。
【解決手段】 第１導電型の第１領域３０と、第２導電型であり、第１領域３０に接している第２領域３２と、第１導電型であり、第２領域３２によって第１領域から分離されている第３領域３６と、第２導電型であり、第３領域３６によって第２領域３２から分離されている第４領域２２と、第１導電型であり、第４領域２２によって第３領域３６から分離されている第５領域２０と、第１領域３０及び第２領域３４と導通している第１電極５６と、第４領域２２及び第５領域２０と導通している第２電極５４と、第２領域３２に対して絶縁膜４２を介して対向している第１ゲート電極４４と、第４領域２２に対して絶縁膜５０を介して対向している第２ゲート電極５２を備えていることを特徴とする半導体装置。 （もっと読む）

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】スイッチ部またはバッファ部と、論理回路部と、画素部と、を有する表示装置において、画素部は、第１の逆スタガ型薄膜トランジスタと、第１の逆スタガ型薄膜トランジスタの配線に接続する画素電極と、を有し、スイッチ部またはバッファ部は、第１の絶縁層、半導体層、及び第２の絶縁層を挟む第１のゲート電極及び第２のゲート電極を有する第２の逆スタガ型薄膜トランジスタを有し、論理回路部は、第３の逆スタガ型薄膜トランジスタ及び第４の逆スタガ型薄膜トランジスタにより構成されるインバータ回路を有し、第１の逆スタガ型薄膜トランジスタ乃至第４の逆スタガ型薄膜トランジスタは、同じ極性とする。インバータ回路はＥＤＭＯＳ回路である。 （もっと読む）

【課題】シリコン層におけるトレンチの近傍に熱処理に起因する結晶欠陥が発生することを防止できる、半導体装置の製造方法および半導体装置を提供する。
【解決手段】ＬＯＣＯＳ法（熱酸化法）により、シリコン層５の表面にＬＯＣＯＳ酸化膜６が形成される。そして、シリコン層５に不純物が導入されることにより、シリコン層５にソース領域１２およびドレイン領域１３が形成される。その後、ＬＯＣＯＳ酸化膜６およびシリコン層５が連続して掘り下げられることにより、トレンチ７が形成されて、素子形成領域１０が絶縁分離される。 （もっと読む）

方法は、半導体基板（１２）上にゲート材料の第一層（１８）を形成すること、第一層上にハードマスク層（２０）を形成すること、開口（２２）を形成すること、ハードマスク層上と開口内とに電荷蓄積層（２４）を形成すること、電荷蓄積層上にゲート材料の第二層（２６）を形成すること、ハードマスク層を被覆している、第二層の一部と電荷蓄積層の一部とを除去することであって、第二層の第二部分が開口内に残存している、除去すること、ハードマスク層上と第二部分上とに、第一ビットセル及び第二ビットセルの両方を画定するパターン化されたマスク層（２８、３０、３２）を形成すること、パターン化されたマスク層を用いて第一ビットセル及び第二ビットセルを形成することを含み、第一ビットセル及び第二ビットセルはそれぞれ、第一層から形成された選択ゲート（３８、４０）と、第二層から形成された制御ゲート（３４、３６）とを含む。
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【課題】表示装置を駆動させるためのトランジスタとして量子細線を用いた場合に、小型
化および薄型化をより図ることが可能な表示装置を提供する。
【解決手段】この表示装置１００は、ガラス基板６の表面から上方（矢印Ｚ１方向側）に
向かって延びるように形成された凸部７１（７２）を含むゲート電極７と、ゲート電極７
の凸部７１（７２）と平面的に見て重なるとともに、ゲート電極７上にゲート絶縁膜８を
介して形成される量子細線９と、量子細線９にそれぞれ接続されるソース電極１１および
ドレイン電極１２とを含む量子細線トランジスタ５を備える。また、ゲート電極７の凸部
７１（７２）と量子細線９との間の距離ｔ１は、ゲート電極７の凸部７１（７２）以外の
部分と量子細線９との間の距離ｔ２よりも小さい。 （もっと読む）

【課題】トップコンタクト型と同様のコンタクト抵抗を実現し、かつボトムコンタクト型なみの微細構造の作製を可能とする。
【解決手段】ゲート電極１１と、前記ゲート電極１１上に形成されたゲート絶縁膜１２と、前記ゲート絶縁膜１２上に離間して形成されたソース・ドレイン電極１３、１４と、前記ソース・ドレイン電極１３、１４間の前記ゲート絶縁膜１２に形成されていて且つ前記各ソース・ドレイン電極１３、１４の下面側に入り込んで形成された凹部１５と、前記凹部１５に形成された半導体層１６を有し、前記各ソース・ドレイン電極１３、１４の下面の一部と前記半導体層１６の両端側上面が接続されている。 （もっと読む）

【課題】マスク工程の増大なく、薄膜トランジスタのゲート絶縁膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる表示装置の提供。
【解決手段】絶縁基板上に、第１第２の薄膜トランジスタを形成する工程と、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線をも被って絶縁膜を形成する工程と、前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、前記第２薄膜トランジスタの形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程とを含む。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】 ノーマリオフ特性を備えている窒化物半導体装置２を提供する。
【解決手段】 窒化物半導体装置２では、アンドープのＧａＮを材料とする窒化物半導体下層８の表面に、アンドープのＡｌＧａＮを材料とする窒化物半導体層１０が積層されている。窒化物半導体層１０は、窒化物半導体下層８よりも大きなバンドギャップを備えており、窒化物半導体下層８に対してヘテロ接合している。窒化物半導体層１０の表面にはゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、窒化アルミニウム膜１５で形成されている部分と、酸素又はシリコンを含む絶縁物質１４で形成されている部分を含んでいる。窒化アルミニウム膜１５が形成されている範囲Ｗ２はゲート電極１８が形成されている範囲Ｗ１に含まれる関係にある。 （もっと読む）

【課題】 デュアル金属ゲートのコーナー部を有する改良された電界効果トランジスタを提供する。
【解決手段】 上記を鑑みて、改善された電界効果トランジスタ（ＦＥＴ）構造体、及び該構造体を形成する方法の実施形態が開示される。このＦＥＴ構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、ＦＥＴチャネル領域の中央部分の上方の第１のセクションと、チャネル幅のエッジの上方（すなわち、チャネル領域と隣接する分離領域との間の界面の上方）の第２のセクションとを有する。第１のセクション及び第２のセクションは、これらが異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有する点で異なる（すなわち、これらは、異なるゲート誘電体層及び／又は異なるゲート導体層を有する）。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。 （もっと読む）