デュアル金属ゲートのコーナー部
【課題】 デュアル金属ゲートのコーナー部を有する改良された電界効果トランジスタを提供する。
【解決手段】 上記を鑑みて、改善された電界効果トランジスタ(FET)構造体、及び該構造体を形成する方法の実施形態が開示される。このFET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【解決手段】 上記を鑑みて、改善された電界効果トランジスタ(FET)構造体、及び該構造体を形成する方法の実施形態が開示される。このFET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、一般に、相補型金属酸化膜半導体本体(CMOS)デバイスに関し、より具体的には、コーナー部の漏れを抑えるためのデュアル金属ゲートを有するCMOS構造体、及び、該CMOS構造体を形成する方法に関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)デバイスのサイズがスケーリング(縮小)されるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン(SiO2)・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、n型電界効果トランジスタ(NFET)及びp型電界効果トランジスタ(PFET)に対して、異なる仕事関数を有する高k誘電体層−金属ゲート導体層のスタックが導入された。これらのスタックは、高k誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高k誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のCMOS技術世代、より特定的には、65nmノードの又はこれを超えるCMOS技術世代に対する新しい問題が生じている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、前述の問題に対処する必要性が当技術分野において存在する。
【課題を解決するための手段】
【0004】
本発明の電界効果トランジスタの1つの実施形態が、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、側壁を超えて分離領域の上に横方向にさらに延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第1のセクションと、半導体本体の側壁の上方(すなわち、半導体本体と分離領域との間の界面の上方)の第2のセクションとを含む。この第2のセクションは、第1のセクションとは異なる。具体的には、第1のセクション及び第2のセクションは、異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる。例えば、第1のセクションは第1のゲート導体層を有することができ、第2のセクションは、第1のゲート導体層とは異なる仕事関数、より具体的には、第1のゲート導体層とは異なる仕事関数を有する、第2のゲート導体層を有することができる。代替的に、第1のセクションは第1のゲート誘電体層を有することができ、第2のセクションは、第1のゲート誘電体層とは異なる、具体的には、第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を有することができ、これにより、第1のセクション及び第2のセクションにおいて異なる有効仕事関数がもたらされる。
【0005】
本発明の電界効果トランジスタの別の実施形態は、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、さらに側壁を超えて分離領域の上方に横方向に延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第1のセクションと、半導体本体の側壁の上方(すなわち、半導体本体と分離領域との間の界面の上方)の第2のセクションとを含む。この第2のセクションは、第1のセクションとは異なる。具体的には、この実施形態において、第1のセクション及び第2のセクションが、異なるゲート誘電体層及び異なるゲート導体層の両方を有するので、第1のセクションは第1の有効仕事関数を有し、第2のセクションは、第1の有効仕事関数とは異なる第2の有効仕事関数を有する。
【0006】
本発明の電界効果トランジスタの形成方法の1つの実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、側壁の上方(すなわち、分離領域と半導体本体との間の界面の上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有するように形成される。ゲート構造体を形成するこのプロセスは、例えば、第1のゲート導体層を有する第1のセクションを形成し、第1のゲート導体層とは異なる(すなわち、第1のゲート導体層とは異なる仕事関数を有する)第2のゲート導体層を有する第2のセクションを形成することを含むことができる。代替的に、ゲート構造体を形成するこのプロセスは、第1のゲート誘電体層を有する第1のセクションと、第1のゲート誘電体層とは異なる、具体的には、第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を有する第2のセクションとを形成することを含むことができ、結果として得られる第1のセクション及び第2のセクションは、異なる有効仕事関数を有する。
【0007】
本発明の電界効果トランジスタの形成方法の別の実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が基板上に形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、側壁の上方(すなわち、分離領域と半導体本体との間の界面の上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有するように形成される。この実施形態において、ゲート構造体を形成するプロセスは、例えば、異なるゲート誘電体層及び異なるゲート導体層の両方を有する第1のセクション及び第2のセクションを形成することを含むことができる。
【0008】
ここで本発明が、以下の図面に示される好ましい実施形態を参照して、単なる例として説明される。
【図面の簡単な説明】
【0009】
【図1】本発明の好ましい実施形態による、電界効果トランジスタの実施形態100a−cを示す平面図である。
【図2】本発明の好ましい実施形態による、電界効果トランジスタの1つの実施形態100aを示す断面図である。
【図3】本発明の好ましい実施形態による、電界効果トランジスタの別の実施形態100bを示す断面図である。
【図4】本発明の好ましい実施形態による、電界効果トランジスタのさらに別の実施形態100cを示す断面図である。
【図5】本発明の好ましい実施形態による、本発明の方法の実施形態を示すフロー図である。
【図6】図1−図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図7】図1−図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図8】図2及び図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図9】図2及び図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図10】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図11】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図12】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【発明を実施するための形態】
【0010】
本発明の好ましい実施形態並びに本発明の種々の特徴及び利点となる詳細は、添付図面に示され以下の説明に詳述される限定されない実施形態を参照して、より十分に説明される。
【0011】
上述のように、相補型金属酸化膜半導体本体(CMOS)デバイスのサイズがスケーリングされるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン(SiO2)・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、高k誘電体層−金属ゲート導体層のスタックが導入された。高k誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、これらのスタックは、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高k誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のCMOS技術世代、より特定的には、65nmノードの又はこれを超えるCMOS技術世代に対する新しい問題が生じている。具体的には、狭いチャネル幅のエッジ効果(例えば、チャネル領域の中央部分に対する、チャネル領域の側壁における閾値電圧(Vt)の低減、及びコーナー部の寄生電流)により、技術の電力性能の最適化が悪化することがある。従って、こうした狭いチャネル幅のエッジ効果を補償する電界効果トランジスタ(FET)構造体、より具体的には、チャネル幅のエッジにおける閾値電圧を上昇させ、漏れ電流を防ぐFET構造体に対する、当技術分野における必要性がある。
【0012】
上記に鑑みて、改善された電界効果トランジスタ(FET)構造体、及び該構造体を形成する方法の実施形態が、本明細書に開示される。このFET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【0013】
より具体的に図1を参照すると、本発明の電界効果トランジスタ100a−cの実施形態の各々が、基板101を含む。基板101は、例えば、バルク・シリコン・ウェハ又はシリコン・オン・インシュレータ(SOI)ウェハを含むことができる。基板101上に、半導体本体110(例えば、パターン形成された単結晶シリコン層)を配置することができる。この半導体本体110は、ソース/ドレイン領域160と、ソース/ドレイン領域160の間のチャネル領域150とを含むことができる。チャネル領域150は、側壁152と、中央部分151とを有することができる。基板101上に分離領域120を配置することもできる。具体的には、これらの分離領域120は、半導体本体110に横方向に直接隣接して、より具体的には、半導体本体のチャネル領域150の側壁152に直接隣接して配置することができる。分離領域120は、例えば、好適な分離材料(例えば、SiO2)で充填された浅いトレンチ分離(STI)領域を含むことができる。
【0014】
ゲート構造体(実施形態に応じて、200、300又は400)が、チャネル領域150の幅180を横切り、側壁152を超えて分離領域120の上に横方向にさらに延びる。このゲート構造体200、300、400は、チャネル領域150の中央部分151の上方の、半導体本体110上の第1のセクション171と、半導体本体の側壁152の上方(すなわち、半導体本体110と分離領域120との間の界面の上方)の第2のセクション172とを含む。本発明の電界効果トランジスタの異なる実施形態は、このゲート構造体に関して異なる(例えば、図2のゲート構造体200、図3のゲート構造体300、及び図4のゲート構造体400を参照されたい)。しかしながら、実施形態の各々において、第2のセクション172は、第1のセクション171とは異なる。具体的には、第1のセクション171及び第2のセクション172を異なるように構成して、異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有するようにし、側壁152における(すなわち、チャネル幅のエッジにおける)チャネル領域150の閾値電圧が、チャネル領域150の中央部分151における閾値電圧と少なくとも等しくなることを確実にする。異なるセクション171−172において異なるゲート導体層及び/又は異なるゲート誘電体層を用いることにより、異なる有効仕事関数が達成される。
【0015】
図1と組み合わせて図2を参照すると、1つの実施形態100aにおいて、ゲート構造体200が、半導体本体110のチャネル領域150の幅180を横切る単一のゲート誘電体層211を含む。このゲート誘電体層211は、チャネル領域の側壁152を超えて分離領域120の上に横方向にさらに延びる。このように、ゲート構造体の第1のセクション171及び第2のセクション172の両方とも、同じゲート誘電体層211を含む。このゲート誘電体層211は、高k誘電体材料を含むことができる。
【0016】
第1のセクション171は、チャネル領域150の中央部分151の上方のゲート誘電体層211上に、第1のゲート導体層221をさらに含むことができる。第2のセクション172の各々は、対応する側壁152の上方のゲート誘電体層211上に、第2のゲート導体層222をさらに含むことができる。第1のゲート導体層221及び第2のゲート導体層222は、異なる仕事関数を有する異なる導電材料を含む。
【0017】
例えば、第1のゲート導体層221は第1の金属を含むことができ、第2のゲート導体層222は、第1の金属とは異なる、より具体的には、第1の金属とは異なる仕事関数を有する、第2の金属を含むことができる。以下に詳述する形成技術があれば、第1のゲート導体層221は、第1の金属の上方に第2の金属の層をさらに含むことができる。当業者であれば、この第1のゲート導体層221の有効仕事関数は、主にゲート誘電体層211に最も近い第1の金属に基づいて定められることを認識するであろう。n型電界効果トランジスタ(NFET)の場合、第1のゲート導体層221の第1の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層222の第2の金属は、p型金属又はp型金属合金を含むことができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層221の第1の金属は、p型金属又はp金属合金を含むことができ、第2のゲート導体層222の第2の金属は、n型金属又はn型金属合金を含むことができる。
【0018】
別の例において、第1のゲート導体層221は金属を含むことができ、第2のゲート導体層222は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。同じく以下に詳述する形成技術があれば、第1のゲート導体層221は、金属の上方に、ドープされたポリシリコンの層をさらに含むことができる。当業者であれば、このゲート導体層221の有効仕事関数は、主に第1のゲート誘電体層211に最も近い金属に基づいて定められることを認識するであろう。NFETの場合、第1のゲート導体層221の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層222のポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層221の金属は、p型金属又はp型金属合金を含むことができ、第2のゲート導体層222のポリシリコンは、n型ドーパント(例えば、リン、アンチモン、又はヒ素)でドープすることができる。
【0019】
図1と組み合わせて図3を参照すると、別の実施形態100bにおいて、ゲート構造体300の第1のセクション171は、チャネル領域150の中央領域151の上方にだけ、半導体本体110上の第1のゲート誘電体層311を含む。ゲート構造体300の第2のセクション172の各々は、対応する側壁152の上方の第2のゲート誘電体層312を含む。つまり、所与の第2のセクション172において、第2のゲート誘電体層312は、分離領域120とチャネル領域150のエッジ部分の両方の上に配置されるように、チャネルの側壁152の上方(すなわち、半導体本体110と分離領域120の界面の上方)に配置される。これらの第1のゲート誘電体層311及び第2のゲート誘電体層312は、異なる一定の電荷量を有する異なるゲート誘電体材料とすることができ、随意的に、異なるゲート誘電体層厚を有することができるので、第1のセクション171及び第2のセクション172において異なる有効仕事関数がもたらされる。例えば、第1の誘電体層311は、第1の高k誘電体材料を含むことができ、第2のゲート誘電体層312は、第1の高k誘電体材料とは異なり、かつ、第1の高k誘電体材料とは異なる一定の電荷量を有する、第2の高k誘電体材料を含むことができる。さらに、第1のゲート誘電体層311は第1の厚さを有し、第2のゲート誘電体層312は、第1の厚さとは異なる(例えば、示されるように、第1の厚さより厚い)第2の厚さを有することができる。
【0020】
ゲート構造体300は、半導体本体110のチャネル領域150の幅180を横切る第1の誘電体層311の上方に配置され、かつ、分離領域120の上方のチャネル領域の側壁152を超えて横方向にさらに延びる第2のゲート誘電体層312の上方に配置される、単一の金属ゲート導体層321をさらに含む。NFETの場合、この単一のゲート導体層321の金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この単一のゲート導体層321の金属は、p型金属又はp型金属合金を含むことができる。
【0021】
図4を参照すると、さらに別の実施形態100cにおいては、ゲート構造体400の第1のセクション171が、チャネル領域150の中央部分151の上方の第1のゲート誘電体層411と、第1のゲート誘電体層411上の第1のゲート導体層421とを含むことができる。ゲート構造体400の第2のセクション172の各々は、対応する側壁152の上方の第2のゲート誘電体層412と、第2のゲート誘電体層412の上方の第2のゲート導体層422とを含むことができる。
【0022】
この実施形態100cにおいては、図2に示す第1の実施形態100aと同様に、第1のゲート導体層421及び第2のゲート導体層422は、異なる仕事関数を有する異なる導電性材料を含むことができる。
【0023】
例えば、第1のゲート導体層421は第1の金属を含むことができ、第2のゲート導体層422は、第1の金属とは異なる、より具体的には、第1の金属とは異なる仕事関数を有する、第2の金属を含むことができる。以下に詳述される形成技術があれば、第1のゲート導体層421は、第1の金属の上方に第2の金属層をさらに含むことができる。当業者であれば、この第1のゲート導体層421の有効仕事関数は、主にゲート誘電体層411に最も近い第1の金属に基づいて定められることを認識するであろう。n型電界効果トランジスタ(NFET)の場合、第1のゲート導体層421の第1の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層422の第2の金属は、p型金属又はp型金属合金を含むことができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層421の第1の金属は、p型金属又はp金属合金を含むことができ、第2のゲート導体層422の第2の金属は、n型金属又はn型金属合金を含むことができる。
【0024】
別の例において、第1のゲート導体層421は金属を含むことができ、第2のゲート導体層422は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。以下に詳述される形成技術があれば、第1のゲート導体層421は、この金属の上方にドープされたポリシリコンの層をさらに含むことができる。当業者であれば、この第1のゲート導体層421の有効仕事関数は、主にゲート誘電体層411に最も近い金属に基づいて定められることを認識するであろう。NFETの場合、第1のゲート導体層421の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層422のポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層421の金属は、p型金属又はp型金属合金を含むことができ、第2のゲート導体層422のポリシリコンは、n型ドーパント(例えば、リン、アンチモン、又はヒ素)でドープすることができる。
【0025】
さらに、この実施形態100cにおいては、第1のゲート誘電体層411及び第2のゲート誘電体層412は、異なる一定の電荷量を有し、随意的には異なる厚さを有する、異なる誘電体材料を含み、結果として異なる有効仕事関数がもたらされる。例えば、第1のゲート誘電体層411は、第1の高k誘電体材料を含むことができ、第2のゲート誘電体層412は、第1の高k誘電体材料とは異なり、かつ、第1の高k誘電体材料とは異なる一定の電荷量を有する、第2の高k誘電体材料を含むことができる。さらに、第1のゲート誘電体層411は第1の厚さを有し、第2のゲート誘電体層412は、第1の厚さとは異なる(例えば、示されるように、第1の厚さより厚い)第2の厚さを有することができる。以下に詳述される形成技術があれば、第2のゲート導体層412は、第2の高k誘電体材料の下方に第1の高k誘電体材料層をさらに含むことができることに留意すべきである。つまり、第1のゲート誘電体層411の第1の高k誘電体材料は、側壁152を超えて分離領域120の上に横方向に延びることができ、第2の高k誘電体材料を上方に形成することができる。従って、第2のゲート誘電体層412は、異なるタイプの高k誘電体の幾つかの層を含むことができる。
【0026】
図5を参照すると、上述の電界効果トランジスタの実施形態を形成するための方法の実施形態も開示される。この方法の実施形態は、バルク・シリコン又はシリコン・オン・インシュレータ(SOI)ウェハのような基板101を準備することを含む(502、図6を参照されたい)。
【0027】
次に、分離領域120が半導体本体110の側壁152に横方向に隣接して配置されるように、基板101上に半導体本体110及び分離領域120が形成される(504、図7を参照されたい)。例えば、従来の浅いSTI技術を用いて、基板101の上面において、半導体材料103(例えば、単結晶シリコン)内に、浅いトレンチ分離(STI)領域120を形成し、半導体材料103の残りの部分が半導体本体110を生成するようにすることができる。
【0028】
次に、半導体本体110の指定されたチャネル領域150の幅180を横切り、側壁152を超えて分離領域120の上に横方向にさらに延びるゲート構造体200、300、400が形成される(506、図1を参照されたい)。このゲート構造体200、300、400は、具体的には、チャネル領域150の中央部分151の上方の、第1の有効仕事関数を有する第1のセクション171と、チャネル領域150内の側壁152の上方(すなわち、半導体本体110と分離領域120との間の界面におけるチャネル幅のエッジの上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクション172とを有するように形成される。第1のセクション171の第1の有効仕事関数、及びこれとは異なる第2のセクション172の第2の有効仕事関数は、側壁152における(特定的には、チャネル幅のコーナー部における)チャネル領域150の閾値電圧が、チャネル領域150の中央部分151における閾値電圧と少なくとも等しくなることを確実にする。このことを達成するために、幾つかの異なる方法の実施形態が開示される。
【0029】
本方法の1つの実施形態においては、指定されたチャネル領域150の幅を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びるゲート誘電体層211が形成される(602、図8を参照されたい)。具体的には、半導体本体110及び分離領域120の上に、高k誘電体材料を堆積することができる。次に、ゲート誘電体層211上に、より具体的には、チャネル領域150の中央部分151の真上に、第1のゲート導体層221が形成される(604、図9を参照されたい)。次いで、チャネルの側壁152の上方のゲート誘電体層211上に、第1のゲート導体層221とは異なる第2のゲート導体層222が形成される(606、図2を参照されたい)。
【0030】
具体的には、プロセス604−606は、ゲート誘電体層211の上に金属を堆積することを含むことができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。次に、この金属は、チャネルの中央部分151の上方にだけ残るように、リソグラフィによりパターン形成される(図9の要素221を参照されたい)。次に、第1の金属とは異なる仕事関数を有する第2の金属が堆積される。例えば、NFETの場合、この第2の金属は、p型金属又はp型金属合金を含むことができ、PFETの場合、この第2の金属は、n型金属又はn型金属合金を含むことができる(上述したように)。代替的に、第2の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、NFETの場合、このポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができ、PFETの場合、このポリシリコンは、n型ドーパント(例えば、リン(P)、ヒ素(As)、又はアンチモン(Sb))でドープすることができる。次に、第2の金属(又は、ドープされたポリシリコン)がリソグラフィによりパターン形成され、該第2の金属は、チャネルの中央部分151の上方の金属を横切り、チャネルの側壁152を超えて、分離領域120の上方に露出されたゲート誘電体層211の部分の上に横方向にさらに延びるようになる(図2の要素222を参照されたい)。
【0031】
本方法の別の実施形態において、チャネル領域150の中央部分151の上方にだけ、第1のゲート誘電体層311が形成される(702、図10を参照されたい)。次に、第1のゲート誘電体層311に隣接して、チャネル側壁152の上方に第2のゲート誘電体層312が形成される(704、図11を参照されたい)。この第2のゲート誘電体層312は、第1のゲート誘電体層311とは異なり、より具体的には、第1のゲート誘電体層311とは異なる一定の電荷量を有する。
【0032】
具体的には、プロセス702−704は、第1の高k誘電体材料を堆積することを含むことができる。次に、その第1の高k誘電体材料がリソグラフィによりパターン形成され、チャネルの側壁152の上方の部分が除去される(図10の要素311を参照されたい)。次に、第1の高k材料とは異なる(異なる電荷量を有する)第2の高k誘電体材料が堆積され、リソグラフィによりパターン形成され、チャネルの中央部分151の上方の、この第2の高k誘電体材料の一部分が除去される(図11の要素312を参照されたい)。第1の誘電体材料及び第2の誘電体材料は異なるものであり、かつ、別個に堆積されるので、これらは、必要に応じて(示されるような)異なる厚さを有し、所望の異なる有効仕事関数を達成するように堆積することもできる。
【0033】
プロセス702−704において、第1のゲート誘電体層311及び第2のゲート誘電体層312が形成されると、第1のゲート誘電体層311及び第2のゲート誘電体層312の両方の上に、ゲート導体層321が形成される(706、図3を参照されたい)。このゲート導体層321は、金属を堆積させ、次にリソグラフィによりパターン形成することにより形成することができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。
【0034】
本方法の別の実施形態において、指定されたチャネル領域150の幅180を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びる第1のゲート誘電体層411が形成される(802、図8を参照されたい)。次に、第1のゲート誘電体層411上に、より具体的には、チャネル領域150の中央部分151の真上に、第1のゲート導体421が形成される(804、図9を参照されたい)。次に、チャネルの側壁152の上方の第1のゲート誘電体層411上に、第1のゲート誘電体層411とは異なる(すなわち、異なる電荷量を有する)第2のゲート誘電体層412が形成される(806、図12を参照されたい)。最後に、チャネルの側壁152の上方の第2のゲート誘電体層412上に、第1のゲート導体層421とは異なる第2のゲート導体層422が形成される(808、図4を参照されたい)。
【0035】
具体的には、プロセス802−808は、指定されたチャネル領域150の幅180を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びる第1の高k誘電体材料を堆積することを含むことができる(図8の要素411を参照されたい)。次に、第1の高いk誘電体材料の上に金属を堆積することができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。次に、この金属は、チャネルの中央部分151の上方にだけ残るように、リソグラフィによりパターン形成され、チャネルの側壁152の上方の第1の高k誘電体材料が露出される(図9の要素421を参照されたい)。次に、露出された第1の高k誘電層411及び金属421にわたって、第1の高k誘電体材料とは異なる(すなわち、異なる電荷量を有する)第2の高k誘電体材料を堆積することができる。チャネルの中央部分151の上方の以前に堆積された金属421上の第2の高k誘電体材料の一部分が除去される(すなわち、第2の高k誘電体材料がリソグラフィによりパターン形成される)(図12の要素412を参照されたい)。最後に、以前に堆積された第1の材料とは異なる仕事関数を有する第2の金属が堆積される。例えば、NFETの場合、この第2の金属は、p型金属又はp型金属合金を含むことができ、PFETの場合、この第2の金属は、n型金属又はn型金属合金を含むことができる(上述のように)。代替的に、第2の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、NFETの場合、このポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができ、PFETの場合、このポリシリコンは、n型ドーパント(例えば、リン(P)、ヒ素(As)、又はアンチモン(Sb))でドープすることができる。次に、第2の金属(又は、ドープされたポリシリコン)がリソグラフィによりパターン形成され、該第2の金属が、チャネルの中央部分151の上方の金属421を横切り、チャネル側壁152を超えて、分離領域120の上に露出されたゲート誘電体層211の部分の上に横方向にさらに延びるようになる(図4の要素422を参照されたい)。
【0036】
再び図5を参照すると、ゲート構造体200、300又は400の完成後、付加的な処理を行なって、FET構造体を完成する。この付加的な処理は、これらに限られるものではないが、ハロ注入、ソース/ドレイン延長部注入、ゲート側壁スペーサ形成、ソース/ドレイン注入、シリサイド形成、層間誘電体堆積、コンタクト形成等を含む。
【0037】
本開示の目的のために、n型金属又は金属合金は、近伝導帯(near conduction band)
の金属又は金属合金(例えば、半導体本体110のEcの0.2eV内の金属又は金属合金)として定義されることに留意すべきである。例示的なn型又は金属合金は、これらに限られるものではないが、窒化チタン、窒化チタンシリコン、窒化タンタル、窒化タンタルシリコン、アルミニウム、銀、ハフニウム等を含む。これに対して、p型金属又は金属合金は、近価電子帯(near valence band)の金属又は金属合金(例えば、半導体本体110のEvの0.2eV内の金属又は金属合金)として定義される。例示的なp型金属又は金属合金は、これらに限られるものではないが、レニウム、酸化レニウム、白金、ルテニウム、酸化ルテニウム、ニッケル、パラジウム、イリジウム等を含む。さらに、高k誘電体材料は、3.9を上回る(すなわち、SiO2の誘電率を上回る)誘電率「k」を有する誘電体材料を含むことを理解すべきである。例示的な高k誘電体材料は、これらに限られるものではないが、ハフニウム・ベースの材料(例えば、HfO2、HfSiO、HfSiON、又はHfAlO)、又は他の何らかの好適な高k誘電体材料(例えば、Al2O3、TaO5、ZrO5等)を含む。
【0038】
さらに、以下の特許請求の範囲における全ての手段又はステップとの組み合わせ(ミーンズ又はステップ・プラス・ファンクション)要素の対応する構造体、材料、行為及び等価物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造体、材料、又は行為をも含むことが意図されることを理解すべきである。さらに、本発明の上記の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、又は本発明を開示された形態に限定することを意図するものでもないことを理解すべきである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を、種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。上記の説明においては、本発明の実施形態を不必要に曖昧にしないように、周知の構成要素及び処理技術は省略されている。
【0039】
また、上記の説明で用いられる用語は、特定の実施形態を説明するだけのものであり、本発明を限定することを意図したものではないことも理解すべきである。例えば、本明細書で用いられる場合、「a」、「an」及び「the」は、文脈によりそうでないことが明確に示されない限り、同様に複数形も含むことが意図されている。さらに、用語「含む(comprise)」、「含んでいる(comprising)」、及び/又は「組み込んでいる(incorporating)」は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び/又は構成要素の存在を示すが、1つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらの群の存在又は付加を除外するものではない。
【0040】
従って、改善された電界効果トランジスタ(FET)の構造体、及び該構造体を形成する方法の実施形態が上記に開示される。FET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有するという点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【符号の説明】
【0041】
100a−c:電界効果トランジスタの実施形態
101:基板
103:半導体材料
110:半導体本体
120:分離領域
150:チャネル領域
151:中央部分
152:側壁
160:ソース/ドレイン領域
171:第1のセクション
172:第2のセクション
180:幅
200、300、400:ゲート構造体
211:ゲート誘電体層
221、421:第1のゲート導体層
222、422:第2のゲート導体層
311、411:第1のゲート誘電体層
312、412:第2のゲート誘電体層
321:金属ゲート導体層
【技術分野】
【0001】
本発明の実施形態は、一般に、相補型金属酸化膜半導体本体(CMOS)デバイスに関し、より具体的には、コーナー部の漏れを抑えるためのデュアル金属ゲートを有するCMOS構造体、及び、該CMOS構造体を形成する方法に関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)デバイスのサイズがスケーリング(縮小)されるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン(SiO2)・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、n型電界効果トランジスタ(NFET)及びp型電界効果トランジスタ(PFET)に対して、異なる仕事関数を有する高k誘電体層−金属ゲート導体層のスタックが導入された。これらのスタックは、高k誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高k誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のCMOS技術世代、より特定的には、65nmノードの又はこれを超えるCMOS技術世代に対する新しい問題が生じている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、前述の問題に対処する必要性が当技術分野において存在する。
【課題を解決するための手段】
【0004】
本発明の電界効果トランジスタの1つの実施形態が、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、側壁を超えて分離領域の上に横方向にさらに延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第1のセクションと、半導体本体の側壁の上方(すなわち、半導体本体と分離領域との間の界面の上方)の第2のセクションとを含む。この第2のセクションは、第1のセクションとは異なる。具体的には、第1のセクション及び第2のセクションは、異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる。例えば、第1のセクションは第1のゲート導体層を有することができ、第2のセクションは、第1のゲート導体層とは異なる仕事関数、より具体的には、第1のゲート導体層とは異なる仕事関数を有する、第2のゲート導体層を有することができる。代替的に、第1のセクションは第1のゲート誘電体層を有することができ、第2のセクションは、第1のゲート誘電体層とは異なる、具体的には、第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を有することができ、これにより、第1のセクション及び第2のセクションにおいて異なる有効仕事関数がもたらされる。
【0005】
本発明の電界効果トランジスタの別の実施形態は、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、さらに側壁を超えて分離領域の上方に横方向に延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第1のセクションと、半導体本体の側壁の上方(すなわち、半導体本体と分離領域との間の界面の上方)の第2のセクションとを含む。この第2のセクションは、第1のセクションとは異なる。具体的には、この実施形態において、第1のセクション及び第2のセクションが、異なるゲート誘電体層及び異なるゲート導体層の両方を有するので、第1のセクションは第1の有効仕事関数を有し、第2のセクションは、第1の有効仕事関数とは異なる第2の有効仕事関数を有する。
【0006】
本発明の電界効果トランジスタの形成方法の1つの実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、側壁の上方(すなわち、分離領域と半導体本体との間の界面の上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有するように形成される。ゲート構造体を形成するこのプロセスは、例えば、第1のゲート導体層を有する第1のセクションを形成し、第1のゲート導体層とは異なる(すなわち、第1のゲート導体層とは異なる仕事関数を有する)第2のゲート導体層を有する第2のセクションを形成することを含むことができる。代替的に、ゲート構造体を形成するこのプロセスは、第1のゲート誘電体層を有する第1のセクションと、第1のゲート誘電体層とは異なる、具体的には、第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を有する第2のセクションとを形成することを含むことができ、結果として得られる第1のセクション及び第2のセクションは、異なる有効仕事関数を有する。
【0007】
本発明の電界効果トランジスタの形成方法の別の実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が基板上に形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、側壁の上方(すなわち、分離領域と半導体本体との間の界面の上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有するように形成される。この実施形態において、ゲート構造体を形成するプロセスは、例えば、異なるゲート誘電体層及び異なるゲート導体層の両方を有する第1のセクション及び第2のセクションを形成することを含むことができる。
【0008】
ここで本発明が、以下の図面に示される好ましい実施形態を参照して、単なる例として説明される。
【図面の簡単な説明】
【0009】
【図1】本発明の好ましい実施形態による、電界効果トランジスタの実施形態100a−cを示す平面図である。
【図2】本発明の好ましい実施形態による、電界効果トランジスタの1つの実施形態100aを示す断面図である。
【図3】本発明の好ましい実施形態による、電界効果トランジスタの別の実施形態100bを示す断面図である。
【図4】本発明の好ましい実施形態による、電界効果トランジスタのさらに別の実施形態100cを示す断面図である。
【図5】本発明の好ましい実施形態による、本発明の方法の実施形態を示すフロー図である。
【図6】図1−図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図7】図1−図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図8】図2及び図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図9】図2及び図4に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図10】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図11】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【図12】図3に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
【発明を実施するための形態】
【0010】
本発明の好ましい実施形態並びに本発明の種々の特徴及び利点となる詳細は、添付図面に示され以下の説明に詳述される限定されない実施形態を参照して、より十分に説明される。
【0011】
上述のように、相補型金属酸化膜半導体本体(CMOS)デバイスのサイズがスケーリングされるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン(SiO2)・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、高k誘電体層−金属ゲート導体層のスタックが導入された。高k誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、これらのスタックは、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高k誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のCMOS技術世代、より特定的には、65nmノードの又はこれを超えるCMOS技術世代に対する新しい問題が生じている。具体的には、狭いチャネル幅のエッジ効果(例えば、チャネル領域の中央部分に対する、チャネル領域の側壁における閾値電圧(Vt)の低減、及びコーナー部の寄生電流)により、技術の電力性能の最適化が悪化することがある。従って、こうした狭いチャネル幅のエッジ効果を補償する電界効果トランジスタ(FET)構造体、より具体的には、チャネル幅のエッジにおける閾値電圧を上昇させ、漏れ電流を防ぐFET構造体に対する、当技術分野における必要性がある。
【0012】
上記に鑑みて、改善された電界効果トランジスタ(FET)構造体、及び該構造体を形成する方法の実施形態が、本明細書に開示される。このFET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有する点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【0013】
より具体的に図1を参照すると、本発明の電界効果トランジスタ100a−cの実施形態の各々が、基板101を含む。基板101は、例えば、バルク・シリコン・ウェハ又はシリコン・オン・インシュレータ(SOI)ウェハを含むことができる。基板101上に、半導体本体110(例えば、パターン形成された単結晶シリコン層)を配置することができる。この半導体本体110は、ソース/ドレイン領域160と、ソース/ドレイン領域160の間のチャネル領域150とを含むことができる。チャネル領域150は、側壁152と、中央部分151とを有することができる。基板101上に分離領域120を配置することもできる。具体的には、これらの分離領域120は、半導体本体110に横方向に直接隣接して、より具体的には、半導体本体のチャネル領域150の側壁152に直接隣接して配置することができる。分離領域120は、例えば、好適な分離材料(例えば、SiO2)で充填された浅いトレンチ分離(STI)領域を含むことができる。
【0014】
ゲート構造体(実施形態に応じて、200、300又は400)が、チャネル領域150の幅180を横切り、側壁152を超えて分離領域120の上に横方向にさらに延びる。このゲート構造体200、300、400は、チャネル領域150の中央部分151の上方の、半導体本体110上の第1のセクション171と、半導体本体の側壁152の上方(すなわち、半導体本体110と分離領域120との間の界面の上方)の第2のセクション172とを含む。本発明の電界効果トランジスタの異なる実施形態は、このゲート構造体に関して異なる(例えば、図2のゲート構造体200、図3のゲート構造体300、及び図4のゲート構造体400を参照されたい)。しかしながら、実施形態の各々において、第2のセクション172は、第1のセクション171とは異なる。具体的には、第1のセクション171及び第2のセクション172を異なるように構成して、異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有するようにし、側壁152における(すなわち、チャネル幅のエッジにおける)チャネル領域150の閾値電圧が、チャネル領域150の中央部分151における閾値電圧と少なくとも等しくなることを確実にする。異なるセクション171−172において異なるゲート導体層及び/又は異なるゲート誘電体層を用いることにより、異なる有効仕事関数が達成される。
【0015】
図1と組み合わせて図2を参照すると、1つの実施形態100aにおいて、ゲート構造体200が、半導体本体110のチャネル領域150の幅180を横切る単一のゲート誘電体層211を含む。このゲート誘電体層211は、チャネル領域の側壁152を超えて分離領域120の上に横方向にさらに延びる。このように、ゲート構造体の第1のセクション171及び第2のセクション172の両方とも、同じゲート誘電体層211を含む。このゲート誘電体層211は、高k誘電体材料を含むことができる。
【0016】
第1のセクション171は、チャネル領域150の中央部分151の上方のゲート誘電体層211上に、第1のゲート導体層221をさらに含むことができる。第2のセクション172の各々は、対応する側壁152の上方のゲート誘電体層211上に、第2のゲート導体層222をさらに含むことができる。第1のゲート導体層221及び第2のゲート導体層222は、異なる仕事関数を有する異なる導電材料を含む。
【0017】
例えば、第1のゲート導体層221は第1の金属を含むことができ、第2のゲート導体層222は、第1の金属とは異なる、より具体的には、第1の金属とは異なる仕事関数を有する、第2の金属を含むことができる。以下に詳述する形成技術があれば、第1のゲート導体層221は、第1の金属の上方に第2の金属の層をさらに含むことができる。当業者であれば、この第1のゲート導体層221の有効仕事関数は、主にゲート誘電体層211に最も近い第1の金属に基づいて定められることを認識するであろう。n型電界効果トランジスタ(NFET)の場合、第1のゲート導体層221の第1の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層222の第2の金属は、p型金属又はp型金属合金を含むことができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層221の第1の金属は、p型金属又はp金属合金を含むことができ、第2のゲート導体層222の第2の金属は、n型金属又はn型金属合金を含むことができる。
【0018】
別の例において、第1のゲート導体層221は金属を含むことができ、第2のゲート導体層222は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。同じく以下に詳述する形成技術があれば、第1のゲート導体層221は、金属の上方に、ドープされたポリシリコンの層をさらに含むことができる。当業者であれば、このゲート導体層221の有効仕事関数は、主に第1のゲート誘電体層211に最も近い金属に基づいて定められることを認識するであろう。NFETの場合、第1のゲート導体層221の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層222のポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層221の金属は、p型金属又はp型金属合金を含むことができ、第2のゲート導体層222のポリシリコンは、n型ドーパント(例えば、リン、アンチモン、又はヒ素)でドープすることができる。
【0019】
図1と組み合わせて図3を参照すると、別の実施形態100bにおいて、ゲート構造体300の第1のセクション171は、チャネル領域150の中央領域151の上方にだけ、半導体本体110上の第1のゲート誘電体層311を含む。ゲート構造体300の第2のセクション172の各々は、対応する側壁152の上方の第2のゲート誘電体層312を含む。つまり、所与の第2のセクション172において、第2のゲート誘電体層312は、分離領域120とチャネル領域150のエッジ部分の両方の上に配置されるように、チャネルの側壁152の上方(すなわち、半導体本体110と分離領域120の界面の上方)に配置される。これらの第1のゲート誘電体層311及び第2のゲート誘電体層312は、異なる一定の電荷量を有する異なるゲート誘電体材料とすることができ、随意的に、異なるゲート誘電体層厚を有することができるので、第1のセクション171及び第2のセクション172において異なる有効仕事関数がもたらされる。例えば、第1の誘電体層311は、第1の高k誘電体材料を含むことができ、第2のゲート誘電体層312は、第1の高k誘電体材料とは異なり、かつ、第1の高k誘電体材料とは異なる一定の電荷量を有する、第2の高k誘電体材料を含むことができる。さらに、第1のゲート誘電体層311は第1の厚さを有し、第2のゲート誘電体層312は、第1の厚さとは異なる(例えば、示されるように、第1の厚さより厚い)第2の厚さを有することができる。
【0020】
ゲート構造体300は、半導体本体110のチャネル領域150の幅180を横切る第1の誘電体層311の上方に配置され、かつ、分離領域120の上方のチャネル領域の側壁152を超えて横方向にさらに延びる第2のゲート誘電体層312の上方に配置される、単一の金属ゲート導体層321をさらに含む。NFETの場合、この単一のゲート導体層321の金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この単一のゲート導体層321の金属は、p型金属又はp型金属合金を含むことができる。
【0021】
図4を参照すると、さらに別の実施形態100cにおいては、ゲート構造体400の第1のセクション171が、チャネル領域150の中央部分151の上方の第1のゲート誘電体層411と、第1のゲート誘電体層411上の第1のゲート導体層421とを含むことができる。ゲート構造体400の第2のセクション172の各々は、対応する側壁152の上方の第2のゲート誘電体層412と、第2のゲート誘電体層412の上方の第2のゲート導体層422とを含むことができる。
【0022】
この実施形態100cにおいては、図2に示す第1の実施形態100aと同様に、第1のゲート導体層421及び第2のゲート導体層422は、異なる仕事関数を有する異なる導電性材料を含むことができる。
【0023】
例えば、第1のゲート導体層421は第1の金属を含むことができ、第2のゲート導体層422は、第1の金属とは異なる、より具体的には、第1の金属とは異なる仕事関数を有する、第2の金属を含むことができる。以下に詳述される形成技術があれば、第1のゲート導体層421は、第1の金属の上方に第2の金属層をさらに含むことができる。当業者であれば、この第1のゲート導体層421の有効仕事関数は、主にゲート誘電体層411に最も近い第1の金属に基づいて定められることを認識するであろう。n型電界効果トランジスタ(NFET)の場合、第1のゲート導体層421の第1の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層422の第2の金属は、p型金属又はp型金属合金を含むことができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層421の第1の金属は、p型金属又はp金属合金を含むことができ、第2のゲート導体層422の第2の金属は、n型金属又はn型金属合金を含むことができる。
【0024】
別の例において、第1のゲート導体層421は金属を含むことができ、第2のゲート導体層422は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。以下に詳述される形成技術があれば、第1のゲート導体層421は、この金属の上方にドープされたポリシリコンの層をさらに含むことができる。当業者であれば、この第1のゲート導体層421の有効仕事関数は、主にゲート誘電体層411に最も近い金属に基づいて定められることを認識するであろう。NFETの場合、第1のゲート導体層421の金属は、n型金属又はn型金属合金を含むことができ、第2のゲート導体層422のポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができる。p型電界効果トランジスタ(PFET)の場合、第1のゲート導体層421の金属は、p型金属又はp型金属合金を含むことができ、第2のゲート導体層422のポリシリコンは、n型ドーパント(例えば、リン、アンチモン、又はヒ素)でドープすることができる。
【0025】
さらに、この実施形態100cにおいては、第1のゲート誘電体層411及び第2のゲート誘電体層412は、異なる一定の電荷量を有し、随意的には異なる厚さを有する、異なる誘電体材料を含み、結果として異なる有効仕事関数がもたらされる。例えば、第1のゲート誘電体層411は、第1の高k誘電体材料を含むことができ、第2のゲート誘電体層412は、第1の高k誘電体材料とは異なり、かつ、第1の高k誘電体材料とは異なる一定の電荷量を有する、第2の高k誘電体材料を含むことができる。さらに、第1のゲート誘電体層411は第1の厚さを有し、第2のゲート誘電体層412は、第1の厚さとは異なる(例えば、示されるように、第1の厚さより厚い)第2の厚さを有することができる。以下に詳述される形成技術があれば、第2のゲート導体層412は、第2の高k誘電体材料の下方に第1の高k誘電体材料層をさらに含むことができることに留意すべきである。つまり、第1のゲート誘電体層411の第1の高k誘電体材料は、側壁152を超えて分離領域120の上に横方向に延びることができ、第2の高k誘電体材料を上方に形成することができる。従って、第2のゲート誘電体層412は、異なるタイプの高k誘電体の幾つかの層を含むことができる。
【0026】
図5を参照すると、上述の電界効果トランジスタの実施形態を形成するための方法の実施形態も開示される。この方法の実施形態は、バルク・シリコン又はシリコン・オン・インシュレータ(SOI)ウェハのような基板101を準備することを含む(502、図6を参照されたい)。
【0027】
次に、分離領域120が半導体本体110の側壁152に横方向に隣接して配置されるように、基板101上に半導体本体110及び分離領域120が形成される(504、図7を参照されたい)。例えば、従来の浅いSTI技術を用いて、基板101の上面において、半導体材料103(例えば、単結晶シリコン)内に、浅いトレンチ分離(STI)領域120を形成し、半導体材料103の残りの部分が半導体本体110を生成するようにすることができる。
【0028】
次に、半導体本体110の指定されたチャネル領域150の幅180を横切り、側壁152を超えて分離領域120の上に横方向にさらに延びるゲート構造体200、300、400が形成される(506、図1を参照されたい)。このゲート構造体200、300、400は、具体的には、チャネル領域150の中央部分151の上方の、第1の有効仕事関数を有する第1のセクション171と、チャネル領域150内の側壁152の上方(すなわち、半導体本体110と分離領域120との間の界面におけるチャネル幅のエッジの上方)の、第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクション172とを有するように形成される。第1のセクション171の第1の有効仕事関数、及びこれとは異なる第2のセクション172の第2の有効仕事関数は、側壁152における(特定的には、チャネル幅のコーナー部における)チャネル領域150の閾値電圧が、チャネル領域150の中央部分151における閾値電圧と少なくとも等しくなることを確実にする。このことを達成するために、幾つかの異なる方法の実施形態が開示される。
【0029】
本方法の1つの実施形態においては、指定されたチャネル領域150の幅を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びるゲート誘電体層211が形成される(602、図8を参照されたい)。具体的には、半導体本体110及び分離領域120の上に、高k誘電体材料を堆積することができる。次に、ゲート誘電体層211上に、より具体的には、チャネル領域150の中央部分151の真上に、第1のゲート導体層221が形成される(604、図9を参照されたい)。次いで、チャネルの側壁152の上方のゲート誘電体層211上に、第1のゲート導体層221とは異なる第2のゲート導体層222が形成される(606、図2を参照されたい)。
【0030】
具体的には、プロセス604−606は、ゲート誘電体層211の上に金属を堆積することを含むことができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。次に、この金属は、チャネルの中央部分151の上方にだけ残るように、リソグラフィによりパターン形成される(図9の要素221を参照されたい)。次に、第1の金属とは異なる仕事関数を有する第2の金属が堆積される。例えば、NFETの場合、この第2の金属は、p型金属又はp型金属合金を含むことができ、PFETの場合、この第2の金属は、n型金属又はn型金属合金を含むことができる(上述したように)。代替的に、第2の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、NFETの場合、このポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができ、PFETの場合、このポリシリコンは、n型ドーパント(例えば、リン(P)、ヒ素(As)、又はアンチモン(Sb))でドープすることができる。次に、第2の金属(又は、ドープされたポリシリコン)がリソグラフィによりパターン形成され、該第2の金属は、チャネルの中央部分151の上方の金属を横切り、チャネルの側壁152を超えて、分離領域120の上方に露出されたゲート誘電体層211の部分の上に横方向にさらに延びるようになる(図2の要素222を参照されたい)。
【0031】
本方法の別の実施形態において、チャネル領域150の中央部分151の上方にだけ、第1のゲート誘電体層311が形成される(702、図10を参照されたい)。次に、第1のゲート誘電体層311に隣接して、チャネル側壁152の上方に第2のゲート誘電体層312が形成される(704、図11を参照されたい)。この第2のゲート誘電体層312は、第1のゲート誘電体層311とは異なり、より具体的には、第1のゲート誘電体層311とは異なる一定の電荷量を有する。
【0032】
具体的には、プロセス702−704は、第1の高k誘電体材料を堆積することを含むことができる。次に、その第1の高k誘電体材料がリソグラフィによりパターン形成され、チャネルの側壁152の上方の部分が除去される(図10の要素311を参照されたい)。次に、第1の高k材料とは異なる(異なる電荷量を有する)第2の高k誘電体材料が堆積され、リソグラフィによりパターン形成され、チャネルの中央部分151の上方の、この第2の高k誘電体材料の一部分が除去される(図11の要素312を参照されたい)。第1の誘電体材料及び第2の誘電体材料は異なるものであり、かつ、別個に堆積されるので、これらは、必要に応じて(示されるような)異なる厚さを有し、所望の異なる有効仕事関数を達成するように堆積することもできる。
【0033】
プロセス702−704において、第1のゲート誘電体層311及び第2のゲート誘電体層312が形成されると、第1のゲート誘電体層311及び第2のゲート誘電体層312の両方の上に、ゲート導体層321が形成される(706、図3を参照されたい)。このゲート導体層321は、金属を堆積させ、次にリソグラフィによりパターン形成することにより形成することができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。
【0034】
本方法の別の実施形態において、指定されたチャネル領域150の幅180を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びる第1のゲート誘電体層411が形成される(802、図8を参照されたい)。次に、第1のゲート誘電体層411上に、より具体的には、チャネル領域150の中央部分151の真上に、第1のゲート導体421が形成される(804、図9を参照されたい)。次に、チャネルの側壁152の上方の第1のゲート誘電体層411上に、第1のゲート誘電体層411とは異なる(すなわち、異なる電荷量を有する)第2のゲート誘電体層412が形成される(806、図12を参照されたい)。最後に、チャネルの側壁152の上方の第2のゲート誘電体層412上に、第1のゲート導体層421とは異なる第2のゲート導体層422が形成される(808、図4を参照されたい)。
【0035】
具体的には、プロセス802−808は、指定されたチャネル領域150の幅180を横切り、チャネル側壁152を超えて分離領域120の上に横方向にさらに延びる第1の高k誘電体材料を堆積することを含むことができる(図8の要素411を参照されたい)。次に、第1の高いk誘電体材料の上に金属を堆積することができる。NFETの場合、この金属は、n型金属又はn型金属合金を含むことができ、PFETの場合、この金属は、p型金属又はp型金属合金を含むことができる。次に、この金属は、チャネルの中央部分151の上方にだけ残るように、リソグラフィによりパターン形成され、チャネルの側壁152の上方の第1の高k誘電体材料が露出される(図9の要素421を参照されたい)。次に、露出された第1の高k誘電層411及び金属421にわたって、第1の高k誘電体材料とは異なる(すなわち、異なる電荷量を有する)第2の高k誘電体材料を堆積することができる。チャネルの中央部分151の上方の以前に堆積された金属421上の第2の高k誘電体材料の一部分が除去される(すなわち、第2の高k誘電体材料がリソグラフィによりパターン形成される)(図12の要素412を参照されたい)。最後に、以前に堆積された第1の材料とは異なる仕事関数を有する第2の金属が堆積される。例えば、NFETの場合、この第2の金属は、p型金属又はp型金属合金を含むことができ、PFETの場合、この第2の金属は、n型金属又はn型金属合金を含むことができる(上述のように)。代替的に、第2の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、NFETの場合、このポリシリコンは、p型ドーパント(例えば、ホウ素(B))でドープすることができ、PFETの場合、このポリシリコンは、n型ドーパント(例えば、リン(P)、ヒ素(As)、又はアンチモン(Sb))でドープすることができる。次に、第2の金属(又は、ドープされたポリシリコン)がリソグラフィによりパターン形成され、該第2の金属が、チャネルの中央部分151の上方の金属421を横切り、チャネル側壁152を超えて、分離領域120の上に露出されたゲート誘電体層211の部分の上に横方向にさらに延びるようになる(図4の要素422を参照されたい)。
【0036】
再び図5を参照すると、ゲート構造体200、300又は400の完成後、付加的な処理を行なって、FET構造体を完成する。この付加的な処理は、これらに限られるものではないが、ハロ注入、ソース/ドレイン延長部注入、ゲート側壁スペーサ形成、ソース/ドレイン注入、シリサイド形成、層間誘電体堆積、コンタクト形成等を含む。
【0037】
本開示の目的のために、n型金属又は金属合金は、近伝導帯(near conduction band)
の金属又は金属合金(例えば、半導体本体110のEcの0.2eV内の金属又は金属合金)として定義されることに留意すべきである。例示的なn型又は金属合金は、これらに限られるものではないが、窒化チタン、窒化チタンシリコン、窒化タンタル、窒化タンタルシリコン、アルミニウム、銀、ハフニウム等を含む。これに対して、p型金属又は金属合金は、近価電子帯(near valence band)の金属又は金属合金(例えば、半導体本体110のEvの0.2eV内の金属又は金属合金)として定義される。例示的なp型金属又は金属合金は、これらに限られるものではないが、レニウム、酸化レニウム、白金、ルテニウム、酸化ルテニウム、ニッケル、パラジウム、イリジウム等を含む。さらに、高k誘電体材料は、3.9を上回る(すなわち、SiO2の誘電率を上回る)誘電率「k」を有する誘電体材料を含むことを理解すべきである。例示的な高k誘電体材料は、これらに限られるものではないが、ハフニウム・ベースの材料(例えば、HfO2、HfSiO、HfSiON、又はHfAlO)、又は他の何らかの好適な高k誘電体材料(例えば、Al2O3、TaO5、ZrO5等)を含む。
【0038】
さらに、以下の特許請求の範囲における全ての手段又はステップとの組み合わせ(ミーンズ又はステップ・プラス・ファンクション)要素の対応する構造体、材料、行為及び等価物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造体、材料、又は行為をも含むことが意図されることを理解すべきである。さらに、本発明の上記の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、又は本発明を開示された形態に限定することを意図するものでもないことを理解すべきである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を、種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。上記の説明においては、本発明の実施形態を不必要に曖昧にしないように、周知の構成要素及び処理技術は省略されている。
【0039】
また、上記の説明で用いられる用語は、特定の実施形態を説明するだけのものであり、本発明を限定することを意図したものではないことも理解すべきである。例えば、本明細書で用いられる場合、「a」、「an」及び「the」は、文脈によりそうでないことが明確に示されない限り、同様に複数形も含むことが意図されている。さらに、用語「含む(comprise)」、「含んでいる(comprising)」、及び/又は「組み込んでいる(incorporating)」は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び/又は構成要素の存在を示すが、1つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらの群の存在又は付加を除外するものではない。
【0040】
従って、改善された電界効果トランジスタ(FET)の構造体、及び該構造体を形成する方法の実施形態が上記に開示される。FET構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、FETチャネル領域の中央部分の上方の第1のセクションと、チャネル幅のエッジの上方(すなわち、チャネル領域と隣接する分離領域との間の界面の上方)の第2のセクションとを有する。第1のセクション及び第2のセクションは、これらが異なる有効仕事関数(すなわち、それぞれ第1の有効仕事関数及び第2の有効仕事関数)を有するという点で異なる(すなわち、これらは、異なるゲート誘電体層及び/又は異なるゲート導体層を有する)。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【符号の説明】
【0041】
100a−c:電界効果トランジスタの実施形態
101:基板
103:半導体材料
110:半導体本体
120:分離領域
150:チャネル領域
151:中央部分
152:側壁
160:ソース/ドレイン領域
171:第1のセクション
172:第2のセクション
180:幅
200、300、400:ゲート構造体
211:ゲート誘電体層
221、421:第1のゲート導体層
222、422:第2のゲート導体層
311、411:第1のゲート誘電体層
312、412:第2のゲート誘電体層
321:金属ゲート導体層
【特許請求の範囲】
【請求項1】
基板と、
側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
を含み、
前記ゲート構造体は、前記中央部分の上方の第1のセクションと、前記側壁の上方の、前記第1のセクションとは異なる第2のセクションとを含み、
前記第1のセクションは第1の有効仕事関数を有し、前記第2のセクションは、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する、
電界効果トランジスタ。
【請求項2】
前記第1のセクションは前記第1の有効仕事関数を有し、前記第2のセクションは前記第2の有効仕事関数を有し、前記側壁における第2の閾値電圧は、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項1に記載の電界効果トランジスタ。
【請求項3】
前記第1のセクションは、前記中央部分の上方の第1のゲート導体層を含み、
前記第2のセクションは、前記側壁の上方の第2のゲート導体層を含み、
前記第1のゲート導体層及び前記第2のゲート導体層は、異なる導電材料を含む、請求項1又は請求項2のいずれかに記載の電界効果トランジスタ。
【請求項4】
前記第1のゲート導体層は第1の金属を含み、前記第2のゲート導体層は、前記第1の金属とは異なる第2の金属を含む、請求項3に記載の電界効果トランジスタ。
【請求項5】
前記第1のゲート導体層は、前記第1の金属の上方の前記第2の金属をさらに含む、請求項4に記載の電界効果トランジスタ。
【請求項6】
前記第1のゲート導体層は金属を含み、前記第2のゲート導体層はドープされたポリシリコンを含む、請求項3に記載の電界効果トランジスタ。
【請求項7】
前記第1のセクションは、前記中央部分の上方の第1のゲート誘電体層を含み、
前記第2のセクションは、前記側壁の上方の第2のゲート誘電体層を含み、
前記第1のゲート誘電体層及び前記第2のゲート誘電体層は、異なる一定の電荷量を有する異なるゲート誘電体材料を含む、請求項1又は請求項2のいずれかに記載の電界効果トランジスタ。
【請求項8】
前記第1のゲート誘電体層は第1の高k誘電体材料を含み、前記第2のゲート誘電体層は、前記第1の高k誘電体材料とは異なる第2の高k誘電体材料を含む、請求項7に記載の電界効果トランジスタ。
【請求項9】
基板と、
側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
を含み、
前記ゲート構造体は、前記中央部分の上方の第1のセクションと、前記側壁の上方の第2のセクションとを含み、
前記第1のセクション及び前記第2のセクションが、異なるゲート誘電体層及び異なるゲート導体層を含み、前記第1のセクションは第1の有効仕事関数を有し、前記第2のセクションは、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する、電界効果トランジスタ。
【請求項10】
前記第1のセクションは前記第1の有効仕事関数を有し、前記第2のセクションは前記第2の有効仕事関数を有し、前記側壁における第2の閾値電圧は、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項9に記載の電界効果トランジスタ。
【請求項11】
前記第1のセクションは、第1の金属を含む第1のゲート導体層を含み、前記第2のセクションは、前記第1の金属とは異なる第2の金属を含む第2のゲート導体層を含む、請求項9又は請求項10のいずれかに記載の電界効果トランジスタ。
【請求項12】
前記第1のゲート導体層は、前記第1の金属の上方の前記第2の金属をさらに含む、請求項11に記載の電界効果トランジスタ。
【請求項13】
前記第1のセクションは、金属を含む第1のゲート導体層を含み、前記第2のセクションは、ドープされたポリシリコンを含む第2のゲート導体層を含む、請求項9に記載の電界効果トランジスタ。
【請求項14】
前記異なるゲート誘電体層は、異なる一定の電荷量を有する異なる高kゲート誘電体層を含む、請求項9に記載の電界効果トランジスタ。
【請求項15】
前記第2のセクションは、積層された複数のゲート誘電体層をさらに含む、請求項9に記載の電界効果トランジスタ。
【請求項16】
電界効果トランジスタを形成する方法であって、
基板を準備することと、
前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
を含み、
前記ゲート構造体を形成することは、前記チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、前記側壁の上方の前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
【請求項17】
前記第1のセクションの前記第1の有効仕事関数及び前記第2のセクションの前記第2の有効仕事関数により、前記側壁における第2の閾値電圧が、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項16に記載の方法。
【請求項18】
前記ゲート構造体を形成することは、
前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート誘電体層を形成することと、
前記チャネル領域の前記中央部分の上方の前記ゲート誘電体層上に、第1のゲート導体層を形成することと、
前記側壁の上方の前記ゲート誘電体層上に、前記第1のゲート導体層とは異なる第2のゲート導体層を形成することと、
を含む、請求項16又は請求項17のいずれかに記載の方法。
【請求項19】
前記第1のゲート導体層を形成すること及び前記第2のゲート導体層を形成することは、
第1の金属を堆積することと、
前記第1の金属が前記中央部分の上方にだけ残るように、前記第1の金属をパターン形成することと、
前記第1の金属とは異なる仕事関数を有する第2の金属を堆積することと、
前記第2の金属が、前記第1の金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記第2の金属をパターン形成することと、
を含む、請求項18に記載の方法。
【請求項20】
前記第1のゲート導体層を形成すること及び前記第2のゲート導体層を形成することは、
金属を堆積することと、
前記金属が前記中央部分の上方にだけ残るように、前記金属をパターン形成することと、
ドープされたポリシリコンを堆積することと、
前記ドープされたポリシリコンが、前記金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記ドープされたポリシリコンをパターン形成することと、
を含む、請求項18に記載の方法。
【請求項21】
前記ゲート構造体を形成することは、
前記チャネル領域の前記中央部分の上方に、第1のゲート誘電体層を形成することと、
前記第1のゲート誘電体層に隣接して前記側壁の上に、前記第1のゲート誘電体層とは異なる第2のゲート誘電体層を形成することであって、前記第1のゲート誘電体層及び前記第2のゲート誘電体層は、異なる一定の電荷量を有する、当該形成することと、
前記第1のゲート誘電体層上及び前記第2のゲート誘電体層上に、ゲート導体層を形成することと、
を含む、請求項16に記載の方法。
【請求項22】
前記第1のゲート誘電体層を形成することは、第1の高k誘電体材料を用いることを含み、前記第2のゲート誘電体層を形成することは、前記第1の高k誘電体材料とは異なる第2の高k誘電体材料を用いることを含む、請求項21に記載の方法。
【請求項23】
電界効果トランジスタを形成する方法であって、
基板を準備することと、
前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
を含み、
前記ゲート構造体を形成することは、第1のセクション及び第2のセクションが異なるゲート誘電体層及び異なるゲート導体層を有するように、前記チャネル領域の中央部分の上方の第1のセクションと、前記側壁の上方の第2のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
【請求項24】
前記ゲート構造体を形成することは、前記第1のセクションが第1の有効仕事関数を有し、前記第2のセクションが、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有するように前記ゲート構造体を形成し、前記側壁における第2の閾値電圧が、前記中央部分における第1の閾値電圧と少なくとも等しくすることを含む、請求項23に記載の方法。
【請求項25】
前記ゲート構造体を形成することは、
前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びる第1のゲート誘電体層を形成することと、
前記第1のゲート誘電体層上の前記中央部分の上方に、第1のゲート導体層を形成することと、
前記側壁の上方の前記第1のゲート誘電体層上に、前記第1のゲート誘電体層とは異なり、かつ、前記第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を形成することと、
前記第2のゲート誘電体層上及び前記第1のゲート導体層上に、前記第1のゲート導体層とは異なる第2のゲート導体層を形成することと、
を含む、請求項23又は請求項24のいずれかに記載の方法。
【請求項1】
基板と、
側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
を含み、
前記ゲート構造体は、前記中央部分の上方の第1のセクションと、前記側壁の上方の、前記第1のセクションとは異なる第2のセクションとを含み、
前記第1のセクションは第1の有効仕事関数を有し、前記第2のセクションは、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する、
電界効果トランジスタ。
【請求項2】
前記第1のセクションは前記第1の有効仕事関数を有し、前記第2のセクションは前記第2の有効仕事関数を有し、前記側壁における第2の閾値電圧は、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項1に記載の電界効果トランジスタ。
【請求項3】
前記第1のセクションは、前記中央部分の上方の第1のゲート導体層を含み、
前記第2のセクションは、前記側壁の上方の第2のゲート導体層を含み、
前記第1のゲート導体層及び前記第2のゲート導体層は、異なる導電材料を含む、請求項1又は請求項2のいずれかに記載の電界効果トランジスタ。
【請求項4】
前記第1のゲート導体層は第1の金属を含み、前記第2のゲート導体層は、前記第1の金属とは異なる第2の金属を含む、請求項3に記載の電界効果トランジスタ。
【請求項5】
前記第1のゲート導体層は、前記第1の金属の上方の前記第2の金属をさらに含む、請求項4に記載の電界効果トランジスタ。
【請求項6】
前記第1のゲート導体層は金属を含み、前記第2のゲート導体層はドープされたポリシリコンを含む、請求項3に記載の電界効果トランジスタ。
【請求項7】
前記第1のセクションは、前記中央部分の上方の第1のゲート誘電体層を含み、
前記第2のセクションは、前記側壁の上方の第2のゲート誘電体層を含み、
前記第1のゲート誘電体層及び前記第2のゲート誘電体層は、異なる一定の電荷量を有する異なるゲート誘電体材料を含む、請求項1又は請求項2のいずれかに記載の電界効果トランジスタ。
【請求項8】
前記第1のゲート誘電体層は第1の高k誘電体材料を含み、前記第2のゲート誘電体層は、前記第1の高k誘電体材料とは異なる第2の高k誘電体材料を含む、請求項7に記載の電界効果トランジスタ。
【請求項9】
基板と、
側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
を含み、
前記ゲート構造体は、前記中央部分の上方の第1のセクションと、前記側壁の上方の第2のセクションとを含み、
前記第1のセクション及び前記第2のセクションが、異なるゲート誘電体層及び異なるゲート導体層を含み、前記第1のセクションは第1の有効仕事関数を有し、前記第2のセクションは、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する、電界効果トランジスタ。
【請求項10】
前記第1のセクションは前記第1の有効仕事関数を有し、前記第2のセクションは前記第2の有効仕事関数を有し、前記側壁における第2の閾値電圧は、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項9に記載の電界効果トランジスタ。
【請求項11】
前記第1のセクションは、第1の金属を含む第1のゲート導体層を含み、前記第2のセクションは、前記第1の金属とは異なる第2の金属を含む第2のゲート導体層を含む、請求項9又は請求項10のいずれかに記載の電界効果トランジスタ。
【請求項12】
前記第1のゲート導体層は、前記第1の金属の上方の前記第2の金属をさらに含む、請求項11に記載の電界効果トランジスタ。
【請求項13】
前記第1のセクションは、金属を含む第1のゲート導体層を含み、前記第2のセクションは、ドープされたポリシリコンを含む第2のゲート導体層を含む、請求項9に記載の電界効果トランジスタ。
【請求項14】
前記異なるゲート誘電体層は、異なる一定の電荷量を有する異なる高kゲート誘電体層を含む、請求項9に記載の電界効果トランジスタ。
【請求項15】
前記第2のセクションは、積層された複数のゲート誘電体層をさらに含む、請求項9に記載の電界効果トランジスタ。
【請求項16】
電界効果トランジスタを形成する方法であって、
基板を準備することと、
前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
を含み、
前記ゲート構造体を形成することは、前記チャネル領域の中央部分の上方の、第1の有効仕事関数を有する第1のセクションと、前記側壁の上方の前記第1の有効仕事関数とは異なる第2の有効仕事関数を有する第2のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
【請求項17】
前記第1のセクションの前記第1の有効仕事関数及び前記第2のセクションの前記第2の有効仕事関数により、前記側壁における第2の閾値電圧が、前記中央部分における第1の閾値電圧と少なくとも等しくなる、請求項16に記載の方法。
【請求項18】
前記ゲート構造体を形成することは、
前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート誘電体層を形成することと、
前記チャネル領域の前記中央部分の上方の前記ゲート誘電体層上に、第1のゲート導体層を形成することと、
前記側壁の上方の前記ゲート誘電体層上に、前記第1のゲート導体層とは異なる第2のゲート導体層を形成することと、
を含む、請求項16又は請求項17のいずれかに記載の方法。
【請求項19】
前記第1のゲート導体層を形成すること及び前記第2のゲート導体層を形成することは、
第1の金属を堆積することと、
前記第1の金属が前記中央部分の上方にだけ残るように、前記第1の金属をパターン形成することと、
前記第1の金属とは異なる仕事関数を有する第2の金属を堆積することと、
前記第2の金属が、前記第1の金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記第2の金属をパターン形成することと、
を含む、請求項18に記載の方法。
【請求項20】
前記第1のゲート導体層を形成すること及び前記第2のゲート導体層を形成することは、
金属を堆積することと、
前記金属が前記中央部分の上方にだけ残るように、前記金属をパターン形成することと、
ドープされたポリシリコンを堆積することと、
前記ドープされたポリシリコンが、前記金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記ドープされたポリシリコンをパターン形成することと、
を含む、請求項18に記載の方法。
【請求項21】
前記ゲート構造体を形成することは、
前記チャネル領域の前記中央部分の上方に、第1のゲート誘電体層を形成することと、
前記第1のゲート誘電体層に隣接して前記側壁の上に、前記第1のゲート誘電体層とは異なる第2のゲート誘電体層を形成することであって、前記第1のゲート誘電体層及び前記第2のゲート誘電体層は、異なる一定の電荷量を有する、当該形成することと、
前記第1のゲート誘電体層上及び前記第2のゲート誘電体層上に、ゲート導体層を形成することと、
を含む、請求項16に記載の方法。
【請求項22】
前記第1のゲート誘電体層を形成することは、第1の高k誘電体材料を用いることを含み、前記第2のゲート誘電体層を形成することは、前記第1の高k誘電体材料とは異なる第2の高k誘電体材料を用いることを含む、請求項21に記載の方法。
【請求項23】
電界効果トランジスタを形成する方法であって、
基板を準備することと、
前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
を含み、
前記ゲート構造体を形成することは、第1のセクション及び第2のセクションが異なるゲート誘電体層及び異なるゲート導体層を有するように、前記チャネル領域の中央部分の上方の第1のセクションと、前記側壁の上方の第2のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
【請求項24】
前記ゲート構造体を形成することは、前記第1のセクションが第1の有効仕事関数を有し、前記第2のセクションが、前記第1の有効仕事関数とは異なる第2の有効仕事関数を有するように前記ゲート構造体を形成し、前記側壁における第2の閾値電圧が、前記中央部分における第1の閾値電圧と少なくとも等しくすることを含む、請求項23に記載の方法。
【請求項25】
前記ゲート構造体を形成することは、
前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びる第1のゲート誘電体層を形成することと、
前記第1のゲート誘電体層上の前記中央部分の上方に、第1のゲート導体層を形成することと、
前記側壁の上方の前記第1のゲート誘電体層上に、前記第1のゲート誘電体層とは異なり、かつ、前記第1のゲート誘電体層とは異なる一定の電荷量を有する第2のゲート誘電体層を形成することと、
前記第2のゲート誘電体層上及び前記第1のゲート導体層上に、前記第1のゲート導体層とは異なる第2のゲート導体層を形成することと、
を含む、請求項23又は請求項24のいずれかに記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2012−500485(P2012−500485A)
【公表日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2011−523384(P2011−523384)
【出願日】平成21年8月7日(2009.8.7)
【国際出願番号】PCT/EP2009/060297
【国際公開番号】WO2010/020546
【国際公開日】平成22年2月25日(2010.2.25)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成21年8月7日(2009.8.7)
【国際出願番号】PCT/EP2009/060297
【国際公開番号】WO2010/020546
【国際公開日】平成22年2月25日(2010.2.25)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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