【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】半導体及びその製造方法を提供する。
【解決手段】実施例に係る半導体素子は、高濃度の第１導電型半導体基板と、前記半導体基板上に形成された低濃度の第１導電型エピタキシャル層と、前記エピタキシャル層の所定領域に離隔して形成された複数の第２導電型ベース領域と、前記ベース領域内に形成された高濃度の第１導電型ソース領域と、前記ベース領域の間に形成された高濃度の第１導電型ドレイン領域と、前記ソース領域とベース領域を貫通して形成されたトレンチと、前記トレンチ内に形成された第１ゲート導電層と、前記基板に露出されたベース領域上に形成された第２ゲート導電層と、を含む。 （もっと読む）

【課題】セルチャネルイオン注入によるドーピング領域とソース／ドレインイオン注入による接合領域とのオーバーラップ、及び、バルブ型リセスのバルブパターン形成のための等方性エチング時の基板の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能な半導体素子の製造方法を提供すること。
【解決手段】素子分離用パッド絶縁膜を用いて半導体基板３１Ｂに素子分離構造３４を形成するステップと、パッド絶縁膜を含む基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、ハードマスクパターンをマスクとしてパッド絶縁膜及び基板をエッチングして所定リセスパターンを形成するステップと、エッチングされたパッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域３２０を形成するステップと、所定リセスパターン上にゲートパターン３８を形成するステップとを含む。 （もっと読む）

【課題】半導体基板に形成された電界効果トランジスタのソース領域やドレイン領域に生じる欠陥を抑制する。
【解決手段】半導基板１の主面上にゲート電極７Ｇを形成した後、ゲート電極７Ｇをマスクとして不純物を半導体基板１に導入することにより半導体基板１の主面に低濃度層１１を形成する。続いて、ゲート電極７Ｇの側面に第１サイドウォール１２および第２サイドウォール１３を形成した後、第１サイドウォール１２、第２サイドウォールおよびゲート電極７Ｇをマスクとして半導体基板１に窒素等をイオン打ち込みすることにより、半導体基板１の主面に結晶化抑制領域ＣＣＲを形成する。その後、第２サイドウォール１３を除去した後、半導体基板１の主面に、ソースおよびドレイン用の高濃度層を形成する。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】 トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧トレンチＭＯＳＦＥＴを製造するため、トレンチ溝の周囲に最適な濃度の不純物を注入し、また幅の広いトレンチ溝内を酸化膜で埋めること。
【解決手段】 トレンチ溝２の周囲にオフセットドレイン領域３を形成するにあたり、トレンチ内面にドープドポリシリコン膜２４を形成し、ドライブおこないトレンチ溝の側面および底面に拡散する。その後、ドープドポリシリコン膜２４を熱酸化する。その後トレンチ溝内を酸化膜で埋めるにあたり、熱酸化によりトレンチ溝２内を酸化物４で埋めるか、熱酸化によりトレンチ溝内に酸化膜を生成して溝を狭めた後、残った溝を酸化物の堆積により埋める。あるいは、複数のトレンチ溝を形成し、それらの中を酸化物で埋めると共に、トレンチ間の基板部分を熱酸化して酸化膜に変える。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】 低コストで短工期であり低消費電力および高駆動能力、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする製造方法を提供することを目的とする。
【解決手段】 CMOSを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法において、低濃度ドレインを構成するシリコン領域を上方に拡大することで、サージ入力時でのドレイン領域の抵抗を軽減し局所的な温度上昇を抑えることで、熱破壊を抑止し、トランジスタの設計自由度を高めたパワーマネージメント半導体装置やアナログ半導体装置の製造の実現を特徴とする。 （もっと読む）

【課題】優れたデバイス特性（例えば、優れたホウ素バリア性）を有する酸窒化膜を含む電子デバイス用材料及びその製造方法を提供する。
【解決手段】本発明の電子デバイス用材料は、電子デバイス用基材と、該基材上に配置されたシリコン酸窒化膜とを少なくとも含み、シリコン酸窒化膜は、アンテナを用いてシリコン酸化膜表面をＡｒガスと窒素ガスとを用いたプラズマにより圧力が７〜２６０Ｐａの範囲で窒化して形成され、プラズマによるダメージが少なく、シリコン酸窒化膜は、該シリコン酸窒化膜の厚さ方向に、酸窒化膜表面付近に窒素原子を多く含み、シリコン酸窒化膜は、シリコン酸窒化膜表面側から０〜１．５ｎｍの範囲における窒素原子含有量の最大値Ｎ_sが１８〜３０ａｔｍ％の窒素含有領域と、シリコン酸窒化膜の、基材との対向面から０〜０．５ｎｍの範囲における窒素原子含有量の最大値Ｎ_bが０〜１０ａｔｍ％の窒素含有領域と、を有する。 （もっと読む）

【課題】高速アニール処理や頻繁なクリーニング処理を必要とすることなく、不純物含有量の少ないアモルファス薄膜を基板上に効率良く形成する事が可能な半導体装置の製造方法を提供する。
【解決手段】基板４を反応室１内に搬入する工程と、前記反応室内に原料を供給する工程と、前記反応室内をパージする工程と、前記反応室内に反応物を供給する工程と、前記反応室内をパージする工程と、を複数回繰り返すことにより基板上に膜を形成する工程と、前記膜形成後の基板を前記処理室内から搬出する工程と、を有する半導体装置の製造方法であって、前記原料は酸素原子とハフニウム原子を含む原料を含み、前記膜はハフニウムを含む膜であり、前記原料を供給する工程では、基板温度を４００℃以上４５０℃以下とすることを特徴とする。 （もっと読む）

【課題】Ｉ_ｄ−Ｖ_ｇ特性のハンプを従来よりも小さくすることができる半導体装置の製造方法を提供する。
【解決手段】ＳＴＩ膜１０で囲まれた素子形成領域１１に形成されたＰウェル領域２２に、トランジスタの閾値電圧を調整するためのボロンを注入し、不純物注入領域２３を形成する。ランプを加熱源に用いた急速加熱装置にシリコン基板２０を載置し、素子形成領域１１をウェット酸化してゲート酸化膜２４を成膜する。５０℃／ｓｅｃのレートで１０００℃までシリコン基板を昇温し、昇温したシリコン基板の温度を１００秒間維持する。更に、冷却時も昇温時と同様に急速に冷却することが好ましい。 （もっと読む）

【課題】低いオン抵抗を実現可能な構造を有する、窒化物半導体を用いたエンハンスメント（ノーマリーオフ）型電界効果トランジスタ、とその製造方法の提供。
【解決手段】ＡｌＧａＮ電子供給層１０４上に、それと同じか、より大きなＡｌ組成のＡｌＧａＮからなり、ｎ型不純物が２×１０¹⁹ｃｍ^-3以上ドーピングされ、厚さが２〜１０ｎｍ範囲のコンタクト層１０５を設け、ソース電極１０６とドレイン電極１０７の間の一部でコンタクト層１０５をエッチング除去して形成する第１のリセス１１０と、第１のリセス内の一部で電子供給層１０４を薄くして形成する第２のリセス１１２とを有し、第２のリセス内をゲート絶縁膜１１３とＴ型ゲート電極１０８で隙間なく埋め込み、Ｔ型ゲート電極１０８の傘の下の絶縁膜１０９による段差を利用して自己整合的にＴ型ゲート電極１０８に隣接してコンタクト層１０５上にオーミック補助電極１１４を形成する。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。 （もっと読む）

【課題】 高誘電率ゲート絶縁層と、ゲート電極界面において、低誘電率界面層が生成し、絶縁層全体の誘電率を低下させる。さらにシリサイド反応により、しきい値がシフトするという問題を解決する。
【解決手段】
高誘電率ゲート絶縁層１０３の上の界面において、シリコンの拡散、シリコンとのシリサイド生成反応および低誘電率界面層の生成を起こすことのない、かつＳｉＯ_２と比して十分高い誘電率をもつＬａとＡｌを含む金属酸化物層である絶縁層１０１２をバリア層として具備した構造を提供する。 （もっと読む）

シリコンおよび酸素を備えるゲート誘電体を形成するための方法が提供される。該ゲート誘電体はまた、窒素または別の高ｋ材料を含んでもよい。一態様では、該ゲート誘電体を形成するステップは、酸化シリコン層を形成するために酸化雰囲気において基板をアニーリングする工程と、気相堆積法によって該酸化シリコン層上に窒化シリコン層や高ｋ層を堆積する工程と、該窒化シリコン層や高ｋ層の上部表面を酸化する工程と、該基板をアニーリングする工程とを含む。該ゲート誘電体は、集積処理システム内に形成されてもよい。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置は、シリコンを含む半導体基板と、前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、を備える。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）