【課題】ＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制する。
【解決手段】半導体装置は、基板１９と、この基板上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。そして、下地面１１ａの、これら第１主電極４１ａ及び第２主電極４１ｂ間に挟まれた領域内に、ゲート形成用凹部２７が形成されている。更に、半導体装置はゲート絶縁膜２９を具えている。そして、このゲート絶縁膜は、最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。また、半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極４３を具えている。 （もっと読む）

【課題】Ｇｅを含有する半導体基板に効果的な洗浄方法が適用された半導体装置の製造方法を提供する。
【解決手段】Ｇｅを含有する半導体基板を、ＨＣｌガス、ＨＢｒガスまたはＨＩガスの少なくとも一種を含むハロゲン化ガスで洗浄処理を行うことを特徴とする半導体装置の製造方法。Ｇｅを含有する半導体基板を、７５℃以上１１０℃以下のＨＣｌ溶液で洗浄処理を行うことを特徴とする半導体装置の製造方法。例えば、ＭＩＳＦＥＴのゲート絶縁膜の前処理、ソース・ドレイン電極形成の前処理、コンタクトの金属プラグ形成の前処理に適用される。 （もっと読む）

【課題】 （１１１）表面のシリコン（Ｓｉ）基板に、原子レベルで超平坦な表面を実現する。
【解決手段】 シリコン基板（１１１）表面を、予め、フッ化アンモニウム（ＮＨ_４Ｆ）溶液で表面処理した後、濃度６８％，沸点１２０．７℃の共沸硝酸溶液内に浸漬して、前記シリコン基板表面に二酸化シリコン（ＳｉＯ_２）主体の被膜を形成し、ついで、濃度４０重量％のフッ化アンモニウム（ＮＨ_４Ｆ）溶液で上記二酸化シリコン（ＳｉＯ_２）主体の被膜をエッチング除去する。ＡＦＭ像では、バイレイヤー ステップが観測され、表面粗さの指標（ＲＭＳラフネス値）が0.07nmと判定され、原子レベルでの超平坦な表面が形成できた。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。 （もっと読む）

【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
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【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。 （もっと読む）

【課題】パンチスルーの発生を抑制すると共に、ソース、ドレインの寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】凹部１３が形成された半導体基板１と、凹部１３の底面上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極５と、ゲート電極５とその直下６とを含む領域の両側の半導体基板１にそれぞれ形成された第１導電型のＳ／Ｄ層７と、半導体基板１に形成された第２導電型のハロー層９と、を備え、Ｓ／Ｄ層７は、凹部１３の直下の領域に形成された低濃度の第１不純物層７ａと、凹部１３の側面に隣接する領域に形成された高濃度の第２不純物層７ｂと、を有し、ハロー層９は、第１不純物層７ａの直下の領域に形成され、且つ第２不純物層７ｂの直下の領域には形成されていない。 （もっと読む）

【課題】 高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極４Ａをドレイン側Ｎ^-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ^-拡散層２ｂにキャリアを誘起することができるので、前提技術に比べて、ＯＮ抵抗を低下させることができる。これによって、第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ⁺拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術のドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術とほぼ同じＯＦＦ耐圧を得ることができる。 （もっと読む）

【課題】チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】フィールド・プレート電極下の絶縁膜における電界集中を抑制することを課題とする。
【解決手段】本発明に係る半導体装置の製造方法は、表面に素子分離層形成領域と保護絶縁膜形成領域とを備えた半導体基板を準備する工程と；前記表面を覆う酸化膜を形成する工程と；前記酸化膜を覆う窒化膜を形成する工程と；前記素子分離形成領域上の前記絶縁膜を開口すると共に、前記保護絶縁膜形成領域上の前記絶縁膜に前記保護絶縁膜形成領域上の酸化膜を部分的に開口する開口パターンを形成する工程と；前記酸化膜を熱酸化させて、前記保護絶縁膜上に保護絶縁膜を形成し、前記素子分離層形成領域上に素子分離層を形成する工程と；前記窒化膜を除去する工程と；前記半導体基板の表面上に前記保護絶縁膜に接続するゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程とを有することを特徴とする。 （もっと読む）

【課題】プラズマのエッチング工程によって発生する素子特性および信頼性の劣化を防止することのできる半導体素子のゲート形成方法と、プラズマのエッチング工程によって発生する上部の隅部における電界の集中現象を防止することのできる半導体素子のゲート形成方法を提供すること。
【解決手段】支持基板と、埋め込み絶縁層および半導体層からなる基板を備えるステップと、蒸気エッチング工程で前記半導体層をエッチングして互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、前記第１トレンチおよび第２トレンチを備える前記基板の上面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート導電膜を形成するステップとを含む半導体素子のトリプルゲート形成方法を提供する。 （もっと読む）

【課題】少ない工程でオーミック抵抗が小さく、界面準位が少なく、移動度が大きい窒化物系III−Ｖ族化合物半導体を用いたノーマリオフ型のＭＯＳ電界効果トランジスタおよびその製造方法を提供することを課題とする。
【解決手段】窒素面を有するストレス緩和されたＡｌＮ層、前記ＡｌＮ層の窒素面上に形成されたＡｌ_xＧａ_1-xＮ（０≦ｘ＜１）層、前記Ａｌ_xＧａ_1-xＮ層上に形成されたオーミック電極からなるソース／ドレイン電極、前記ソース／ドレイン電極間に形成された酸化領域、および前記酸化領域上に形成されたゲート電極を有することを特徴とするＭＯＳ電界効果トランジスタにより、上記の課題を解決する。 （もっと読む）

【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。 （もっと読む）

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】 トレンチを有する半導体装置の駆動能力を向上させる。
【解決手段】 トランジスタのL長と同じ距離かそれより短い距離の深さのトレンチを有すること、さらにトレンチの底部に埋め込み層を用いることで、ソース高濃度拡散層下端あるいはドレイン高濃度拡散層下端からトレンチ底面までの実効的なチャネル長をトレンチ上面のゲート長よりも短くすることができ、駆動能力を向上させることができる。 （もっと読む）

【課題】 他の半導体素子とのオンチップ化が容易で高駆動能力を有する半導体装置を提供する。
【解決手段】 半導体基板１に設けられた第１導電型ウェル領域２に、トレンチ領域１２を複数本設けられており、ソース電極１０は、前記トレンチ領域１２の間の基板表面に設けられた第２導電型ソース領域６とオーミック接合されている。また、第２導電型ソース領域６と隣接して第１導電型高濃度領域１１が設けられており、第２導電型ソース領域６と共にソース電極１０にバッティングコンタクトされ、基板電位が固定されるようになっている。第２導電型ドレイン領域５はトレンチ領域１２の底部に設けられており、トレンチ領域１２の内部に埋め込まれたドレイン電極９によって基板表面に取り出されている。ゲート電極４ａ、４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向流れ、半導体装置がオン状態となる。 （もっと読む）