半導体装置及び半導体装置の製造方法並びにデータ処理システム
【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域K内に設けられたトレンチ100と、トレンチ100と第1素子分離領域S1との間の活性領域Kに形成されたフィン型チャネル領域185と、第1素子分離領域S1に埋設され、第1ゲート絶縁膜141を介してフィン型チャネル185と接する第1ゲート電極151と、トレンチ100に埋設され、第2ゲート絶縁膜191を介してフィン型チャネル185と接する第2ゲート電極225と、フィン型チャネル185と接続され、活性領域K内において第2ゲート電極225を挟んでトレンチ100の両側に位置するソース/ドレイン拡散領域241とを具備してなるトレンチゲート型MOSトランジスタTrを有する半導体装置1を採用する。
【解決手段】活性領域K内に設けられたトレンチ100と、トレンチ100と第1素子分離領域S1との間の活性領域Kに形成されたフィン型チャネル領域185と、第1素子分離領域S1に埋設され、第1ゲート絶縁膜141を介してフィン型チャネル185と接する第1ゲート電極151と、トレンチ100に埋設され、第2ゲート絶縁膜191を介してフィン型チャネル185と接する第2ゲート電極225と、フィン型チャネル185と接続され、活性領域K内において第2ゲート電極225を挟んでトレンチ100の両側に位置するソース/ドレイン拡散領域241とを具備してなるトレンチゲート型MOSトランジスタTrを有する半導体装置1を採用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものであり、特に、トレンチゲートトランジスタを備えた半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものである。
【背景技術】
【0002】
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、閾値電圧の低下やサブスレッショルド特性(所謂S-Factor)の悪化が問題となっている。これを抑制する高性能トランジスタとして、SOI基板(Silicon On Insulator)を用いたフィン型電界効果トランジスタ(以下、Fin型FETという)が注目されている。また、下記特許文献1、2には、改良されたFin型FETとして、活性領域内に形成するトレンチ内部にフィン状のSOI構造を形成し、これをチャネルに用いるトランジスタ構造が記載されている。
【特許文献1】特開2007−158269号公報
【特許文献2】特開2007−258660号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記の従来技術において、使用されるSOI基板は、通常の単結晶シリコン基板よりも高価であり、汎用DRAMのような低コストでの製造が望まれるような製品に対しては適用が困難である問題があった。
また、特許文献1、2に記載されたFIN型FETは空乏型トランジスタであるため、チャネル領域となるシリコン層が薄く、チャネル領域の不純物濃度によってトランジスタの閾値電圧を調整することが難しいという問題があった。そのため、薄いシリコン層をチャネル領域とするFin型FETであっても、閾値の制御が容易なトランジスタを有する半導体装置が望まれている。
【0004】
本発明は、上記事情に鑑みてなされたものであって、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供することを目的とする。
【課題を解決するための手段】
【0005】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に形成されたトレンチゲート型MOSトランジスタを有する半導体装置であって、前記半導体基板には、STI構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第1素子分離領域と、前記活性領域の長手方向両側に位置する第2素子分離領域とから構成されてなり、前記トレンチゲート型MOSトランジスタが、前記活性領域内に設けられたトレンチと、前記トレンチと前記第1素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、前記第1素子分離領域に埋設され、第1ゲート絶縁膜を介して前記フィン型チャネルと接する第1ゲート電極と、前記トレンチに埋設され、第2ゲート絶縁膜を介して前記フィン型チャネルと接する第2ゲート電極と、前記フィン型チャネルと接続され、前記活性領域内において前記第2ゲート電極を挟んで前記トレンチの両側に位置するソース/ドレイン拡散領域と、を具備してなることを特徴とする。
【0006】
上記の半導体装置によれば、トレンチと第1素子分離領域との間の活性領域にフィン型チャネル領域が形成され、トレンチにトレンチゲート電極となる第2ゲート電極が形成されるとともに、第1素子分離領域にはバックゲート電極となる第1ゲート電極が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型MOSトランジスタを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【0007】
また、本発明の半導体装置においては、前記第1素子分離領域は少なくとも、前記半導体基板上に位置する第1素子分離絶縁膜と、前記第1素子分離絶縁膜上に位置する前記第1ゲート電極との積層膜で構成され、前記第2の素子分離領域は、第2素子分離絶縁膜の単層膜で構成されることが好ましい。
上記の半導体装置によれば、第1ゲート電極の下方に第1素子分離絶縁膜が配置され、第2素子分離領域には第2素子分離絶縁膜が形成されているので、第1、第2素子分離絶縁膜によって活性領域を確実に分断することができる。
【0008】
更に、本発明の半導体装置においては、前記第1ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することが好ましい。
上記の半導体装置によれば、第1ゲート電極がフィン型チャネル領域の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【0009】
また、本発明の半導体装置においては、前記第1ゲート電極は、少なくとも金属を含んで構成されることが好ましい。
上記の半導体装置によれば、第1ゲート電極が金属を含んで構成されているので、第1ゲート電極を低抵抗化することができ、デバイスの高速動作が可能になる。
【0010】
また、本発明の半導体装置においては、前記第1ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることが好ましい。
上記の半導体装置によれば、第1ゲート電極の底面の位置がフィン型チャネル領域の最下端部より深い位置にあるので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【0011】
更に、本発明の半導体装置においては、前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第1トレンチ部と連通する前記第2トレンチ部とから構成され、前記フィン型チャネル領域は、前記第1のトレンチ部と前記第2のトレンチ部とにより区画形成されるとともに、前記最下端部が前記第2トレンチ部によって前記半導体基板から分断されていることが好ましい。
上記の半導体装置によれば、フィン型チャネル領域が、第1のトレンチ部と第2のトレンチ部とにより区画形成され、その最下端部が第2トレンチ部によって半導体基板から分断されているので、第2ゲート電極とソース/ドレイン拡散領域の電位差が閾値を超えたときに電流がフィン型チャネル領域を流れ、半導体基板には電流が流れないか、流れにくくなる。これにより、第2ゲート電極の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域が完全空乏化されるので、高価なSOI基板を用いることなく、SOI構造のチャネルを形成できる。
【0012】
また、本発明の半導体装置においては、前記フィン型チャネルは、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることが好ましい。
上記の半導体装置によれば、トレンチを挟んで活性領域の幅方向両側にフィン型チャネル領域が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【0013】
更に、本発明の半導体装置においては、前記トレンチゲート型MOSトランジスタとこのトレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることが好ましい。
上記の半導体装置によれば、トレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【0014】
また、本発明の半導体装置においては、前記記憶素子がキャパシタであることが好ましい。
上記の半導体装置によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ(DRAM)を構成できる。
【0015】
更に、本発明の半導体装置においては、前記記憶素子が相変化素子であることが好ましい。
上記の半導体装置によれば、記憶素子を相変化素子とすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ(PRAM)を構成できる。
【0016】
次に、本発明のデータ処理システムは、先の何れかに記載の半導体装置を備えていることを特徴とする。
上記のデータ処理システムによれば、データ処理システムの小型化、高性能化が図られる。
【0017】
次に、本発明の半導体装置の製造方法は、先の何れか一項に記載の半導体装置の製造方法であって、半導体基板の活性領域の幅方向両側となる位置に、第1ゲート絶縁膜と第1ゲート電極とを少なくとも形成して前記半導体基板に第1素子分離領域を形成する第1素子分離領域形成工程と、前記半導体基板の前記活性領域の長手方向両側となる位置に第2素子分離領域を形成すると同時に、前記第1素子分離領域と前記第2素子分離領域とに囲まれた前記活性領域を形成する第2素子分離領域形成工程と、前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第1素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、前記トレンチの内部に第2ゲート絶縁膜を形成するとともに前記トレンチを埋める第2のゲート電極を形成する第2ゲート形成工程と、前記第2ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース/ドレイン拡散領域を形成するソース/ドレイン形成工程と、を具備してなることを特徴とする。
上記の半導体装置の製造方法によれば、第1素子分離領域を形成する際に、第1ゲート絶縁膜と第1ゲート電極とを形成し、また、トレンチを形成する際に、トレンチと第1素子分離領域との間の活性領域にフィン型チャネル領域を区画形成するので、第1ゲート電極がフィン型チャネル領域のバックゲートとして機能する半導体装置を製造することができる。
【0018】
また、本発明の半導体装置の製造方法においては、前記第1素子分離領域形成工程が、前記半導体基板に素子分離用の第1素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第1素子分離溝の底部に第1素子分離絶縁膜を埋め込む工程と、前記第1素子分離絶縁膜より上側の前記凸部の側壁面に前記第1ゲート絶縁膜を形成する工程と、前記第1素子分離絶縁膜および前記第1ゲート絶縁膜を覆うように前記第1ゲート電極を第1素子分離溝に埋め込む工程とを具備してなることが好ましい。
上記の半導体装置の製造方法によれば、第1素子分離溝に第1素子分離絶縁膜を形成し、凸部の側壁面に第1ゲート絶縁膜を形成し、更に第1ゲート電極を形成するので、第1素子分離領域によって活性領域を区画形成できると同時に、バックゲートとなる第1ゲート電極を形成できる。
【0019】
更に、本発明の半導体装置の製造方法においては、前記第1ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることが好ましい。
上記の半導体装置の製造方法によれば、第1ゲート電極の底面を、フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域の全体に印加することが可能な半導体装置を製造できる。
【0020】
また、本発明の半導体装置の製造方法においては、前記トレンチ形成工程が、前記活性領域内に、略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有し前記第1トレンチ部と連通する前記第2トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第1のトレンチ部と前記第2のトレンチ部とによって区画形成されるとともに、前記最下端部を前記第2トレンチ部によって前記半導体基板から分断させることが好ましい。
上記の半導体装置の製造方法によれば、第1トレンチ部と第2トレンチ部を形成すると同時に、フィン型チャネル領域を形成すると共にフィン型チャネル領域を半導体基板から分断させることができ、SOI構造のチャネルを容易に形成できる。
【発明の効果】
【0021】
本発明によれば、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供できる。
【発明を実施するための最良の形態】
【0022】
以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の実施形態である半導体装置を示す図であって、(a)は平面模式図であり、(b)は(a)のA−A’線に対応する断面模式図であり、(c)は(a)のB−B’線に対応する断面模式図である。また、図2〜図27は、本発明の実施形態である半導体装置の製造方法を説明する工程図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0023】
(半導体装置)
図1に示す半導体装置1は、半導体基板101に形成されたトレンチゲート型MOSトランジスタTrを具備して概略構成されている。図1は、本発明の半導体装置1をn型MOSFET構造で構成されるDRAM(Dynamic Random Access Memory)のメモリセルトランジスタに適用した場合のレイアウトの1例を示している。
図1(a)に示すように、半導体基板101には、STI構造の素子分離領域Sと、素子分離領域Sに囲まれた複数の活性領域Kとが形成されている。図1(a)に示す活性領域Kは、平面視長方形状に区画形成されており、活性領域K同士がその長手方向に沿って規則的に配列されている。各活性領域Kを囲む素子分離領域Sは、第1素子分離領域S1と第2素子分離領域S2とから構成されている。第1素子分離領域S1は、活性領域Kの幅方向両側に位置するとともに活性領域Kの長辺方向に沿って延在している。また、第1素子分離領域S1には、図1(a)に示すように、バックゲートとなる第1ゲート電極3が配置されている。一方、第2素子分離領域S2は、活性領域Kの長手方向両側に位置するとともに、第1素子分離領域S1に挟まれている。
また、活性領域Kには、各々2本のワード線2が交差するように配設される。ワード線2と交差する活性領域Kにはトレンチ100が設けられており、トレンチ100はワード線2によって埋設されている。ワード線2は、トレンチゲートとなる第2のゲート電極225を構成している。
【0024】
図1(b)は、図1(a)に示した平面図の、ワード線2に平行で活性領域Kの短辺方向のA−A’線に対応する断面模式図である。また、図1(c)は、ワード線2に交差し活性領域Kの長辺方向のB−B’線に対応する断面模式図である。なお、図2以降についても、同じ構成で示している。
【0025】
まずA−A’断面となる図1(b)に示すように、半導体基板101には、活性領域Kと第1素子分離領域S1とが形成されている。第1素子分離領域S1は、半導体基板101に設けられた第1素子分離溝11aに、第1素子分離絶縁膜131が埋め込まれたSTI構造の素子分離領域である。一方、活性領域Kは、第1素子分離溝11aを設けることによって半導体基板101上に形成された半導体からなる凸部Tである。
【0026】
第1素子分離溝11aには、第1素子分離絶縁膜131と、第1ゲート電極151(図1(a)における符号3)と、ゲート電極絶縁用のシリコン酸化膜161とが順次積層されている。また、第1素子分離絶縁膜131と半導体基板101との間には、第1素子分離溝11aの内壁の絶縁膜となるシリコン酸化膜121が積層されている。また、第1ゲート電極151と対向する凸部Tの側壁面T1に第1ゲート絶縁膜141が積層されている。第1ゲート電極151と対向する活性領域Kには、フィン型チャネル領域185が形成されている。従って、第1ゲート電極151は、第1ゲート絶縁膜141を介してフィン型チャネル領域185と対向している。
【0027】
次に、活性領域Kには、トレンチ100が設けられている。トレンチ100は、半導体基板101に対して略垂直な壁面100aを有する第1トレンチ部100bと、断面形状が略円弧状な壁面100cを有するとともに第1トレンチ部100bと連通する第2トレンチ部100dとから構成されている。トレンチ100の壁面100a及び100cには、第2ゲート絶縁膜191が形成されている。
【0028】
また、トレンチ100と第1素子分離領域S1との間の活性領域Kには、一対のフィン型チャネル領域185が形成されている。一対のフィン型チャネル領域185は、トレンチ100を挟んで相互に対向している。各フィン型チャネル領域185は、第1のトレンチ部100bと第2のトレンチ部100dとによって区画形成されており、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断されている。一方、フィン型チャネル領域185は、後述するソース/ドレイン拡散領域241と接続されている。また、フィン型チャネル領域185は、第1トレンチ部100bと第1ゲート電極151との間に配置されている。そして、フィン型チャネル領域185は、第1ゲート絶縁膜141を介して第1のゲート電極151と接している。この第1ゲート電極151は、フィン型チャネル領域185の長手方向と平行な方向に延在している。また、第1ゲート電極151は、その底面151aの位置が、フィン型チャネル領域185の最下端部185aより深い位置に位置している。
【0029】
一方、トレンチ100の内部はポリシリコン層201が埋設され、ポリシリコン層201の上には低抵抗膜211およびキャップ絶縁膜221が積層されている。ポリシリコン層201と低抵抗膜211とによって第2ゲート電極225が構成されている。フィン型チャネル領域185は、第2ゲート絶縁膜191を介して第2ゲート電極225と接している。
【0030】
また、第1のゲート電極151上にはシリコン酸化膜161があり、このシリコン酸化膜161によって第1ゲート電極151と第2ゲート電極225とを絶縁している。
【0031】
一方、B−B’断面となる図1(c)に示すように、シリコン酸化膜からなる第2素子分離絶縁膜171が、活性領域Kの長手方向両側に配設されている。第2素子分離領域S2は、この第2素子分離絶縁膜171の単層膜で構成されている。また、B−B’断面に示すように、活性領域Kには二つのトレンチ100が設けられている。また、活性領域Kには、ソース/ドレイン拡散領域となる不純物拡散領域241が形成されている。各トレンチ100は、第2ゲート絶縁膜191を介してソース/ドレインとなる不純物拡散領域241と接している。また、不純物拡散領域241は、フィン型チャネル領域185に接続された状態で、第2ゲート電極225を挟んでトレンチ100の両側に位置している。また、不純物拡散領域241にはコンタクトプラグ251が接続されている。更に、第2ゲート電極225およびキャップ絶縁膜221の側壁にはサイドウオール231が設けられており、サイドウオール231によってコンタクトプラグ251と第2ゲート電極225とを絶縁している。
【0032】
以上説明したように、本実施形態の半導体装置1には、トレンチゲート型MOSトランジスタTrが備えられている。このトレンチゲート型MOSトランジスタTrは、活性領域K内に設けられたトレンチ100と、フィン型チャネル領域185と、第1ゲート絶縁膜141を介してフィン型チャネル領域185と接する第1ゲート電極151と、第2ゲート絶縁膜191を介してフィン型チャネル領域185と接する第2ゲート電極225と、ソース/ドレイン拡散領域を構成する不純物拡散領域241によって構成されている。このトレンチゲート型MOSトランジスタTrにおいては、第1素子分離領域S1に備えられた第1ゲート電極151がバックゲートとして機能し、トレンチ100に一部が埋め込まれた第2ゲート電極225がトレンチゲートとして機能するように構成されている。そして、第1、第2ゲート電極151、225によってトランジスタTrを駆動できるようになっている。また、このトランジスタTrにおいては、第1素子分離領域S1と対向する活性領域Kにフィン型チャネル領域185が形成され、第2トレンチ部100dが略球状にエッチングされて形成されることで、フィン型チャネル領域185と半導体基板101とが電気的に分離されている。そして、フィン型チャネル領域185の長手方向と平行な方向に延在するバックゲート(第1ゲート電極151)によって、トランジスタTrの閾値電圧を調整することが可能となっている。
【0033】
(半導体装置の製造方法)
次に、本実施形態の半導体装置1の製造方法について、図面を参照して説明する。本実施形態の半導体装置の製造方法は、第1素子分離領域形成工程と、第2素子分離領域形成工程と、トレンチ形成工程と、第2ゲート形成工程と、ソース/ドレイン形成工程と、から概略構成されている。以下、各工程について順次説明する。
【0034】
(第1素子分離領域形成工程)
第1素子分離領域形成工程では、半導体基板101の活性領域Kの幅方向両側となる位置に、第1ゲート絶縁膜141と第1ゲート電極151とを少なくとも形成して半導体基板101に第1素子分離領域S1を形成する。
【0035】
具体的には、まず図2に示すように、p型のシリコンからなる半導体基板101の表面に、通常の熱酸化法によって例えば厚さ10nmのシリコン酸化膜111を成長させる。次いで、LP-CVD法により例えば厚さ150nmのシリコン窒化膜112を堆積した後、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜112とシリコン酸化膜111をパターニングすることにより、活性領域Kの形成位置に対応する複数のスリットパターン11を形成する。スリットパターン11には、半導体基板101の表面101aが露出した状態になる。
【0036】
次に、図3に示すように、シリコン窒化膜112をマスクとして、スリットパターン11に露出したシリコン基板101を例えば200nmの深さまでエッチングして第1素子分離溝11aを形成する。図3(a)では、第1素子分離溝11aの平面視形状を点線で示している。この第1素子分離溝11aが第1素子分離領域S1となる。また、第1素子分離溝11aの形成によって、半導体基板101に活性領域Kとなる凸部Tが設けられる。なお、図3以降の図面では、製造方法の説明の理解を容易にするために、スリットパターン11の形成位置を点線で示す。
【0037】
次に、図4に示すように、熱酸化法によって例えば厚さ10nmのシリコン酸化膜121を第1素子分離溝11aの内壁に成長させる。
【0038】
次に図5に示すように、回転塗布法により塗布絶縁膜131aを塗布する。このとき回転塗布法の特性により、塗布絶縁膜131aは第1素子分離溝11aの底部で厚く、第1素子分離溝11aの底部以外では薄く塗布される。塗布絶縁膜131aは第1素子分離溝11aの底部で例えば厚さ70nmとなるように塗布する。次いで、その後、酸素雰囲気中で熱処理を行うことにより塗布絶縁膜131aを改質する。
【0039】
次に図6に示すように、HF溶液を用いて塗布絶縁膜131a及びシリコン酸化膜121を例えば20nm程度までウエットエッチングする。ここでのエッチング量は凸部Tの側壁面T1上の塗布絶縁膜131a及びシリコン酸化膜121が完全に除去される程度に設定すればよい。この段階で第1素子分離領域S1となる第1素子分離溝11aの底部に第1素子分離絶縁膜131が埋め込まれる。
【0040】
次に図7に示すように、熱酸化法によって例えば厚さ6nmのシリコン酸化膜を、第1素子分離絶縁膜131よりも上側に位置する凸部Tの側壁面T1上に成長させる。このシリコン酸化膜は第1のゲート絶縁膜141となる。
【0041】
次に図8に示すように、LP−CVD法を用いて、リンが1×1020/cm3の濃度でドープされたポリシリコン層151bを、半導体基板101の全面に形成する。ポリシリコン層151bは、B−B’断面において例えば厚さ40nmとなるように堆積する。これにより、凸部T及び第1素子分離溝11aがポリシリコン層151bによって埋められる。
【0042】
次に図9に示すように、シリコン窒化膜112をストッパとするCMP法によってポリシリコン層151bを研磨除去し、続いて例えばHBr及びO2を含む混合ガスを用いた異方性ドライエッチングを行い、ポリシリコン層151bをシリコン窒化膜112の表面からさらに50nmの深さまでエッチバックする。この段階で、第1の素子分離絶縁膜131の上に積層されたバックゲート電極となる第1ゲート電極151が形成される。第1ゲート絶縁膜141は、第1ゲート電極151によって覆われる。
また、第1ゲート電極151を形成する際には、第1ゲート電極151の底面151aが、フィン型チャネル領域185の最下端部185aとなる位置よりも深い位置に設けるように調整する。この位置の調整は、第1素子分離絶縁膜131の厚みを調整することによって行ってもよく、後述のトレンチ形成工程においてトレンチ100の形成時に調整してもよい。
【0043】
次に図10に示すように、半導体基板101の全面に、LP−CVD法によりシリコン酸化膜161を例えば100nm程度の厚みに堆積する。
【0044】
次に図11に示すように、シリコン窒化膜112をストッパとするCMP法によってシリコン酸化膜161を研磨除去することにより、第1のゲート電極151上のみにシリコン酸化膜161を埋め込む。このシリコン酸化膜161は後述する第2素子分離領域S2を形成する際の半導体基板101(シリコン)のエッチング時に、第1ゲート電極151に対するエッチングのマスクとして機能する。また、このシリコン酸化膜161は、第1ゲート電極151と第2ゲート電極225の絶縁膜としても機能する。
【0045】
(第2素子分離領域形成工程)
次に、第2素子分離領域形成工程では、半導体基板101の活性領域Kの長手方向両側となる位置に第2素子分離領域S2を形成すると同時に、第1素子分離領域S1と第2素子分離領域S2とに囲まれた活性領域Kを形成する。
【0046】
具体的には、まず図12に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、 シリコン窒化膜112及びシリコン酸化膜111を長手方向に沿って複数に分断するようにパターニングすることで、第2素子分離領域S2に対応するスリットパターン12を設ける。スリットパターン12を設けることで、半導体基板101が露出される。このとき、ゲート電極絶縁用のシリコン酸化膜161が残存するように、シリコン酸化膜111のエッチング量を15nm程度とするが望ましい。
【0047】
次に図13に示すように、シリコン窒化膜112をマスクとして、スリットパターン12から露出した半導体基板101を例えば200nmの深さまで選択的にエッチングして第2素子分離領域S2となる第2素子分離溝12aを形成する。スリットパターン12内には、半導体基板101の他にゲート電極絶縁用のシリコン酸化膜161も露出されている。図13の工程では、スリットパターン12内の半導体基板101のみを選択的にエッチングすることで、シリコン窒化膜112及びシリコン酸化膜111の長手方向両側の位置にのみ第2素子分離溝12aを形成する。
【0048】
次に図14に示すように、公知のHDP−CVD法(High Density Plasma CVD)により、半導体基板101の全面に400nmの厚みのシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜を、シリコン窒化膜112をストッパとするCMP法によって研磨除去する。この段階で、第2の素子分離領域S2となる第2素子分離溝12aが、シリコン酸化膜からなる第2素子分離絶縁膜171で充填される。すなわち、活性領域Kの長手方向に沿って延在する第1素子分離領域S1は、少なくとも第1素子分離絶縁膜131と第1のゲート電極151との積層膜で構成され、活性領域Kの短辺方向に沿って延在する第2素子分離領域S2の内第1素子分離領域S1と交差しない領域は、第2素子分離絶縁膜171の単層膜で構成される。
【0049】
(トレンチ形成工程)
次に、トレンチ形成工程では、活性領域K内にトレンチ100を形成すると同時に、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185を区画形成する。
【0050】
具体的には、まず図15に示すように、熱リン酸によりシリコン窒化膜112を除去した後、半導体基板101の全面にLP−CVD法によって厚さ100nmのシリコン窒化膜175を堆積する。次に、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜175をパターニングすることにより、シリコン窒化膜175にゲートトレンチパターン13を設ける。ゲートトレンチパターン13からは、活性領域K上のシリコン酸化膜111が露出した状態になる。
【0051】
次に図16に示すように、シリコン窒化膜175をマスクとして、例えばエッチングガスとしてCF4とArの混合ガスを用いて、シリコン酸化膜111を10nm程度エッチングして活性領域Kの半導体基板101の表面を露出させる。次に、例えばCl2(塩素)、HBr(臭化水素)、O2(酸素)の混合ガスを用いてシリコン酸化膜111に対して高い選択比を持たせたシリコンエッチングを行うことにより、深さ80nmで壁面100aが略垂直な第1のトレンチ部100bを設ける。
【0052】
次に図17に示すように、通常の熱酸化を行い、第1トレンチ部100bの壁面100aを含む内壁全体に厚さ10nmのシリコン酸化膜181を成長させる。
【0053】
次に図18に示すように、例えばエッチングガスとしてCF4とArの混合ガスを用い異方性ドライエッチングを行うことにより、第1トレンチ部100bの底部に形成されたシリコン酸化膜181を除去する。
【0054】
次に図19に示すように、熱リン酸を用いてシリコン窒化膜175を選択的に除去する。
【0055】
次に図20に示すように、例えばアンモニアを含む水溶液を用いた等方性エッチングにより半導体基板101をエッチングする。これにより、第1トレンチ部100bの底部に露出されたシリコン(半導体基板101)がエッチングされて、A−A’断面に示すように、断面形状が略円弧状な壁面100cを有する第2トレンチ部100dが第1トレンチ部100bと連通するように設けられる。第2トレンチ部100dを形成するウエットエッチングは、凸部Tの側壁面T1に形成された第1ゲート絶縁膜141の一部が露出するまで行う。これにより、活性領域Kの第1トレンチ部100bの両側に、半導体基板101から分離されたフィン型チャネル領域185が形成される。このように、フィン型チャネル領域185は、第1のトレンチ部100bと第2のトレンチ部100dとによって区画形成される。また、フィン型チャネル領域185は、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断された状態になる。第2トレンチ部100dの形成工程は、例えばCDE(Chemical Dry Etching)のような等方性ドライエッチングで行ってもよい。
【0056】
(第2ゲート形成工程)
第2ゲート形成工程では、トレンチ100の内部に第2ゲート絶縁膜191を形成するとともにトレンチ100を埋める第2ゲート電極225を形成する。
【0057】
具体的には、まず図21に示すように、HF溶液を用いてシリコン酸化膜111、181を除去した後、例えば厚さ6nmのシリコン酸化膜からなる第2ゲート絶縁膜191をトレンチ100の内面に形成する。第2ゲート絶縁膜191の形成には通常の熱酸化法を用いることができるが、角部の丸め効果が大きい特徴のあるISSG(In Situ Steam Generation)酸化法を用いることが望ましい。
【0058】
次に図22に示すように、リンが1×1020/cm3の濃度でドープされた厚さ80nmのポリシリコン層201を半導体基板101の全面に形成する。ポリシリコン層201は、トレンチ100の内部を完全に埋めるように形成する。その後、ポリシリコン層201上に、例えば厚さ5nmの窒化タングステン(WN)と例えば厚さ70nmのタングステン(W)を順次積層して低抵抗膜211を形成する。次いで、通常のLP−CVD法によって例えば厚さ140nmのシリコン窒化膜からなるキャップ絶縁膜221を堆積する。
【0059】
次に図23に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、キャップ絶縁膜221をパターニングすることにより、ゲートトレンチパターン14を形成する。
【0060】
次に図24に示すように、キャップ絶縁膜221をマスクとしてドライエッチングを行い、低抵抗膜211およびポリシリコン層201をエッチング加工する。この段階で、キャップ絶縁膜221を有し、第1および第2トレンチ部100b、100dを充填する第2ゲート電極225が形成される。この結果、以下の構成が得られる。半導体基板101に、第1素子分離絶縁膜131と第1ゲート電極151が積層された第1素子分離領域S1が活性領域Kの短辺方向両側に配設されている。活性領域Kには側壁が略垂直な第1トレンチ部100bと、下方に連続する外周が円形状の第2トレンチ部100dが形成されている。また、活性領域Kには、第1トレンチ部100bと第1ゲート電極151との間に位置して相互に対向する一対のフィン型チャネル領域185が形成されている。トレンチ100の内部はポリシリコン層201で埋設され、その上には低抵抗膜211およびキャップ絶縁膜221が積層されている。ポリシリコン層201と低抵抗膜211とによって第2ゲート電極225が構成されている。フィン型チャネル領域185は、第1ゲート絶縁膜141を介して第1ゲート電極151と接し、また第2ゲート絶縁膜191を介して第2ゲート電極225と接している。第1のゲート電極151上にはシリコン酸化膜161があり、第1のゲート電極151と第2ゲート電極225を絶縁している。
【0061】
(ソース/ドレイン形成工程)
次に、ソース/ドレイン形成工程では、第2ゲート電極225を挟むトレンチ100の両側の活性領域Kに、フィン型チャネル領域185と接続されるソース/ドレイン拡散領域241を形成する。
【0062】
具体的には、まず図25に示すように、LP−CVD法によって例えば厚さ25nmのシリコン窒化膜231aを半導体基板101の全面に堆積する。
【0063】
次に図26に示すように、周知のSAC(Self-Aligned Contact)法によりサイドウオール231を形成すると共にコンタクトホール15を形成する。コンタクトホール15は、第2ゲート電極225を挟んでトレンチ100の両側に形成する。その後、コンタクトホール15を介して活性領域Kに、ドーズ量1.0×1013/cm2、加速エネルギー30keVの条件でリンをイオン注入し、さらに、ドーズ量1.0×1013/cm2、加速エネルギー30keVの条件で砒素をイオン注入する。次いで、例えば窒素等の不活性ガス雰囲気中で900℃で10秒の熱処理を行ない、活性領域Kにソース・ドレインとなる不純物拡散領域241を形成する。
【0064】
次に図27に示すように、LP−CVD法を用いて、リンが1×1020/cm3の濃度でドープされたポリシリコン層を厚さ80nmで堆積し、堆積したポリシリコン層を、キャップ絶縁膜221をストッパとするCMP法によって研磨除去することにより、コンタクトプラグ251を形成する。このようにして、本実施形態のゲートトレンチ型のMOSトランジスタTrが製造される。
【0065】
(半導体記憶装置の一例)
その後周知の方法により、図28に示すように、層間絶縁膜261及びビット線265を形成する。次に、層間絶縁膜261及びビット線265上に、層間絶縁膜271、281を積層した後、層間絶縁膜281に下部電極285、絶縁膜287及び上部電極291からなるキャパシタを形成する。続いて、層間絶縁膜281上に層間絶縁膜295を積層した後、配線297を形成する。さらに層間絶縁膜299を積層し、必要に応じて多層配線構造を形成する。以上の工程を経るにより、DRAMのメモリセル(半導体記憶装置)が形成される。
【0066】
図29の平面図に示すように、第2ゲート電極225(ワード線)への給電コンタクト18及び第1ゲート電極151(バックゲート)の給電コンタクト17は、一点鎖線で囲んだメモリセル領域16の外側の任意の位置に設けることが可能である。周知の技術を用いてコンタクトプラグ(給電コンタクト18、17)を形成し、上層配線とこれらを接続すればよい。
【0067】
図30には、図1に示す半導体装置1において、バックゲート電圧(第1ゲート電極151の電圧:VBG)を0V、0.5V、1.0Vとした場合に、フィン型チャネル領域185を流れる電流(ID)のトレンチゲート(第2ゲート電極の電圧:VG)電圧依存性を示している。図30から明らかなように、バックゲート電圧(VBG)とトレンチゲート電圧(VG)とを調整することによりトランジスタの電流−電圧特性を広範囲に渡って制御でき、設計の自由度を大幅に向上できることが示されている。
【0068】
また、図31は、バックゲートとトレンチゲートを同じ電圧で掃引した場合のドレイン電流(ID)のトレンチゲート電圧(VG)依存性を示している。この動作状態においては、図中VBG=0Vとして示されるバックゲート電圧(VBG)を一定とした動作に比べて、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作となる。
【0069】
本実施例形態においては、バックゲート電極(第1ゲート電極151)をポリシリコンで形成したが、バックゲート電極をトレンチゲート電極(第2ゲート電極225)と同様にポリメタル構造で形成することもできる。この場合には、図8に示した工程において、第1素子分離領域S1を埋設しない程度の薄いポリシリコンを形成し、その後低抵抗膜でポリシリコン内部を埋設する方法を用いればよい。これにより、トレンチゲートと同様にバックゲートの低抵抗化が可能となるので、高速動作に好適となる。
【0070】
(半導体記憶装置の他の例)
図32は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
図32に示す半導体記憶装置は、図28に示したメモリセルの記憶素子として、キャパシタに代えて相変化素子Pcを用いる点にある。図26に示したポリシリコンプラグを形成する前までの構成は前実施形態と同じなので説明は省略する。
【0071】
相変化素子Pcは、タングステンプラグ301に接続された下部電極(ヒータープラグ)315と、基準電位コンタクト330aを介して基準電位配線340に接続された上部電極330と、下部電極315と上部電極330との間に設けられた記録層325によって構成されている。符号261、312、335、351に示す層は層間絶縁膜である。なお、記録層325はサイドウオール321の内側に設けられているが、サイドウオール321は必須の構成ではない。
【0072】
記録層325には相変化材料が用いられる。相変化材料としては、2以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム(Ge)、アンチモン(Sb)、テルル(Te)、インジウム(In)、セレン(Se)等の元素を少なくとも一つ以上含む合金を指す。一例として、GaSb、InSb、InSe、Sb2Te3、GeTe等の2元系元素、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe等の3元系元素、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等の4元系元素を挙げることができる。本実施形態においては特に、Ge2Sb2Te5(GST)を選択することが好ましい。記録層325の厚さは特に限定されないが、本実施形態では、例えば10〜200nmに設定することができる。記録層325の成膜方法としては、スパッタリング法を用いることができる。
【0073】
下部電極315はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極315の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、W、TiN、TaN、WN、TiAlNなどの高融点金属及びその窒化物、或いは、TiSiN、WSiNなどの高融点金属シリサイドの窒化物、さらには、TiCN等の材料を好ましく用いることができる。
【0074】
上部電極330には、WやTiNなどの高融点金属を用いることができる。また、基準電位コンタクト330aの材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極315と同様、TiAlN、TiSiN、TiCN等の材料を好ましく用いることができる。
【0075】
以上のような構造を有する半導体記憶装置は、DRAMの周辺回路を構成するワードドライバによって複数のワード線225のいずれか1本を活性化し、この状態で複数のビット線310の少なくとも1本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線225が活性化しているメモリセルでは、セルトランジスタがオンするため、対応するビット線は、相変化素子Pcを介してビット線310に接続された状態となる。したがって、この状態で所定のビット線310に書き込み電流を流せば、相変化素子Pcに含まれる記録層325を結晶相又はアモルファス相に変化させることができる。また、ビット線310に読み出し電流を流せば、相変化素子Pcに含まれる記録層325が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【0076】
以上説明した半導体装置及びその製造方法によれば、以下のような効果が得られる。
上記の半導体装置1によれば、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185が形成され、トレンチ100にトレンチゲート電極225となる第2ゲート電極201が形成されるとともに、第1素子分離領域S1にはバックゲート電極となる第1ゲート電極151が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型MOSトランジスタTrを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【0077】
また、上記の半導体装置1によれば、第1ゲート電極151の下方に第1素子分離絶縁膜131が配置され、第2素子分離領域S2には第2素子分離絶縁膜171が形成されているので、第1、第2素子分離絶縁膜131,171によって活性領域を確実に分断することができる。
【0078】
更に、上記の半導体装置1によれば、第1ゲート電極151がフィン型チャネル領域185の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域185の全体に印加することができる。
また、上記の半導体装置によれば、第1ゲート電極151が金属を含んで構成された場合には、第1ゲート電極151を低抵抗化することができ、デバイスの高速動作が可能になる。
【0079】
また、上記の半導体装置1によれば、第1ゲート電極151の底面151aの位置がフィン型チャネル領域185の最下端部185aより深い位置にあるので、バックゲート電圧をフィン型チャネル領域185の全体に印加することができる。
【0080】
更に、上記の半導体装置1によれば、フィン型チャネル領域185が、第1トレンチ部100bと第2トレンチ部100dとにより区画形成され、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断されているので、第2ゲート電極225とソース/ドレイン拡散領域241の電位差が閾値を超えたときに電流がフィン型チャネル領域185を流れ、半導体基板101には電流が流れないか、流れにくくなる。これにより、第2ゲート電極225の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域185が完全空乏化されるので、高価なSOI基板を用いることなく、SOI構造のチャネルを形成できる。
【0081】
また、上記の半導体装置1によれば、トレンチ100を挟んで活性領域Kの幅方向両側にフィン型チャネル領域185が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【0082】
更に、上記の半導体装置1によれば、トレンチゲート型MOSトランジスタTrに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【0083】
また、上記の半導体装置1によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ(DRAM)を構成できる。
更に、上記の半導体装置1によれば、記憶素子を相変化素子Pcとすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ(PRAM)を構成できる。
【0084】
次に、本発明の半導体装置1の製造方法によれば、第1素子分離領域S1を形成する際に、第1ゲート絶縁膜131と第1ゲート電極151とを形成し、また、トレンチ100を形成する際に、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185を区画形成するので、第1ゲート電極151がフィン型チャネル領域185のバックゲートとして機能する半導体装置1を製造できる。
【0085】
また、上記の半導体装置1の製造方法によれば、第1素子分離溝11aに第1素子分離絶縁膜131を形成し、凸部Tの側壁面T1に第1ゲート絶縁膜141を形成し、更に第1ゲート電極151を形成するので、第1素子分離領域S1によって活性領域Kを区画形成できると同時に、バックゲートとなる第1ゲート電極151を形成できる。
【0086】
更に、上記の半導体装置1の製造方法によれば、第1ゲート電極151の底面151aを、フィン型チャネル領域185の最下端部185aとなる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域185の全体に印加することが可能な半導体装置1を製造できる。
【0087】
また、上記の半導体装置1の製造方法によれば、第1トレンチ部100bと第2トレンチ部100dを形成すると同時に、フィン型チャネル領域185を形成すると共にフィン型チャネル領域185を半導体基板101から分断させることができ、SOI構造のチャネルを容易に形成できる。
【0088】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ、あるいは導電プラグや配線のレイアウトは一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【0089】
[データ処理システム]
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
【0090】
図33は本実施形態のデータ処理システム400の概略構成図である。データ処理システム400はCPU(Central Processing Unit)410と半導体記憶装置420とを備えている。図33ではCPU410はシステムバス430を介して半導体記憶装置420に接続されているが、システムバス430を介さずにローカルなバスによって接続されても良い。システムバス430は簡便のため1本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。またデータ処理システム400では、必要に応じて半導体記憶装置以外の記憶装置440、入出力装置450がシステムバス430に接続される。
【0091】
ここで入出力装置450には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれ、半導体記憶装置以外の記憶装置440には、ハードディスクやMOドライブなどが含まれるが、これに限定されない。入出力装置450には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置420は、例えばRAM(Random Access Memory)やROM(Read Only Memory)であり、具体的にはSRAM(Static Random Access Memory)、SDRAM(SynchronousDynamic Random Access Memory)、DDR−SDRAM(Double Data Rate Synchronous Dynamic Random-Access Memory)、DDR2−SDRAM(Double Data Rate 2 Synchronous Dynamic Random-Access Memory)、DDR3−SDRAM(Double Data Rate 3 Synchronous Dynamic Random-Access Memory)等のDRAM、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図33では簡略化のため1つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
【0092】
図34は半導体記憶装置420の概略構成図である。半導体記憶装置420は、メモリアレイ部501、Xデコーダ部502、Yデコーダ部503、データ制御回路部504、データラッチ回路部505、入出力インターフェース部506、内部CLK(Clock)回路部507、制御信号回路部508を備えている。
【0093】
メモリアレイ部501は、複数のワード線WL(Word line)と、複数のビット線BL(Bit Line)と、センスアンプ回路SA(Sense Amplifier)とを備えており、それぞれのワード線WLとビット線BLの交点にメモリセルMC(Memory Cell)が存在する。
【0094】
メモリアレイ部501とデータラッチ回路505と入出力インターフェース部506は、データ転送用バスにより接続される。データ制御回路部504は、データラッチ回路部505におけるデータ転送を制御する。Xデコーダ部502及びYデコーダ503は、メモリアレイ部501におけるメモリセルMCからの書き込み、読み出し等の動作を制御する。内部CLK回路部507は、CK、/CK、CKE(Clock Enable)が入力され、制御信号回路部508、Xデコーダ502、Yデコーダ503、データ制御回路部504で利用されるクロックを生成する。制御信号回路部508は、入力される/CS(Chip Select)、/RAS(Row Address Strobe)、/CAS(Column Address Strobe)、/WE(Write Enable)に基づいてXデコーダ部502及びYデコーダ503を制御する制御信号を生成して出力する。なお、/は、ロウレベルがアクティブレベルとなることを示す記号である。
【0095】
ワード線WLとビット線BLの交点のそれぞれには、データを記憶するメモリセル(記憶素子)MCが備えられている。メモリセルMCは、データを記憶するためのキャパシタあるいは相変化素子と、選択用のトランジスタにより構成され、当該トランジスタは、ゲート電極がワード線WLに接続され、ドレインまたはソースの一方がビット線BLに接続され、他方がキャパシタあるいは相変化素子に接続される。センスアンプ回路SAは、データ記憶用キャパシタあるいは相変化素子からビット線に読み出されるデータを増幅する。
【0096】
ここで、メモリセルMC、センスアンプ回路SA、X制御回路、Y制御回路の少なくとも一部には、本発明の半導体装置が備えられている。特に、メモリセルMCとセンスアンプSAを構成するトランジスタは、本発明に係るトレンチゲート型MOSトランジスタTrが好適に用いられる。本発明に係るトレンチゲート型MOSトランジスタTrは、所謂垂直型のSOIチャネル領域を有するため、基板バイアス効果を低減でき、ショートチャネル効果を抑制し、サブスレッショルド特性を改善できる。これにより本発明の半導体装置によれば、電源電圧を低くしてもトランジスタTrのスイッチング動作を高速にでき、データ処理システム400の高速化が図られる。また、本発明の半導体装置によれば、第1ゲート電極のゲート電圧を調整することでトランジスタTrの閾値を調整できるので、回路構成を簡素化することが可能になる。
【0097】
また近年では、低消費電力化は時代の趨勢となっており、半導体装置を備えた種々の電子機器において低消費電力化のための技術開発が進められている。例えば、携帯電話やデジタルプレーヤー等の携帯型電子機器においては、小型、低消費電力でバッテリ寿命の長い電子機器が望まれており、電子機器に内蔵されるデータ処理システムにおいても、よりいっそうの小型化、低消費電力化が求められている。本発明の場合、データ処理システムを構成するトランジスタは2つのチャネル領域を有し、ダブルゲート電極型のFinFET構造を有するトランジスタからなるため、データ処理システムを含む電子機器全体の小型化、低消費電力化が可能である。また、高速応答性によって処理スピードの速い高性能なデータ処理システム及び電子機器が提供できる。
【0098】
このような事情は、本発明の半導体装置をXデコーダ部502、Yデコーダ部503、データ制御回路部504、データラッチ回路部505、入出力インターフェース部506に適用した場合も同じである。さらに、CPU410、記憶装置440、入出力装置450に本発明の半導体装置を適用した場合も同様である。データ処理システム400の大きさ、駆動能力は、個々のトランジスタの大きさ、駆動能力に依存するため、これらのトランジスタを本発明の半導体装置に置き換えることで、小型で高性能なデータ処理システムを提供することができる。
【産業上の利用可能性】
【0099】
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。DRAMを一つの適用例として挙げられるが、RAMやROM等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
【図面の簡単な説明】
【0100】
【図1】図1は、本発明の実施形態である半導体装置を示す図であって、(a)は平面模式図であり、(b)は(a)のA−A’線に対応する断面模式図であり、(c)は(a)のB−B’線に対応する断面模式図である。
【図2】図2は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図3】図3は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図4】図4は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図5】図5は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図6】図6は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図7】図7は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図8】図8は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図9】図9は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図10】図10は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図11】図11は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図12】図12は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図13】図13は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図14】図14は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図15】図15は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図16】図16は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図17】図17は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図18】図18は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図19】図19は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図20】図20は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図21】図21は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図22】図22は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図23】図23は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図24】図24は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図25】図25は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図26】図26は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図27】図27は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図28】図28は、本発明の実施形態である半導体記憶装置の一例を示す断面模式図である。
【図29】図29は、本発明の実施形態である半導体記憶装置の一例を示す平面模式図である。
【図30】図30は、フィン型チャネル領域を流れる電流IDのトレンチゲート電圧VG(第2ゲート電圧)の依存性を示すグラフである。
【図31】図31は、フィン型チャネル領域を流れる電流IDのトレンチゲート電圧VG(第2ゲート電圧)の依存性を示すグラフである。
【図32】図32は、本発明の実施形態である半導体記憶装置の別の例を示す断面模式図である。
【図33】図33は、本発明の実施形態であるデータ処理システムを示す概略構成図である。
【図34】図34は、本発明の実施形態である半導体記憶装置の概略構成図である。
【符号の説明】
【0101】
1…半導体装置、100…トレンチ、100a…垂直な壁面、100b…第1トレンチ部、100c…略円弧状な壁面、100d…第2トレンチ部、101…半導体基板、131…第1素子分離絶縁膜、141…第1ゲート絶縁膜、151…第1ゲート電極、151a…第1ゲート電極の底面、171…第2素子分離絶縁膜、185…フィン型チャネル領域、185a…フィン型チャネル領域の最下端部、191…第2ゲート絶縁膜、225…第2ゲート電極、241…ソース/ドレイン拡散領域、400…データ処理システム、K…活性領域、S…素子分離領域、S1…第1素子分離領域、S2…第2素子分離領域、Tr…トレンチゲート型MOSトランジスタ
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものであり、特に、トレンチゲートトランジスタを備えた半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものである。
【背景技術】
【0002】
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、閾値電圧の低下やサブスレッショルド特性(所謂S-Factor)の悪化が問題となっている。これを抑制する高性能トランジスタとして、SOI基板(Silicon On Insulator)を用いたフィン型電界効果トランジスタ(以下、Fin型FETという)が注目されている。また、下記特許文献1、2には、改良されたFin型FETとして、活性領域内に形成するトレンチ内部にフィン状のSOI構造を形成し、これをチャネルに用いるトランジスタ構造が記載されている。
【特許文献1】特開2007−158269号公報
【特許文献2】特開2007−258660号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記の従来技術において、使用されるSOI基板は、通常の単結晶シリコン基板よりも高価であり、汎用DRAMのような低コストでの製造が望まれるような製品に対しては適用が困難である問題があった。
また、特許文献1、2に記載されたFIN型FETは空乏型トランジスタであるため、チャネル領域となるシリコン層が薄く、チャネル領域の不純物濃度によってトランジスタの閾値電圧を調整することが難しいという問題があった。そのため、薄いシリコン層をチャネル領域とするFin型FETであっても、閾値の制御が容易なトランジスタを有する半導体装置が望まれている。
【0004】
本発明は、上記事情に鑑みてなされたものであって、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供することを目的とする。
【課題を解決するための手段】
【0005】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に形成されたトレンチゲート型MOSトランジスタを有する半導体装置であって、前記半導体基板には、STI構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第1素子分離領域と、前記活性領域の長手方向両側に位置する第2素子分離領域とから構成されてなり、前記トレンチゲート型MOSトランジスタが、前記活性領域内に設けられたトレンチと、前記トレンチと前記第1素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、前記第1素子分離領域に埋設され、第1ゲート絶縁膜を介して前記フィン型チャネルと接する第1ゲート電極と、前記トレンチに埋設され、第2ゲート絶縁膜を介して前記フィン型チャネルと接する第2ゲート電極と、前記フィン型チャネルと接続され、前記活性領域内において前記第2ゲート電極を挟んで前記トレンチの両側に位置するソース/ドレイン拡散領域と、を具備してなることを特徴とする。
【0006】
上記の半導体装置によれば、トレンチと第1素子分離領域との間の活性領域にフィン型チャネル領域が形成され、トレンチにトレンチゲート電極となる第2ゲート電極が形成されるとともに、第1素子分離領域にはバックゲート電極となる第1ゲート電極が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型MOSトランジスタを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【0007】
また、本発明の半導体装置においては、前記第1素子分離領域は少なくとも、前記半導体基板上に位置する第1素子分離絶縁膜と、前記第1素子分離絶縁膜上に位置する前記第1ゲート電極との積層膜で構成され、前記第2の素子分離領域は、第2素子分離絶縁膜の単層膜で構成されることが好ましい。
上記の半導体装置によれば、第1ゲート電極の下方に第1素子分離絶縁膜が配置され、第2素子分離領域には第2素子分離絶縁膜が形成されているので、第1、第2素子分離絶縁膜によって活性領域を確実に分断することができる。
【0008】
更に、本発明の半導体装置においては、前記第1ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することが好ましい。
上記の半導体装置によれば、第1ゲート電極がフィン型チャネル領域の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【0009】
また、本発明の半導体装置においては、前記第1ゲート電極は、少なくとも金属を含んで構成されることが好ましい。
上記の半導体装置によれば、第1ゲート電極が金属を含んで構成されているので、第1ゲート電極を低抵抗化することができ、デバイスの高速動作が可能になる。
【0010】
また、本発明の半導体装置においては、前記第1ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることが好ましい。
上記の半導体装置によれば、第1ゲート電極の底面の位置がフィン型チャネル領域の最下端部より深い位置にあるので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【0011】
更に、本発明の半導体装置においては、前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第1トレンチ部と連通する前記第2トレンチ部とから構成され、前記フィン型チャネル領域は、前記第1のトレンチ部と前記第2のトレンチ部とにより区画形成されるとともに、前記最下端部が前記第2トレンチ部によって前記半導体基板から分断されていることが好ましい。
上記の半導体装置によれば、フィン型チャネル領域が、第1のトレンチ部と第2のトレンチ部とにより区画形成され、その最下端部が第2トレンチ部によって半導体基板から分断されているので、第2ゲート電極とソース/ドレイン拡散領域の電位差が閾値を超えたときに電流がフィン型チャネル領域を流れ、半導体基板には電流が流れないか、流れにくくなる。これにより、第2ゲート電極の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域が完全空乏化されるので、高価なSOI基板を用いることなく、SOI構造のチャネルを形成できる。
【0012】
また、本発明の半導体装置においては、前記フィン型チャネルは、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることが好ましい。
上記の半導体装置によれば、トレンチを挟んで活性領域の幅方向両側にフィン型チャネル領域が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【0013】
更に、本発明の半導体装置においては、前記トレンチゲート型MOSトランジスタとこのトレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることが好ましい。
上記の半導体装置によれば、トレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【0014】
また、本発明の半導体装置においては、前記記憶素子がキャパシタであることが好ましい。
上記の半導体装置によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ(DRAM)を構成できる。
【0015】
更に、本発明の半導体装置においては、前記記憶素子が相変化素子であることが好ましい。
上記の半導体装置によれば、記憶素子を相変化素子とすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ(PRAM)を構成できる。
【0016】
次に、本発明のデータ処理システムは、先の何れかに記載の半導体装置を備えていることを特徴とする。
上記のデータ処理システムによれば、データ処理システムの小型化、高性能化が図られる。
【0017】
次に、本発明の半導体装置の製造方法は、先の何れか一項に記載の半導体装置の製造方法であって、半導体基板の活性領域の幅方向両側となる位置に、第1ゲート絶縁膜と第1ゲート電極とを少なくとも形成して前記半導体基板に第1素子分離領域を形成する第1素子分離領域形成工程と、前記半導体基板の前記活性領域の長手方向両側となる位置に第2素子分離領域を形成すると同時に、前記第1素子分離領域と前記第2素子分離領域とに囲まれた前記活性領域を形成する第2素子分離領域形成工程と、前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第1素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、前記トレンチの内部に第2ゲート絶縁膜を形成するとともに前記トレンチを埋める第2のゲート電極を形成する第2ゲート形成工程と、前記第2ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース/ドレイン拡散領域を形成するソース/ドレイン形成工程と、を具備してなることを特徴とする。
上記の半導体装置の製造方法によれば、第1素子分離領域を形成する際に、第1ゲート絶縁膜と第1ゲート電極とを形成し、また、トレンチを形成する際に、トレンチと第1素子分離領域との間の活性領域にフィン型チャネル領域を区画形成するので、第1ゲート電極がフィン型チャネル領域のバックゲートとして機能する半導体装置を製造することができる。
【0018】
また、本発明の半導体装置の製造方法においては、前記第1素子分離領域形成工程が、前記半導体基板に素子分離用の第1素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第1素子分離溝の底部に第1素子分離絶縁膜を埋め込む工程と、前記第1素子分離絶縁膜より上側の前記凸部の側壁面に前記第1ゲート絶縁膜を形成する工程と、前記第1素子分離絶縁膜および前記第1ゲート絶縁膜を覆うように前記第1ゲート電極を第1素子分離溝に埋め込む工程とを具備してなることが好ましい。
上記の半導体装置の製造方法によれば、第1素子分離溝に第1素子分離絶縁膜を形成し、凸部の側壁面に第1ゲート絶縁膜を形成し、更に第1ゲート電極を形成するので、第1素子分離領域によって活性領域を区画形成できると同時に、バックゲートとなる第1ゲート電極を形成できる。
【0019】
更に、本発明の半導体装置の製造方法においては、前記第1ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることが好ましい。
上記の半導体装置の製造方法によれば、第1ゲート電極の底面を、フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域の全体に印加することが可能な半導体装置を製造できる。
【0020】
また、本発明の半導体装置の製造方法においては、前記トレンチ形成工程が、前記活性領域内に、略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有し前記第1トレンチ部と連通する前記第2トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第1のトレンチ部と前記第2のトレンチ部とによって区画形成されるとともに、前記最下端部を前記第2トレンチ部によって前記半導体基板から分断させることが好ましい。
上記の半導体装置の製造方法によれば、第1トレンチ部と第2トレンチ部を形成すると同時に、フィン型チャネル領域を形成すると共にフィン型チャネル領域を半導体基板から分断させることができ、SOI構造のチャネルを容易に形成できる。
【発明の効果】
【0021】
本発明によれば、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供できる。
【発明を実施するための最良の形態】
【0022】
以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の実施形態である半導体装置を示す図であって、(a)は平面模式図であり、(b)は(a)のA−A’線に対応する断面模式図であり、(c)は(a)のB−B’線に対応する断面模式図である。また、図2〜図27は、本発明の実施形態である半導体装置の製造方法を説明する工程図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0023】
(半導体装置)
図1に示す半導体装置1は、半導体基板101に形成されたトレンチゲート型MOSトランジスタTrを具備して概略構成されている。図1は、本発明の半導体装置1をn型MOSFET構造で構成されるDRAM(Dynamic Random Access Memory)のメモリセルトランジスタに適用した場合のレイアウトの1例を示している。
図1(a)に示すように、半導体基板101には、STI構造の素子分離領域Sと、素子分離領域Sに囲まれた複数の活性領域Kとが形成されている。図1(a)に示す活性領域Kは、平面視長方形状に区画形成されており、活性領域K同士がその長手方向に沿って規則的に配列されている。各活性領域Kを囲む素子分離領域Sは、第1素子分離領域S1と第2素子分離領域S2とから構成されている。第1素子分離領域S1は、活性領域Kの幅方向両側に位置するとともに活性領域Kの長辺方向に沿って延在している。また、第1素子分離領域S1には、図1(a)に示すように、バックゲートとなる第1ゲート電極3が配置されている。一方、第2素子分離領域S2は、活性領域Kの長手方向両側に位置するとともに、第1素子分離領域S1に挟まれている。
また、活性領域Kには、各々2本のワード線2が交差するように配設される。ワード線2と交差する活性領域Kにはトレンチ100が設けられており、トレンチ100はワード線2によって埋設されている。ワード線2は、トレンチゲートとなる第2のゲート電極225を構成している。
【0024】
図1(b)は、図1(a)に示した平面図の、ワード線2に平行で活性領域Kの短辺方向のA−A’線に対応する断面模式図である。また、図1(c)は、ワード線2に交差し活性領域Kの長辺方向のB−B’線に対応する断面模式図である。なお、図2以降についても、同じ構成で示している。
【0025】
まずA−A’断面となる図1(b)に示すように、半導体基板101には、活性領域Kと第1素子分離領域S1とが形成されている。第1素子分離領域S1は、半導体基板101に設けられた第1素子分離溝11aに、第1素子分離絶縁膜131が埋め込まれたSTI構造の素子分離領域である。一方、活性領域Kは、第1素子分離溝11aを設けることによって半導体基板101上に形成された半導体からなる凸部Tである。
【0026】
第1素子分離溝11aには、第1素子分離絶縁膜131と、第1ゲート電極151(図1(a)における符号3)と、ゲート電極絶縁用のシリコン酸化膜161とが順次積層されている。また、第1素子分離絶縁膜131と半導体基板101との間には、第1素子分離溝11aの内壁の絶縁膜となるシリコン酸化膜121が積層されている。また、第1ゲート電極151と対向する凸部Tの側壁面T1に第1ゲート絶縁膜141が積層されている。第1ゲート電極151と対向する活性領域Kには、フィン型チャネル領域185が形成されている。従って、第1ゲート電極151は、第1ゲート絶縁膜141を介してフィン型チャネル領域185と対向している。
【0027】
次に、活性領域Kには、トレンチ100が設けられている。トレンチ100は、半導体基板101に対して略垂直な壁面100aを有する第1トレンチ部100bと、断面形状が略円弧状な壁面100cを有するとともに第1トレンチ部100bと連通する第2トレンチ部100dとから構成されている。トレンチ100の壁面100a及び100cには、第2ゲート絶縁膜191が形成されている。
【0028】
また、トレンチ100と第1素子分離領域S1との間の活性領域Kには、一対のフィン型チャネル領域185が形成されている。一対のフィン型チャネル領域185は、トレンチ100を挟んで相互に対向している。各フィン型チャネル領域185は、第1のトレンチ部100bと第2のトレンチ部100dとによって区画形成されており、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断されている。一方、フィン型チャネル領域185は、後述するソース/ドレイン拡散領域241と接続されている。また、フィン型チャネル領域185は、第1トレンチ部100bと第1ゲート電極151との間に配置されている。そして、フィン型チャネル領域185は、第1ゲート絶縁膜141を介して第1のゲート電極151と接している。この第1ゲート電極151は、フィン型チャネル領域185の長手方向と平行な方向に延在している。また、第1ゲート電極151は、その底面151aの位置が、フィン型チャネル領域185の最下端部185aより深い位置に位置している。
【0029】
一方、トレンチ100の内部はポリシリコン層201が埋設され、ポリシリコン層201の上には低抵抗膜211およびキャップ絶縁膜221が積層されている。ポリシリコン層201と低抵抗膜211とによって第2ゲート電極225が構成されている。フィン型チャネル領域185は、第2ゲート絶縁膜191を介して第2ゲート電極225と接している。
【0030】
また、第1のゲート電極151上にはシリコン酸化膜161があり、このシリコン酸化膜161によって第1ゲート電極151と第2ゲート電極225とを絶縁している。
【0031】
一方、B−B’断面となる図1(c)に示すように、シリコン酸化膜からなる第2素子分離絶縁膜171が、活性領域Kの長手方向両側に配設されている。第2素子分離領域S2は、この第2素子分離絶縁膜171の単層膜で構成されている。また、B−B’断面に示すように、活性領域Kには二つのトレンチ100が設けられている。また、活性領域Kには、ソース/ドレイン拡散領域となる不純物拡散領域241が形成されている。各トレンチ100は、第2ゲート絶縁膜191を介してソース/ドレインとなる不純物拡散領域241と接している。また、不純物拡散領域241は、フィン型チャネル領域185に接続された状態で、第2ゲート電極225を挟んでトレンチ100の両側に位置している。また、不純物拡散領域241にはコンタクトプラグ251が接続されている。更に、第2ゲート電極225およびキャップ絶縁膜221の側壁にはサイドウオール231が設けられており、サイドウオール231によってコンタクトプラグ251と第2ゲート電極225とを絶縁している。
【0032】
以上説明したように、本実施形態の半導体装置1には、トレンチゲート型MOSトランジスタTrが備えられている。このトレンチゲート型MOSトランジスタTrは、活性領域K内に設けられたトレンチ100と、フィン型チャネル領域185と、第1ゲート絶縁膜141を介してフィン型チャネル領域185と接する第1ゲート電極151と、第2ゲート絶縁膜191を介してフィン型チャネル領域185と接する第2ゲート電極225と、ソース/ドレイン拡散領域を構成する不純物拡散領域241によって構成されている。このトレンチゲート型MOSトランジスタTrにおいては、第1素子分離領域S1に備えられた第1ゲート電極151がバックゲートとして機能し、トレンチ100に一部が埋め込まれた第2ゲート電極225がトレンチゲートとして機能するように構成されている。そして、第1、第2ゲート電極151、225によってトランジスタTrを駆動できるようになっている。また、このトランジスタTrにおいては、第1素子分離領域S1と対向する活性領域Kにフィン型チャネル領域185が形成され、第2トレンチ部100dが略球状にエッチングされて形成されることで、フィン型チャネル領域185と半導体基板101とが電気的に分離されている。そして、フィン型チャネル領域185の長手方向と平行な方向に延在するバックゲート(第1ゲート電極151)によって、トランジスタTrの閾値電圧を調整することが可能となっている。
【0033】
(半導体装置の製造方法)
次に、本実施形態の半導体装置1の製造方法について、図面を参照して説明する。本実施形態の半導体装置の製造方法は、第1素子分離領域形成工程と、第2素子分離領域形成工程と、トレンチ形成工程と、第2ゲート形成工程と、ソース/ドレイン形成工程と、から概略構成されている。以下、各工程について順次説明する。
【0034】
(第1素子分離領域形成工程)
第1素子分離領域形成工程では、半導体基板101の活性領域Kの幅方向両側となる位置に、第1ゲート絶縁膜141と第1ゲート電極151とを少なくとも形成して半導体基板101に第1素子分離領域S1を形成する。
【0035】
具体的には、まず図2に示すように、p型のシリコンからなる半導体基板101の表面に、通常の熱酸化法によって例えば厚さ10nmのシリコン酸化膜111を成長させる。次いで、LP-CVD法により例えば厚さ150nmのシリコン窒化膜112を堆積した後、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜112とシリコン酸化膜111をパターニングすることにより、活性領域Kの形成位置に対応する複数のスリットパターン11を形成する。スリットパターン11には、半導体基板101の表面101aが露出した状態になる。
【0036】
次に、図3に示すように、シリコン窒化膜112をマスクとして、スリットパターン11に露出したシリコン基板101を例えば200nmの深さまでエッチングして第1素子分離溝11aを形成する。図3(a)では、第1素子分離溝11aの平面視形状を点線で示している。この第1素子分離溝11aが第1素子分離領域S1となる。また、第1素子分離溝11aの形成によって、半導体基板101に活性領域Kとなる凸部Tが設けられる。なお、図3以降の図面では、製造方法の説明の理解を容易にするために、スリットパターン11の形成位置を点線で示す。
【0037】
次に、図4に示すように、熱酸化法によって例えば厚さ10nmのシリコン酸化膜121を第1素子分離溝11aの内壁に成長させる。
【0038】
次に図5に示すように、回転塗布法により塗布絶縁膜131aを塗布する。このとき回転塗布法の特性により、塗布絶縁膜131aは第1素子分離溝11aの底部で厚く、第1素子分離溝11aの底部以外では薄く塗布される。塗布絶縁膜131aは第1素子分離溝11aの底部で例えば厚さ70nmとなるように塗布する。次いで、その後、酸素雰囲気中で熱処理を行うことにより塗布絶縁膜131aを改質する。
【0039】
次に図6に示すように、HF溶液を用いて塗布絶縁膜131a及びシリコン酸化膜121を例えば20nm程度までウエットエッチングする。ここでのエッチング量は凸部Tの側壁面T1上の塗布絶縁膜131a及びシリコン酸化膜121が完全に除去される程度に設定すればよい。この段階で第1素子分離領域S1となる第1素子分離溝11aの底部に第1素子分離絶縁膜131が埋め込まれる。
【0040】
次に図7に示すように、熱酸化法によって例えば厚さ6nmのシリコン酸化膜を、第1素子分離絶縁膜131よりも上側に位置する凸部Tの側壁面T1上に成長させる。このシリコン酸化膜は第1のゲート絶縁膜141となる。
【0041】
次に図8に示すように、LP−CVD法を用いて、リンが1×1020/cm3の濃度でドープされたポリシリコン層151bを、半導体基板101の全面に形成する。ポリシリコン層151bは、B−B’断面において例えば厚さ40nmとなるように堆積する。これにより、凸部T及び第1素子分離溝11aがポリシリコン層151bによって埋められる。
【0042】
次に図9に示すように、シリコン窒化膜112をストッパとするCMP法によってポリシリコン層151bを研磨除去し、続いて例えばHBr及びO2を含む混合ガスを用いた異方性ドライエッチングを行い、ポリシリコン層151bをシリコン窒化膜112の表面からさらに50nmの深さまでエッチバックする。この段階で、第1の素子分離絶縁膜131の上に積層されたバックゲート電極となる第1ゲート電極151が形成される。第1ゲート絶縁膜141は、第1ゲート電極151によって覆われる。
また、第1ゲート電極151を形成する際には、第1ゲート電極151の底面151aが、フィン型チャネル領域185の最下端部185aとなる位置よりも深い位置に設けるように調整する。この位置の調整は、第1素子分離絶縁膜131の厚みを調整することによって行ってもよく、後述のトレンチ形成工程においてトレンチ100の形成時に調整してもよい。
【0043】
次に図10に示すように、半導体基板101の全面に、LP−CVD法によりシリコン酸化膜161を例えば100nm程度の厚みに堆積する。
【0044】
次に図11に示すように、シリコン窒化膜112をストッパとするCMP法によってシリコン酸化膜161を研磨除去することにより、第1のゲート電極151上のみにシリコン酸化膜161を埋め込む。このシリコン酸化膜161は後述する第2素子分離領域S2を形成する際の半導体基板101(シリコン)のエッチング時に、第1ゲート電極151に対するエッチングのマスクとして機能する。また、このシリコン酸化膜161は、第1ゲート電極151と第2ゲート電極225の絶縁膜としても機能する。
【0045】
(第2素子分離領域形成工程)
次に、第2素子分離領域形成工程では、半導体基板101の活性領域Kの長手方向両側となる位置に第2素子分離領域S2を形成すると同時に、第1素子分離領域S1と第2素子分離領域S2とに囲まれた活性領域Kを形成する。
【0046】
具体的には、まず図12に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、 シリコン窒化膜112及びシリコン酸化膜111を長手方向に沿って複数に分断するようにパターニングすることで、第2素子分離領域S2に対応するスリットパターン12を設ける。スリットパターン12を設けることで、半導体基板101が露出される。このとき、ゲート電極絶縁用のシリコン酸化膜161が残存するように、シリコン酸化膜111のエッチング量を15nm程度とするが望ましい。
【0047】
次に図13に示すように、シリコン窒化膜112をマスクとして、スリットパターン12から露出した半導体基板101を例えば200nmの深さまで選択的にエッチングして第2素子分離領域S2となる第2素子分離溝12aを形成する。スリットパターン12内には、半導体基板101の他にゲート電極絶縁用のシリコン酸化膜161も露出されている。図13の工程では、スリットパターン12内の半導体基板101のみを選択的にエッチングすることで、シリコン窒化膜112及びシリコン酸化膜111の長手方向両側の位置にのみ第2素子分離溝12aを形成する。
【0048】
次に図14に示すように、公知のHDP−CVD法(High Density Plasma CVD)により、半導体基板101の全面に400nmの厚みのシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜を、シリコン窒化膜112をストッパとするCMP法によって研磨除去する。この段階で、第2の素子分離領域S2となる第2素子分離溝12aが、シリコン酸化膜からなる第2素子分離絶縁膜171で充填される。すなわち、活性領域Kの長手方向に沿って延在する第1素子分離領域S1は、少なくとも第1素子分離絶縁膜131と第1のゲート電極151との積層膜で構成され、活性領域Kの短辺方向に沿って延在する第2素子分離領域S2の内第1素子分離領域S1と交差しない領域は、第2素子分離絶縁膜171の単層膜で構成される。
【0049】
(トレンチ形成工程)
次に、トレンチ形成工程では、活性領域K内にトレンチ100を形成すると同時に、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185を区画形成する。
【0050】
具体的には、まず図15に示すように、熱リン酸によりシリコン窒化膜112を除去した後、半導体基板101の全面にLP−CVD法によって厚さ100nmのシリコン窒化膜175を堆積する。次に、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜175をパターニングすることにより、シリコン窒化膜175にゲートトレンチパターン13を設ける。ゲートトレンチパターン13からは、活性領域K上のシリコン酸化膜111が露出した状態になる。
【0051】
次に図16に示すように、シリコン窒化膜175をマスクとして、例えばエッチングガスとしてCF4とArの混合ガスを用いて、シリコン酸化膜111を10nm程度エッチングして活性領域Kの半導体基板101の表面を露出させる。次に、例えばCl2(塩素)、HBr(臭化水素)、O2(酸素)の混合ガスを用いてシリコン酸化膜111に対して高い選択比を持たせたシリコンエッチングを行うことにより、深さ80nmで壁面100aが略垂直な第1のトレンチ部100bを設ける。
【0052】
次に図17に示すように、通常の熱酸化を行い、第1トレンチ部100bの壁面100aを含む内壁全体に厚さ10nmのシリコン酸化膜181を成長させる。
【0053】
次に図18に示すように、例えばエッチングガスとしてCF4とArの混合ガスを用い異方性ドライエッチングを行うことにより、第1トレンチ部100bの底部に形成されたシリコン酸化膜181を除去する。
【0054】
次に図19に示すように、熱リン酸を用いてシリコン窒化膜175を選択的に除去する。
【0055】
次に図20に示すように、例えばアンモニアを含む水溶液を用いた等方性エッチングにより半導体基板101をエッチングする。これにより、第1トレンチ部100bの底部に露出されたシリコン(半導体基板101)がエッチングされて、A−A’断面に示すように、断面形状が略円弧状な壁面100cを有する第2トレンチ部100dが第1トレンチ部100bと連通するように設けられる。第2トレンチ部100dを形成するウエットエッチングは、凸部Tの側壁面T1に形成された第1ゲート絶縁膜141の一部が露出するまで行う。これにより、活性領域Kの第1トレンチ部100bの両側に、半導体基板101から分離されたフィン型チャネル領域185が形成される。このように、フィン型チャネル領域185は、第1のトレンチ部100bと第2のトレンチ部100dとによって区画形成される。また、フィン型チャネル領域185は、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断された状態になる。第2トレンチ部100dの形成工程は、例えばCDE(Chemical Dry Etching)のような等方性ドライエッチングで行ってもよい。
【0056】
(第2ゲート形成工程)
第2ゲート形成工程では、トレンチ100の内部に第2ゲート絶縁膜191を形成するとともにトレンチ100を埋める第2ゲート電極225を形成する。
【0057】
具体的には、まず図21に示すように、HF溶液を用いてシリコン酸化膜111、181を除去した後、例えば厚さ6nmのシリコン酸化膜からなる第2ゲート絶縁膜191をトレンチ100の内面に形成する。第2ゲート絶縁膜191の形成には通常の熱酸化法を用いることができるが、角部の丸め効果が大きい特徴のあるISSG(In Situ Steam Generation)酸化法を用いることが望ましい。
【0058】
次に図22に示すように、リンが1×1020/cm3の濃度でドープされた厚さ80nmのポリシリコン層201を半導体基板101の全面に形成する。ポリシリコン層201は、トレンチ100の内部を完全に埋めるように形成する。その後、ポリシリコン層201上に、例えば厚さ5nmの窒化タングステン(WN)と例えば厚さ70nmのタングステン(W)を順次積層して低抵抗膜211を形成する。次いで、通常のLP−CVD法によって例えば厚さ140nmのシリコン窒化膜からなるキャップ絶縁膜221を堆積する。
【0059】
次に図23に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、キャップ絶縁膜221をパターニングすることにより、ゲートトレンチパターン14を形成する。
【0060】
次に図24に示すように、キャップ絶縁膜221をマスクとしてドライエッチングを行い、低抵抗膜211およびポリシリコン層201をエッチング加工する。この段階で、キャップ絶縁膜221を有し、第1および第2トレンチ部100b、100dを充填する第2ゲート電極225が形成される。この結果、以下の構成が得られる。半導体基板101に、第1素子分離絶縁膜131と第1ゲート電極151が積層された第1素子分離領域S1が活性領域Kの短辺方向両側に配設されている。活性領域Kには側壁が略垂直な第1トレンチ部100bと、下方に連続する外周が円形状の第2トレンチ部100dが形成されている。また、活性領域Kには、第1トレンチ部100bと第1ゲート電極151との間に位置して相互に対向する一対のフィン型チャネル領域185が形成されている。トレンチ100の内部はポリシリコン層201で埋設され、その上には低抵抗膜211およびキャップ絶縁膜221が積層されている。ポリシリコン層201と低抵抗膜211とによって第2ゲート電極225が構成されている。フィン型チャネル領域185は、第1ゲート絶縁膜141を介して第1ゲート電極151と接し、また第2ゲート絶縁膜191を介して第2ゲート電極225と接している。第1のゲート電極151上にはシリコン酸化膜161があり、第1のゲート電極151と第2ゲート電極225を絶縁している。
【0061】
(ソース/ドレイン形成工程)
次に、ソース/ドレイン形成工程では、第2ゲート電極225を挟むトレンチ100の両側の活性領域Kに、フィン型チャネル領域185と接続されるソース/ドレイン拡散領域241を形成する。
【0062】
具体的には、まず図25に示すように、LP−CVD法によって例えば厚さ25nmのシリコン窒化膜231aを半導体基板101の全面に堆積する。
【0063】
次に図26に示すように、周知のSAC(Self-Aligned Contact)法によりサイドウオール231を形成すると共にコンタクトホール15を形成する。コンタクトホール15は、第2ゲート電極225を挟んでトレンチ100の両側に形成する。その後、コンタクトホール15を介して活性領域Kに、ドーズ量1.0×1013/cm2、加速エネルギー30keVの条件でリンをイオン注入し、さらに、ドーズ量1.0×1013/cm2、加速エネルギー30keVの条件で砒素をイオン注入する。次いで、例えば窒素等の不活性ガス雰囲気中で900℃で10秒の熱処理を行ない、活性領域Kにソース・ドレインとなる不純物拡散領域241を形成する。
【0064】
次に図27に示すように、LP−CVD法を用いて、リンが1×1020/cm3の濃度でドープされたポリシリコン層を厚さ80nmで堆積し、堆積したポリシリコン層を、キャップ絶縁膜221をストッパとするCMP法によって研磨除去することにより、コンタクトプラグ251を形成する。このようにして、本実施形態のゲートトレンチ型のMOSトランジスタTrが製造される。
【0065】
(半導体記憶装置の一例)
その後周知の方法により、図28に示すように、層間絶縁膜261及びビット線265を形成する。次に、層間絶縁膜261及びビット線265上に、層間絶縁膜271、281を積層した後、層間絶縁膜281に下部電極285、絶縁膜287及び上部電極291からなるキャパシタを形成する。続いて、層間絶縁膜281上に層間絶縁膜295を積層した後、配線297を形成する。さらに層間絶縁膜299を積層し、必要に応じて多層配線構造を形成する。以上の工程を経るにより、DRAMのメモリセル(半導体記憶装置)が形成される。
【0066】
図29の平面図に示すように、第2ゲート電極225(ワード線)への給電コンタクト18及び第1ゲート電極151(バックゲート)の給電コンタクト17は、一点鎖線で囲んだメモリセル領域16の外側の任意の位置に設けることが可能である。周知の技術を用いてコンタクトプラグ(給電コンタクト18、17)を形成し、上層配線とこれらを接続すればよい。
【0067】
図30には、図1に示す半導体装置1において、バックゲート電圧(第1ゲート電極151の電圧:VBG)を0V、0.5V、1.0Vとした場合に、フィン型チャネル領域185を流れる電流(ID)のトレンチゲート(第2ゲート電極の電圧:VG)電圧依存性を示している。図30から明らかなように、バックゲート電圧(VBG)とトレンチゲート電圧(VG)とを調整することによりトランジスタの電流−電圧特性を広範囲に渡って制御でき、設計の自由度を大幅に向上できることが示されている。
【0068】
また、図31は、バックゲートとトレンチゲートを同じ電圧で掃引した場合のドレイン電流(ID)のトレンチゲート電圧(VG)依存性を示している。この動作状態においては、図中VBG=0Vとして示されるバックゲート電圧(VBG)を一定とした動作に比べて、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作となる。
【0069】
本実施例形態においては、バックゲート電極(第1ゲート電極151)をポリシリコンで形成したが、バックゲート電極をトレンチゲート電極(第2ゲート電極225)と同様にポリメタル構造で形成することもできる。この場合には、図8に示した工程において、第1素子分離領域S1を埋設しない程度の薄いポリシリコンを形成し、その後低抵抗膜でポリシリコン内部を埋設する方法を用いればよい。これにより、トレンチゲートと同様にバックゲートの低抵抗化が可能となるので、高速動作に好適となる。
【0070】
(半導体記憶装置の他の例)
図32は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
図32に示す半導体記憶装置は、図28に示したメモリセルの記憶素子として、キャパシタに代えて相変化素子Pcを用いる点にある。図26に示したポリシリコンプラグを形成する前までの構成は前実施形態と同じなので説明は省略する。
【0071】
相変化素子Pcは、タングステンプラグ301に接続された下部電極(ヒータープラグ)315と、基準電位コンタクト330aを介して基準電位配線340に接続された上部電極330と、下部電極315と上部電極330との間に設けられた記録層325によって構成されている。符号261、312、335、351に示す層は層間絶縁膜である。なお、記録層325はサイドウオール321の内側に設けられているが、サイドウオール321は必須の構成ではない。
【0072】
記録層325には相変化材料が用いられる。相変化材料としては、2以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム(Ge)、アンチモン(Sb)、テルル(Te)、インジウム(In)、セレン(Se)等の元素を少なくとも一つ以上含む合金を指す。一例として、GaSb、InSb、InSe、Sb2Te3、GeTe等の2元系元素、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe等の3元系元素、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等の4元系元素を挙げることができる。本実施形態においては特に、Ge2Sb2Te5(GST)を選択することが好ましい。記録層325の厚さは特に限定されないが、本実施形態では、例えば10〜200nmに設定することができる。記録層325の成膜方法としては、スパッタリング法を用いることができる。
【0073】
下部電極315はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極315の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、W、TiN、TaN、WN、TiAlNなどの高融点金属及びその窒化物、或いは、TiSiN、WSiNなどの高融点金属シリサイドの窒化物、さらには、TiCN等の材料を好ましく用いることができる。
【0074】
上部電極330には、WやTiNなどの高融点金属を用いることができる。また、基準電位コンタクト330aの材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極315と同様、TiAlN、TiSiN、TiCN等の材料を好ましく用いることができる。
【0075】
以上のような構造を有する半導体記憶装置は、DRAMの周辺回路を構成するワードドライバによって複数のワード線225のいずれか1本を活性化し、この状態で複数のビット線310の少なくとも1本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線225が活性化しているメモリセルでは、セルトランジスタがオンするため、対応するビット線は、相変化素子Pcを介してビット線310に接続された状態となる。したがって、この状態で所定のビット線310に書き込み電流を流せば、相変化素子Pcに含まれる記録層325を結晶相又はアモルファス相に変化させることができる。また、ビット線310に読み出し電流を流せば、相変化素子Pcに含まれる記録層325が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【0076】
以上説明した半導体装置及びその製造方法によれば、以下のような効果が得られる。
上記の半導体装置1によれば、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185が形成され、トレンチ100にトレンチゲート電極225となる第2ゲート電極201が形成されるとともに、第1素子分離領域S1にはバックゲート電極となる第1ゲート電極151が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型MOSトランジスタTrを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【0077】
また、上記の半導体装置1によれば、第1ゲート電極151の下方に第1素子分離絶縁膜131が配置され、第2素子分離領域S2には第2素子分離絶縁膜171が形成されているので、第1、第2素子分離絶縁膜131,171によって活性領域を確実に分断することができる。
【0078】
更に、上記の半導体装置1によれば、第1ゲート電極151がフィン型チャネル領域185の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域185の全体に印加することができる。
また、上記の半導体装置によれば、第1ゲート電極151が金属を含んで構成された場合には、第1ゲート電極151を低抵抗化することができ、デバイスの高速動作が可能になる。
【0079】
また、上記の半導体装置1によれば、第1ゲート電極151の底面151aの位置がフィン型チャネル領域185の最下端部185aより深い位置にあるので、バックゲート電圧をフィン型チャネル領域185の全体に印加することができる。
【0080】
更に、上記の半導体装置1によれば、フィン型チャネル領域185が、第1トレンチ部100bと第2トレンチ部100dとにより区画形成され、その最下端部185aが第2トレンチ部100dによって半導体基板101から分断されているので、第2ゲート電極225とソース/ドレイン拡散領域241の電位差が閾値を超えたときに電流がフィン型チャネル領域185を流れ、半導体基板101には電流が流れないか、流れにくくなる。これにより、第2ゲート電極225の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域185が完全空乏化されるので、高価なSOI基板を用いることなく、SOI構造のチャネルを形成できる。
【0081】
また、上記の半導体装置1によれば、トレンチ100を挟んで活性領域Kの幅方向両側にフィン型チャネル領域185が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【0082】
更に、上記の半導体装置1によれば、トレンチゲート型MOSトランジスタTrに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【0083】
また、上記の半導体装置1によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ(DRAM)を構成できる。
更に、上記の半導体装置1によれば、記憶素子を相変化素子Pcとすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ(PRAM)を構成できる。
【0084】
次に、本発明の半導体装置1の製造方法によれば、第1素子分離領域S1を形成する際に、第1ゲート絶縁膜131と第1ゲート電極151とを形成し、また、トレンチ100を形成する際に、トレンチ100と第1素子分離領域S1との間の活性領域Kにフィン型チャネル領域185を区画形成するので、第1ゲート電極151がフィン型チャネル領域185のバックゲートとして機能する半導体装置1を製造できる。
【0085】
また、上記の半導体装置1の製造方法によれば、第1素子分離溝11aに第1素子分離絶縁膜131を形成し、凸部Tの側壁面T1に第1ゲート絶縁膜141を形成し、更に第1ゲート電極151を形成するので、第1素子分離領域S1によって活性領域Kを区画形成できると同時に、バックゲートとなる第1ゲート電極151を形成できる。
【0086】
更に、上記の半導体装置1の製造方法によれば、第1ゲート電極151の底面151aを、フィン型チャネル領域185の最下端部185aとなる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域185の全体に印加することが可能な半導体装置1を製造できる。
【0087】
また、上記の半導体装置1の製造方法によれば、第1トレンチ部100bと第2トレンチ部100dを形成すると同時に、フィン型チャネル領域185を形成すると共にフィン型チャネル領域185を半導体基板101から分断させることができ、SOI構造のチャネルを容易に形成できる。
【0088】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ、あるいは導電プラグや配線のレイアウトは一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【0089】
[データ処理システム]
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
【0090】
図33は本実施形態のデータ処理システム400の概略構成図である。データ処理システム400はCPU(Central Processing Unit)410と半導体記憶装置420とを備えている。図33ではCPU410はシステムバス430を介して半導体記憶装置420に接続されているが、システムバス430を介さずにローカルなバスによって接続されても良い。システムバス430は簡便のため1本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。またデータ処理システム400では、必要に応じて半導体記憶装置以外の記憶装置440、入出力装置450がシステムバス430に接続される。
【0091】
ここで入出力装置450には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれ、半導体記憶装置以外の記憶装置440には、ハードディスクやMOドライブなどが含まれるが、これに限定されない。入出力装置450には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置420は、例えばRAM(Random Access Memory)やROM(Read Only Memory)であり、具体的にはSRAM(Static Random Access Memory)、SDRAM(SynchronousDynamic Random Access Memory)、DDR−SDRAM(Double Data Rate Synchronous Dynamic Random-Access Memory)、DDR2−SDRAM(Double Data Rate 2 Synchronous Dynamic Random-Access Memory)、DDR3−SDRAM(Double Data Rate 3 Synchronous Dynamic Random-Access Memory)等のDRAM、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図33では簡略化のため1つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
【0092】
図34は半導体記憶装置420の概略構成図である。半導体記憶装置420は、メモリアレイ部501、Xデコーダ部502、Yデコーダ部503、データ制御回路部504、データラッチ回路部505、入出力インターフェース部506、内部CLK(Clock)回路部507、制御信号回路部508を備えている。
【0093】
メモリアレイ部501は、複数のワード線WL(Word line)と、複数のビット線BL(Bit Line)と、センスアンプ回路SA(Sense Amplifier)とを備えており、それぞれのワード線WLとビット線BLの交点にメモリセルMC(Memory Cell)が存在する。
【0094】
メモリアレイ部501とデータラッチ回路505と入出力インターフェース部506は、データ転送用バスにより接続される。データ制御回路部504は、データラッチ回路部505におけるデータ転送を制御する。Xデコーダ部502及びYデコーダ503は、メモリアレイ部501におけるメモリセルMCからの書き込み、読み出し等の動作を制御する。内部CLK回路部507は、CK、/CK、CKE(Clock Enable)が入力され、制御信号回路部508、Xデコーダ502、Yデコーダ503、データ制御回路部504で利用されるクロックを生成する。制御信号回路部508は、入力される/CS(Chip Select)、/RAS(Row Address Strobe)、/CAS(Column Address Strobe)、/WE(Write Enable)に基づいてXデコーダ部502及びYデコーダ503を制御する制御信号を生成して出力する。なお、/は、ロウレベルがアクティブレベルとなることを示す記号である。
【0095】
ワード線WLとビット線BLの交点のそれぞれには、データを記憶するメモリセル(記憶素子)MCが備えられている。メモリセルMCは、データを記憶するためのキャパシタあるいは相変化素子と、選択用のトランジスタにより構成され、当該トランジスタは、ゲート電極がワード線WLに接続され、ドレインまたはソースの一方がビット線BLに接続され、他方がキャパシタあるいは相変化素子に接続される。センスアンプ回路SAは、データ記憶用キャパシタあるいは相変化素子からビット線に読み出されるデータを増幅する。
【0096】
ここで、メモリセルMC、センスアンプ回路SA、X制御回路、Y制御回路の少なくとも一部には、本発明の半導体装置が備えられている。特に、メモリセルMCとセンスアンプSAを構成するトランジスタは、本発明に係るトレンチゲート型MOSトランジスタTrが好適に用いられる。本発明に係るトレンチゲート型MOSトランジスタTrは、所謂垂直型のSOIチャネル領域を有するため、基板バイアス効果を低減でき、ショートチャネル効果を抑制し、サブスレッショルド特性を改善できる。これにより本発明の半導体装置によれば、電源電圧を低くしてもトランジスタTrのスイッチング動作を高速にでき、データ処理システム400の高速化が図られる。また、本発明の半導体装置によれば、第1ゲート電極のゲート電圧を調整することでトランジスタTrの閾値を調整できるので、回路構成を簡素化することが可能になる。
【0097】
また近年では、低消費電力化は時代の趨勢となっており、半導体装置を備えた種々の電子機器において低消費電力化のための技術開発が進められている。例えば、携帯電話やデジタルプレーヤー等の携帯型電子機器においては、小型、低消費電力でバッテリ寿命の長い電子機器が望まれており、電子機器に内蔵されるデータ処理システムにおいても、よりいっそうの小型化、低消費電力化が求められている。本発明の場合、データ処理システムを構成するトランジスタは2つのチャネル領域を有し、ダブルゲート電極型のFinFET構造を有するトランジスタからなるため、データ処理システムを含む電子機器全体の小型化、低消費電力化が可能である。また、高速応答性によって処理スピードの速い高性能なデータ処理システム及び電子機器が提供できる。
【0098】
このような事情は、本発明の半導体装置をXデコーダ部502、Yデコーダ部503、データ制御回路部504、データラッチ回路部505、入出力インターフェース部506に適用した場合も同じである。さらに、CPU410、記憶装置440、入出力装置450に本発明の半導体装置を適用した場合も同様である。データ処理システム400の大きさ、駆動能力は、個々のトランジスタの大きさ、駆動能力に依存するため、これらのトランジスタを本発明の半導体装置に置き換えることで、小型で高性能なデータ処理システムを提供することができる。
【産業上の利用可能性】
【0099】
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。DRAMを一つの適用例として挙げられるが、RAMやROM等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
【図面の簡単な説明】
【0100】
【図1】図1は、本発明の実施形態である半導体装置を示す図であって、(a)は平面模式図であり、(b)は(a)のA−A’線に対応する断面模式図であり、(c)は(a)のB−B’線に対応する断面模式図である。
【図2】図2は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図3】図3は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図4】図4は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図5】図5は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図6】図6は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図7】図7は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図8】図8は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図9】図9は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図10】図10は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図11】図11は、本発明の実施形態である半導体装置の製造方法を示す図であって、第1素子分離領域形成工程を説明する模式図である。
【図12】図12は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図13】図13は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図14】図14は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2素子分離領域形成工程を説明する模式図である。
【図15】図15は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図16】図16は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図17】図17は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図18】図18は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図19】図19は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図20】図20は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図21】図21は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図22】図22は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図23】図23は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図24】図24は、本発明の実施形態である半導体装置の製造方法を示す図であって、第2ゲート形成工程を説明する模式図である。
【図25】図25は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図26】図26は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図27】図27は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース/ドレイン形成工程を説明する模式図である。
【図28】図28は、本発明の実施形態である半導体記憶装置の一例を示す断面模式図である。
【図29】図29は、本発明の実施形態である半導体記憶装置の一例を示す平面模式図である。
【図30】図30は、フィン型チャネル領域を流れる電流IDのトレンチゲート電圧VG(第2ゲート電圧)の依存性を示すグラフである。
【図31】図31は、フィン型チャネル領域を流れる電流IDのトレンチゲート電圧VG(第2ゲート電圧)の依存性を示すグラフである。
【図32】図32は、本発明の実施形態である半導体記憶装置の別の例を示す断面模式図である。
【図33】図33は、本発明の実施形態であるデータ処理システムを示す概略構成図である。
【図34】図34は、本発明の実施形態である半導体記憶装置の概略構成図である。
【符号の説明】
【0101】
1…半導体装置、100…トレンチ、100a…垂直な壁面、100b…第1トレンチ部、100c…略円弧状な壁面、100d…第2トレンチ部、101…半導体基板、131…第1素子分離絶縁膜、141…第1ゲート絶縁膜、151…第1ゲート電極、151a…第1ゲート電極の底面、171…第2素子分離絶縁膜、185…フィン型チャネル領域、185a…フィン型チャネル領域の最下端部、191…第2ゲート絶縁膜、225…第2ゲート電極、241…ソース/ドレイン拡散領域、400…データ処理システム、K…活性領域、S…素子分離領域、S1…第1素子分離領域、S2…第2素子分離領域、Tr…トレンチゲート型MOSトランジスタ
【特許請求の範囲】
【請求項1】
半導体基板に形成されたトレンチゲート型MOSトランジスタを有する半導体装置であって、
前記半導体基板には、STI構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第1素子分離領域と、前記活性領域の長手方向両側に位置する第2素子分離領域とから構成されてなり、
前記トレンチゲート型MOSトランジスタが、前記活性領域内に設けられたトレンチと、
前記トレンチと前記第1素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、
前記第1素子分離領域に埋設され、第1ゲート絶縁膜を介して前記フィン型チャネル領域と接する第1ゲート電極と、
前記トレンチに埋設され、第2ゲート絶縁膜を介して前記フィン型チャネル領域と接する第2ゲート電極と、
前記フィン型チャネル領域と接続され、前記活性領域内において前記第2ゲート電極を挟んで前記トレンチの両側に位置するソース/ドレイン拡散領域と、を具備してなることを特徴とする半導体装置。
【請求項2】
前記第1素子分離領域は少なくとも、前記半導体基板上に位置する第1素子分離絶縁膜と、前記第1素子分離絶縁膜上に位置する前記第1ゲート電極との積層膜で構成され、
前記第2素子分離領域は、第2素子分離絶縁膜の単層膜で構成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第1ゲート電極は、少なくとも金属を含んで構成されることを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置。
【請求項5】
前記第1ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置。
【請求項6】
前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第1トレンチ部と連通する第2トレンチ部とから構成され、
前記フィン型チャネル領域は、前記第1トレンチ部と前記第2トレンチ部とにより区画形成されるとともに、前記最下端部が前記第2トレンチ部によって前記半導体基板から分断されていることを特徴とする請求項1乃至請求項5の何れか一項に記載の半導体装置。
【請求項7】
前記フィン型チャネル領域は、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることを特徴とする請求項1乃至請求項6の何れか一項に記載の半導体装置。
【請求項8】
前記トレンチゲート型MOSトランジスタとこのトレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることを特徴とする請求項1乃至請求項7の何れか一項に記載の半導体装置。
【請求項9】
前記記憶素子がキャパシタであることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記記憶素子が相変化素子であることを特徴とする請求項8に記載の半導体装置。
【請求項11】
請求項1乃至請求項10に記載の何れか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【請求項12】
請求項1乃至請求項10の何れか一項に記載の半導体装置の製造方法であって、
半導体基板の活性領域の幅方向両側となる位置に、第1ゲート絶縁膜と第1ゲート電極とを少なくとも形成して前記半導体基板に第1素子分離領域を形成する第1素子分離領域形成工程と、
前記半導体基板の前記活性領域の長手方向両側となる位置に第2素子分離領域を形成すると同時に、前記第1素子分離領域と前記第2素子分離領域とに囲まれた前記活性領域を形成する第2素子分離領域形成工程と、
前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第1素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、
前記トレンチの内部に第2ゲート絶縁膜を形成するとともに前記トレンチを埋める第2のゲート電極を形成する第2ゲート形成工程と、
前記第2ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース/ドレイン拡散領域を形成するソース/ドレイン形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項13】
前記第1素子分離領域形成工程が、
前記半導体基板に素子分離用の第1素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第1素子分離溝の底部に第1素子分離絶縁膜を埋め込む工程と、前記第1素子分離絶縁膜より上側の前記凸部の側壁面に前記第1ゲート絶縁膜を形成する工程と、前記第1素子分離絶縁膜および前記第1ゲート絶縁膜を覆うように前記第1ゲート電極を前記第1素子分離溝に埋め込む工程とを具備してなることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第1ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることを特徴とする請求項12または請求項13に記載の半導体装置の製造方法。
【請求項15】
前記トレンチ形成工程が、
前記活性領域内に、略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有し前記第1トレンチ部と連通する前記第2トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第1トレンチ部と前記第2トレンチ部とによって区画形成されるとともに、前記最下端部を前記第2トレンチ部によって前記半導体基板から分断させることを特徴とする請求項12乃至請求項14の何れか一項に記載の半導体装置の製造方法。
【請求項1】
半導体基板に形成されたトレンチゲート型MOSトランジスタを有する半導体装置であって、
前記半導体基板には、STI構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第1素子分離領域と、前記活性領域の長手方向両側に位置する第2素子分離領域とから構成されてなり、
前記トレンチゲート型MOSトランジスタが、前記活性領域内に設けられたトレンチと、
前記トレンチと前記第1素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、
前記第1素子分離領域に埋設され、第1ゲート絶縁膜を介して前記フィン型チャネル領域と接する第1ゲート電極と、
前記トレンチに埋設され、第2ゲート絶縁膜を介して前記フィン型チャネル領域と接する第2ゲート電極と、
前記フィン型チャネル領域と接続され、前記活性領域内において前記第2ゲート電極を挟んで前記トレンチの両側に位置するソース/ドレイン拡散領域と、を具備してなることを特徴とする半導体装置。
【請求項2】
前記第1素子分離領域は少なくとも、前記半導体基板上に位置する第1素子分離絶縁膜と、前記第1素子分離絶縁膜上に位置する前記第1ゲート電極との積層膜で構成され、
前記第2素子分離領域は、第2素子分離絶縁膜の単層膜で構成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第1ゲート電極は、少なくとも金属を含んで構成されることを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置。
【請求項5】
前記第1ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置。
【請求項6】
前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第1トレンチ部と連通する第2トレンチ部とから構成され、
前記フィン型チャネル領域は、前記第1トレンチ部と前記第2トレンチ部とにより区画形成されるとともに、前記最下端部が前記第2トレンチ部によって前記半導体基板から分断されていることを特徴とする請求項1乃至請求項5の何れか一項に記載の半導体装置。
【請求項7】
前記フィン型チャネル領域は、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることを特徴とする請求項1乃至請求項6の何れか一項に記載の半導体装置。
【請求項8】
前記トレンチゲート型MOSトランジスタとこのトレンチゲート型MOSトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることを特徴とする請求項1乃至請求項7の何れか一項に記載の半導体装置。
【請求項9】
前記記憶素子がキャパシタであることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記記憶素子が相変化素子であることを特徴とする請求項8に記載の半導体装置。
【請求項11】
請求項1乃至請求項10に記載の何れか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【請求項12】
請求項1乃至請求項10の何れか一項に記載の半導体装置の製造方法であって、
半導体基板の活性領域の幅方向両側となる位置に、第1ゲート絶縁膜と第1ゲート電極とを少なくとも形成して前記半導体基板に第1素子分離領域を形成する第1素子分離領域形成工程と、
前記半導体基板の前記活性領域の長手方向両側となる位置に第2素子分離領域を形成すると同時に、前記第1素子分離領域と前記第2素子分離領域とに囲まれた前記活性領域を形成する第2素子分離領域形成工程と、
前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第1素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、
前記トレンチの内部に第2ゲート絶縁膜を形成するとともに前記トレンチを埋める第2のゲート電極を形成する第2ゲート形成工程と、
前記第2ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース/ドレイン拡散領域を形成するソース/ドレイン形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項13】
前記第1素子分離領域形成工程が、
前記半導体基板に素子分離用の第1素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第1素子分離溝の底部に第1素子分離絶縁膜を埋め込む工程と、前記第1素子分離絶縁膜より上側の前記凸部の側壁面に前記第1ゲート絶縁膜を形成する工程と、前記第1素子分離絶縁膜および前記第1ゲート絶縁膜を覆うように前記第1ゲート電極を前記第1素子分離溝に埋め込む工程とを具備してなることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第1ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることを特徴とする請求項12または請求項13に記載の半導体装置の製造方法。
【請求項15】
前記トレンチ形成工程が、
前記活性領域内に、略垂直な壁面を有する第1トレンチ部と、断面形状が略円弧状な壁面を有し前記第1トレンチ部と連通する前記第2トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第1トレンチ部と前記第2トレンチ部とによって区画形成されるとともに、前記最下端部を前記第2トレンチ部によって前記半導体基板から分断させることを特徴とする請求項12乃至請求項14の何れか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【公開番号】特開2009−212369(P2009−212369A)
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願番号】特願2008−55104(P2008−55104)
【出願日】平成20年3月5日(2008.3.5)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願日】平成20年3月5日(2008.3.5)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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