常時オフ半導体デバイスおよびその作製方法
常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
（米国政府の関与の声明）
本発明は米海軍研究所が授与した契約第Ｎ０００１４−０５−Ｃ−２２６号の元で政府の支援によりなされたものである。
【０００２】
（発明の分野）
本発明は半導体デバイスに関し、特に、トランジスタおよび関連する方法に関するものである。
【背景技術】
【０００３】
（発明の背景）
ハイパワー、高温および／または高周波数応用のための炭化ケイ素（室温においてアルファＳｉＣに対する２．９９６ｅＶ）およびＩＩＩ族窒化物（たとえば、室温においてＧａＮに対する３．３６ｅＶ）等のワイドバンドギャップ半導体材料に高い関心が寄せられている。これらの材料は、典型的に、ガリウムヒ素およびシリコンに比べてより高い電界破壊強度およびより高い電子飽和速度を有する。
【０００４】
ハイパワーおよび／または高周波数応用のために特に関心のあるデバイスは高電子移動度トランジスタ（ＨＥＭＴ）であり、変調ドープ電界効果型トランジスタ（ＭＯＤＦＥＴ）としても知られている。２次元電子ガス（２−ＤＥＧ）が異なるバンドギャップ・エネルギを有する２つの半導体材料のヘテロジャンクションにおいて形成されるため、これらのデバイスは多くの状況下で動作上の利点を提供し、そこではバンドギャップのより小さい材料がより高い電子親和性を有する。２−ＤＥＧはアンドープト（「非意図的にドープされた」）、バンドギャップのより小さい材料内の蓄積層であり、たとえば、１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体に由来する電子は２−ＤＥＧへ移動し、イオン化された不純物拡散の低減により高い電子移動度が許される。
【０００５】
高キャリア濃度および高キャリア移動度のこの組合せはＨＥＭＴに非常に大きな相互コンダクタンスを与えることができ、高周波数応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を凌ぐ強力な性能上の利点を与えることができる。
【０００６】
窒化ガリウム／窒化アルミニウム・ガリウム（ＧａＮ／ＡｌＧａＮ）材料系で作製された高電子移動度トランジスタは、前記した高い絶縁破壊電界、広いバンドギャップ、大きな伝導帯オフセット、および／または高い飽和電子ドリフト速度を含む材料特性の組合せのために、大量のＲＦ電力を発生する可能性を秘めている。さらに、２−ＤＥＧ内の電子の大部分はＡｌＧａＮの分極（ｐｏｌａｒｉｚａｔｉｏｎ）に起因する。本開示の一部としてここに組み入れられている同一譲り受け人による特許文献１は、半絶縁炭化ケイ素基板、基板上の窒化アルミニウムバッファ層、バッファ層上の絶縁窒化ガリウム層、窒化ガリウム層上の窒化アルミニウム・ガリウム・バリア層、および窒化アルミニウム・ガリウム・アクティブ構造上のパシベーション層を有するＨＥＭＴを記述している。
【０００７】
ＨＥＭＴは常時オフまたは常時オンとすることができる。常時オフ操作は、安全の理由で、高電圧パワースイッチとして使用されるトランジスタにおいて所望されることがある。常時オフ操作は、また、トランジスタがＲＦパワーアンプ内で使用される時にバイアス回路を簡素化することができる。従来の高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは典型的に常時オンである。従来の常時オフＨＥＭＴは、典型的に、高いオン状態抵抗、低いスイッチング速度、および／または不安定なデバイス特性を有するデバイスとなる。これらの従来デバイスのいくつかについて以下に検討する。
【０００８】
従来の方法はゲートのエッチング後にフッ素処理を含むことがある。特に、ゲート領域内のＡｌＧａＮ表面はゲート・メタライゼーションの前にフッ素含有プラズマに晒すことがある。非特許文献１で検討されているように、デバイスの閾値電圧はフッ素プラズマ照射により正値へシフトすることがある（常時オフ）。たとえば、非特許文献２で検討されているように、この方法はＧａＮパワースイッチ・トランジスタに適合されている。これらの方法が使用される時は、閾値電圧はストレスの元で安定せずにより負の値へ向かってシフトすることがある。さらに、達成される閾値電圧はかろうじて正となることがある。応用内でのサブスレッショルド・リーク、プロセス変動、およびノイズ耐性を考慮すると、Ｖｔ＞＋１Ｖが典型的に望まれる。
【０００９】
さらなる従来のデバイスはＰ型ＡｌＧａＮまたはＧａＮキャップを含むことができる。特に、Ｐ型ドープト材料（ＧａＮまたはＡｌＧａＮ）をゲート領域内のＡｌＧａＮバリア層の上面上に形成することができる。非特許文献３で検討されているように、これらのデバイスは低いオン抵抗および高い絶縁破壊電圧を有することができる。しかしながら、ＧａＮおよびＡｌＧａＮ内でのｐ型ドーピングは典型的に浅いアクセプタ準位を持たないため、正規のデバイス操作中のアクセプタの充填（ｃｈａｒｇｉｎｇ）および枯渇（ｄｅｐｌｅｔｉｏｎ）はＭＨｚスイッチング速度で応答するには遅すぎることがある。そのため、デバイスが高いスイッチング速度で操作されると、ダイナミック・オン抵抗が増加することがある。
【００１０】
従来のＭＯＳＦＥＴは非意図的にドープされたＧａＮ膜から作製することができる。たとえば、非特許文献４で検討されているように、これらのデバイスはＳｉ ＭＯＳＦＥＴ構造を精密に模倣している。特に、ソースおよびドレイン・コンタクトはｎ＋注入領域上に形成される。閾値電圧よりも上の正のゲートバイアスはｐ型バッファ（または半絶縁バッファ）内に電子反転層を誘起することがある。反転層の移動度は界面拡散により低いことがあり、それによりデバイスのオン状態抵抗は高くなることがある。
【００１１】
精密に制御されたエッチレートにより、元々２５０Å程度であるＡｌＧａＮ層はエッチングしてゲート領域内におよそ２５Åを残せることが理解される。この薄い残りのＡｌＧａＮ層上にゲートメタルを堆積させて常時オフ・デバイスを作り出すことができる。このプロセスは凹部エッチング深さに極端に敏感であるため、実用的ではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】シェパード等の米国特許第６，３１６，７９３号
【特許文献２】米国特許出願第１１／２８６，８０５号“ＧＲＯＵＰ ＩＩＩ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＷＩＴＨ ＳＩＬＩＣＯＮ ＮＩＴＲＩＤＥ ＬＡＹＥＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＳＵＣＨ ＤＥＶＩＣＥＳ”，出願日：２００５年１１月２３日
【非特許文献】
【００１３】
【非特許文献１】Ｃａｉ等のＨｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｕｓｉｎｇ ｆｌｕｏｒｉｄｅ−ｂａｓｅｄ ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２６，Ｎｏ．７，ｐ．４３５，２００５）
【非特許文献２】Ｃ．Ｓ．Ｓｕｈ等のＨｉｇｈ−Ｂｒｅａｋｄｏｗｎ ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ Ｓｌａｎｔ Ｆｉｅｌｄ−Ｐｌａｔｅ （Ｐｒｏｃｅｅｄｉｎｇｓ ｆｒｏｍ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００６，ｐ．９１１）
【非特許文献３】Ｙ．Ｕｅｍｏｔｏ等によるＡ Ｎｏｒｍａｌｌｙ−ｏｆｆ ＡｌＧａＮ／ＧａＮ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ＲｏｎＡ−２．６ｍΩｃｍ２ ａｎｄ ＢＶｄｓ＝６４０Ｖ ｕｓｉｎｇ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｍｏｄｕｌａｔｉｏｎ（Ｐｒｏｃｅｅｄｉｎｇｓ ｆｒｏｍ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００６，ｐ．９０７）
【非特許文献４】Ｙ．Ｎｉｉｙａｍａ等の２５０Ｃ ｏｐｅｒａｔｉｏｎ ｎｏｒｍａｌｌｙ−ｏｆｆ ＧａＮ ＭＯＳＦＥＴｓ（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ｖｏｌ．５１，ｐ．７８４，２００７）
【非特許文献５】Ｍ．Ｋｕｒａｇｕｃｈｉ等による（Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ）Ｖｏｌ．２０４，Ｎｏ．６，ｐ．２０１０，２００７）
【非特許文献６】Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ Ａｃｈｉｅｖｅｄ ｏｎ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ Ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｓｌａｎｔ Ｆｉｅｌｄ Ｐｌａｔｅｓ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ，ｖｏｌ．２７，ｎｏ．９，ｐ．７１３，２００６）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
二重チャネル構造中への凹部エッチング（Ｒｅｃｅｓｓ ｅｔｃｈｉｎｇ）は非特許文献５において検討されている。二重チャネル・エピタキシャル構造（ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ）上に形成されたデバイスが検討され、下地ＧａＮ層の内側を止める上部ＡｌＧａＮ層を貫いてゲート・トレンチがエッチングされる。ゲート・トレンチをエッチングした後で、誘電体層およびゲートメタルが堆積される。したがって、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造はゲートの下に設けられ、そこではＡｌＧａＮ層の厚さおよびＡｌ組成は、ゼロバイアスにおいて下部ＡｌＧａＮ／ＧａＮ界面には実質的に電子が蓄積されないようにされる。典型的に、閾値電圧はゲート・トレンチ深さには敏感ではなく、オン抵抗状態における輸送特性が敏感なことがある。ゲート誘電体直下のＧａＮ厚さが薄すぎると、電子はデバイス・オン状態におけるゲートの下の下部ＡｌＧａＮ／ＧａＮ界面ではなく誘電体／ＧａＮ界面に蓄積することがある。これにより電子移動度が低下しデバイス・オン抵抗が高くなることがある。
【課題を解決するための手段】
【００１５】
（発明の概要）
本発明のいくつかの実施例はＩＩＩ族窒化物バッファ層およびＩＩＩ族窒化物バッファ層上のＩＩＩ族窒化物バリア層を含むトランジスタを提供する。非伝導性スペーサ層がＩＩＩ族窒化物バッファ層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層はバリア層中を延びてバッファ層の一部を露出させるトレンチを画定する。スペーサ層上およびトレンチ内にゲート構造が設けられ、ゲート構造上にゲート電極が設けられる。
【００１６】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができる。トランジスタは、さらに、ゲート電極および誘電体層上の第２の非伝導性スペーサ層と第２の非伝導性スペーサ層上のフィールドプレートを含むことができる。フィールドプレートはソース電極またはゲート電極に電気的に結合することができる。第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有することができる。
【００１７】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができる。トランジスタは、さらに、およそ２．０からおよそ５０．０Åの厚さを有する薄いＧａＮ層をトレンチおよびゲート構造間に含むことができる。
【００１８】
本発明のいくつかの実施例では、ゲート構造は誘電体層を含むことができ、誘電体層はおよそ６０Åからおよそ６００Åの厚さを有する。
【００１９】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができ、ゲート構造はスペーサ層上およびトレンチ内の窒化アルミニウム（ＡｌＮ）層およびＡｌＮ層上の誘電体層を含むことができる。ＡｌＮ層はおよそ１．０Åからおよそ１０．０Åの厚さを有することができる。特定の実施例では、ＡｌＮ層は窒化アルミニウム・ガリウム（ＡｌＧａＮ）層とすることができる。およそ２．０Åからおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層をＡｌＮ層およびトレンチ間に設けることができる。
【００２０】
本発明のさらなる実施例において、ゲート構造はＡｌＮ層上の窒化ガリウム（ＧａＮ）層を含むことができ、ＧａＮ層は誘電体層およびＡｌＮ層間とすることができる。ＧａＮ層はおよそ２．０Åからおよそ３０．０Åの厚さを有することができる。およそ２．０Åからおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層をＡｌＮ層およびトレンチ間に設けることができる。
【００２１】
本発明のいくつかの実施例では、第１の非伝導性スペーサ層はおよそ３００Åからおよそ３０００Åの厚さを有する窒化ケイ素を含むことができる。
【００２２】
本発明のさらなる実施例において、ゲート電極はおよそ０．５μｍからおよそ５．０μｍの長さを有することができる。
【００２３】
本発明のさらなる実施例において、トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。
【００２４】
本発明のいくつかの実施例はＩＩＩ族窒化物バリア層およびＩＩＩ族窒化物バリア層上の非伝導性スペーサ層を含んでいる。スペーサ層はその中を貫いて延びてバリア層の一部を露出させるトレンチを画定する。ゲート注入領域がバリア層の一部内に設けられる。ゲート電極が注入領域上のトレンチ内およびスペーサ層上に設けられる。
【００２５】
本発明のさらなる実施例において、誘電体サイドウォールスペーサをトレンチのサイドウォール上に設けることができる。注入領域はおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２の注入量を有することができる。誘電体サイドウォールスペーサはおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有することができる。
【００２６】
本発明のさらなる実施例において、トランジスタは、さらに、ゲート電極およびスペーサ層上の第２の非伝導性スペーサ層と第２の非伝導性スペーサ層上のフィールドプレートを含むことができる。フィールドプレートはソース電極またはゲート電極に電気的に結合することができる。第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有することができる。
【００２７】
本発明のいくつかの実施例では、トレンチはバリア層中に延びることができる。トレンチはバリア層中におよそ０Åからおよそ２００Å延びることができる。
【００２８】
本発明のいくつかの実施例を主としてトランジスタの実施例に対して検討してきたが、対応する方法も提供される。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｂ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｃ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｄ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図２】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図３】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図４】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図５Ａ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図５Ｂ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図６Ａ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図６Ｂ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図６Ｃ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図７Ａ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｂ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｃ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｄ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｅ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図８】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図９Ａ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図９Ｂ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図１０】本発明のいくつかの実施例に従った性能特性を例示するグラフを示す図である。
【発明を実施するための形態】
【００３０】
（本発明の実施例の詳細な説明）
本発明の実施例が示される添付図を参照して、以下に本発明の実施例をより詳細に記述する。しかしながら、本発明は多くの異なる形で実施することができ、ここに記載されている実施例に限定されるものと解釈してはならず、これらの実施例は本開示が綿密かつ完全なものであり、発明の範囲を当業者に完全に伝えるように提供される。全体を通して同じ番号は同じエレメントを示す。さらに、図示されているさまざまな層および領域は概略的に示されている。したがって、本発明は添付図に例示された相対的サイズ、間隔および配置に限定はされない。当業者ならばお判りのように、基板または他の層「の上に」形成された層とは基板または他の層の上に、あるいは基板または他の層の上に形成された介在層の上に直接形成された層を指すことができる。また、当業者ならばお判りのように、もう１つの特徴に「隣接」配置される構造や特徴は隣接特徴に重なり合うまたはその下にある部分を有することができる。
【００３１】
「より下（ｂｅｌｏｗ）」または「より上（ａｂｏｖｅ）」または「上部」または「下部」または「水平」または「垂直」等の相対的な用語は、ここでは、図示されている１つのエレメント、層または領域のもう１つのエレメント、層または領域に対する関係を記述するのに使用されることがある。これらの用語は図に示す方位の他にデバイスの異なる方位を包含するものであることが理解される。
【００３２】
本発明の実施例は、ここでは、本発明の理想化された実施例（および中間構造）の略図である断面図を参照して記述される。図中の層および領域の厚さは判り易くするために誇張されることがある。さらに、たとえば、製作技術および／または公差の結果図面の形状からの変化も予期される。このように、本発明の実施例はここに例示された領域の特定の形状に限定されものと解釈してはならず、たとえば、製作から生じる形状の偏差を含むものと解釈しなければならない。たとえば、矩形として例示された注入領域は、典型的に、丸められたおよび／または曲げられた特徴および／または注入領域から非注入領域までの離散変化（ｄｉｓｃｒｅｔｅ ｃｈａｎｇｅ）ではなくそのエッジにおける注入濃度勾配を有する。同様に、注入により形成された埋込領域により埋込領域とそれを介して注入が行われる表面との間の領域内で多少の注入が行われることがある。このように、図示された領域は概略的なものであり、それらの形状はデバイスの領域の実際の形状を例示しようとするものではなく、本発明の範囲を限定しようとするものでもない。
【００３３】
ここで使用される用語は特定の実施例を記述することだけが目的であり、本発明を限定しようとするものではない。ここで使用される冠詞の単数形“ａ”、“ａｎ”および“ｔｈｅ”は文脈で明瞭に表示されない限り複数形を含むものとする。さらに、ここで使用される「含む」、「有する」（時に“ｃｏｍｐｒｉｓｅｓ”、“ｃｏｍｐｒｉｓｉｎｇ”、“ｉｎｃｌｕｄｅｓ”および／または“ｉｎｃｌｕｄｉｎｇ”）という用語は述べられた特徴、インテジャ（ｉｎｔｅｇｅｒｓ）、ステップ、操作、エレメント、および／またはコンポーネントの存在を指定するが、１つ以上の他のタイプの特徴、インテジャ（ｉｎｔｅｇｅｒｓ）、ステップ、操作、エレメント、コンポーネント、および／またはそのグループの存在または追加を排除しないことが理解される。
【００３４】
特記無き限り、ここで使用される全ての用語（技術および科学用語を含む）は本発明が属する分野の当業者により一般的に理解されているのと同じ意味を有する。さらに、ここで使用される用語は本明細書および関連するものの文脈における意味と一致する意味を有するものと解釈すべきであることが理解され、特記無き限り、理想化されたまたは過度に形式的な感覚で解釈されることはない。
【００３５】
本発明の実施例はＩＩＩ族窒化物系デバイス等の窒化物系ＨＥＭＴ内で使用するのに特によく適している。ここで使用される「ＩＩＩ族窒化物」という用語は窒素と周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）、との間に形成された化合物半導体のことである。この用語はＡｌＧａＮおよびＡｌＩｎＧａＮ等の三元および四元化合物にも当てはまる。当業者ならばお判りのように、ＩＩＩ族元素は窒素と結合して二元（ｂｉｎａｒｙ）（たとえば、ＧａＮ）、三元（ｔｅｒｎａｒｙ）（たとえば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（ｑｕａｔｅｒｎａｒｙ）（たとえば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は全て窒素の１モルが合計１モルのＩＩＩ族元素と結合される実験式を有する。したがって、ＡｌｘＧａ１−ｘＮ、ここに０≦ｘ≦１、等の式がそれらを記述するのによく使用される。
【００３６】
本発明の実施例はＧａＮ ＨＥＭＴデバイスに関して記述されるが、本発明は他のタイプのデバイスおよび／または材料に関しても使用することができる。たとえば、本発明の実施例は炭化シリコンＭＥＳＦＥＴデバイスで使用するのにも特に適している。同様に、本発明のいくつかの実施例は、ＧａＡｓ／ＡｌＧａＡｓ ｐＨＥＭＴデバイス等のＧａＡｓ系デバイスだけでなく、ＧａＮ系発光デバイス（ＬＥＤ）においても有利に使用することができる。
【００３７】
低オン抵抗を有する高耐圧デバイスは、典型的に、ゲートおよびソース間とゲートおよびドレイン間の領域内に低抵抗値を有し、同時にゲートおよびドレイン間の領域内でチャネル枯渇を許す。ゲートおよびソース間とゲートおよびドレイン間の領域は、ここでは、「アクセス領域」と呼ばれる。ＡｌＧａＮ／ＧａＮまたはＡｌＧａＮ／ＡｌＮ／ＧａＮ構造の高移動度および高電荷密度はこれに適切なことがあり、たとえば、非特許文献６で検討されている高性能常時オン・デバイスを示すのに使用されている。常時オフ操作が所望される場合、典型的に、同じ層構造をゲート領域内で使用することはできない。したがって、図１Ａから１０についてさらに検討されるように、本発明のいくつかの実施例は低抵抗アクセス領域を有する常時オフ・デバイスおよびその作製方法を提供する。
【００３８】
常時オフ・デバイスはパワースイッチ等の応用に使用することができる。パワーアップ・シーケンス中に供給される電流は、常時オン・デバイスが経験するように、デバイスにシステムを破裂させることがないため、常時オフ・デバイスはパワースイッチ／電源応用に対して本質的により安全である。このように、本発明のいくつかの実施例は常時オフ操作が可能でありかつ金属絶縁体半導体ゲート構造を有するＧａＮ ＨＥＭＴデバイスを提供する。前記したように、常時オフ操作は安全の理由で高電圧パワースイッチとして使用されるトランジスタ内で所望される。常時オフ操作はトランジスタがＲＦパワーアンプ内で使用される時にバイアス回路を単純化することもできる。従来の高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは典型的に常時オンである。前記したように、常時オフ操作を達成する従来のデバイスは、典型的に、高いオン状態抵抗値、遅いスイッチング速度、および／または不安定なデバイス特性を生じる。このように、本発明のいくつかの実施例に従って、常時オフＧａＮ ＨＥＭＴには常時オン・デバイスに匹敵する性能が提供される。
【００３９】
図１から６Ｃについて詳細に検討されるように、本発明のいくつかの実施例では、ＧａＮバッファ層およびバリア層間に２次元電子ガス（２−ＤＥＧ）を含むＧａＮ ＨＥＭＴエピタキシャル・ウェーハには非伝導性スペーサ層が被せられている。バリア層構造、たとえば、ＡｌＧａＮ／ＧａＮがデバイスのアクセス領域内に設けられている。スペーサ層はバリア層の上面に設けられている。デバイスのゲート領域内で、スペーサおよびバリア層を貫いてトレンチがエッチングされ、ＧａＮバッファ層の一部を露出させる。たとえば、薄いＡｌＮ／ＧａＮスタックと誘電体層の再成長が行われ、続いてメタルゲート電極が堆積される。薄いＡｌＮ／ＧａＮスタックはゼロ・ゲートバイアスにおいてゲートの下に電荷は実質的に誘起されず、デバイスに常時オフ特性が提供されるように設計される。正のゲートバイアスの元で、電子はＡｌＮ層と下地ＧａＮバッファ間の界面に蓄積する。電子は半導体ヘテロ界面に典型的な高い移動度を有し、低いオン状態抵抗値となる。ゲート構造を形成する層はアクセス領域を形成する層とは別に形成されるため、各層構造を別々に最適化してさらに検討されるように所望のデバイス特性を達成することができる。
【００４０】
本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを図１Ａから１Ｄについて検討する。最初に図１Ａを見ると、基板１０が提供され、その上に窒化物系デバイスを形成することができる。本発明のいくつかの実施例では、基板１０は半絶縁性炭化ケイ素（ＳｉＣ）基板とすることができ、それは、たとえば、炭化ケイ素の４Ｈポリタイプとすることができる。他の炭化ケイ素候補ポリタイプとして３Ｃ、６Ｈ、および１５Ｒポリタイプが含まれる。「半絶縁性（ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ）」という用語は絶対的感覚ではなく相対的感覚で使用される。本発明の特定の実施例では、炭化ケイ素バルク結晶は室温においておよそ１×１０５Ω−ｃｍ以上の抵抗率を有する。
【００４１】
オプショナル・バッファ、核生成（ｎｕｃｌｅａｔｉｏｎ）および／または遷移層（図示せず）を基板１０上に設けることができる。たとえば、ＡｌＮバッファ層を設けて炭化ケイ素基板とデバイスの残りとの間に適切な結晶構造遷移を提供することができる。
【００４２】
炭化シリコンはサファイア（Ａｌ２Ｏ３）よりもＩＩＩ族窒化物に対して遥かに近い結晶格子整合を有し、それはＩＩＩ族窒化物デバイスに対する非常に一般的な基板材料である。より近い格子整合によりサファイア上で一般的に得られるものよりも高品質のＩＩＩ族窒化物膜とすることができる。炭化ケイ素は、また、非常に高い熱伝導率を有し、炭化ケイ素上のＩＩＩ族窒化物デバイスの総出力電力は、典型的に、サファイア上に形成された同じデバイスの場合のように基板の熱散逸により制限されないようにされる。また、半絶縁性炭化ケイ素基板の可用性により素子分離および寄生容量低減を提供することができる。適切なＳｉＣ基板は、たとえば、本出願の譲受人であるＣｒｅｅ，Ｉｎｃ．，ｏｆ Ｄｕｒｈａｍ，Ｎ．Ｃ．，により製造することができる。
【００４３】
炭化ケイ素は基板材料として使用することができるが、本発明の実施例は本発明の範囲を逸脱することなく、サファイア、窒化アルミニウム、窒化アルミニウム・ガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰ等の任意適切な基板を利用することができる。いくつかの実施例では、適切なバッファ層を形成することもできる。
【００４４】
図１Ａに戻って、バッファ（チャネル）層２０が基板１０上に形成される。前記したように、バッファ層２０はバッファ層、遷移層、および／または核生成層を使用して基板１０上に形成することができる。バッファ層２０は圧縮歪下にあるものとすることができる。さらに、チャネル層および／またはバッファ核生成および／または遷移層は有機金属化学蒸着（ｍｅｔａｌ−ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）（ＭＯＣＶＤ）または、分子線エピタキシー（ＭＢＥ）、ハイドライド気相エピタキシー（ＨＶＰＥ）または他の適切な技術等の、当業者ならば既知の他の技術によりエピタキシャル成長させることができる。
【００４５】
本発明のいくつかの実施例では、バッファ層２０の伝導帯エッジのエネルギがチャネルおよびバリア層間の界面においてバリア層２２の伝導帯エッジのエネルギよりも小さければ、バッファ層２０はＡｌｘＧａ１−ｘＮ等のＩＩＩ族窒化物であり、０≦ｘ＜１である。本発明の特定の実施例では、ｘ＝０であり、バッファ層２０はＧａＮであることを示す。本発明の範囲を逸脱することなく、バッファ層２０はＩｎＧａＮ、ＡｌＩｎＧａＮ等の他のＩＩＩ族窒化物を含むこともできる。バッファ層２０はアンドープト（「非意図的にドープされた」）とすることができ、およそ０．５μｍからおよそ１０μｍの厚さまで成長することができる。本発明の範囲を逸脱することなく、バッファ層２０はＧａＮ、ＡｌＧａＮの超格子または組合せ等の多層構造とすることもきる。
【００４６】
バリア層２２はバッファ層２０上に形成される。バリア層２２はバッファ層２０のバンドギャップよりも大きいバンドギャップを有することができ、また、バリア層２２はバッファ層２０よりも小さい電子親和力を有することができる。このように、異なるバンドギャップ・エネルギを有する２つの半導体材料（バリア層２２およびバッファ層２０）のヘテロジャンクションにおいて２次元電子ガス（２−ＤＥＧ）が形成され、小さいバンドギャップ材料は大きい電子親和力を有する。２−ＤＥＧ３３はアンドープト（「非意図的にドープされた」）、小さいバンドギャップ材料内の蓄積層であり、たとえば、１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体に由来する電子は２−ＤＥＧ３３へ移動し、イオン化された不純物散乱の低減により高い電子移動度が可能となる。
【００４７】
バリア層２２はバッファ層２０の上に直接エピタキシャル成長させることができる。本発明の特定の実施例では、バリア層２２はＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮおよび／またはＡｌＩｎＧａＮを含み、厚さはおよそ１００Åからおよそ７００Åである。いくつかの実施例では、バリア層２２はＡｌｘＧａ１−ｘＮを含むことができ、０≦ｘ＜０．３２である。特定の実施例では、ｘ＝０．２２である。
【００４８】
ここでは、特定のＨＥＭＴ構造について本発明の実施例が記述されるが、本発明はこのような構造に限定されるものと解釈してはならない。たとえば、ＨＥＭＴ内に追加層を含むことができ、それでも本発明の教示から恩恵を受ける。このような追加層はバリア層２２上のＧａＮキャップ層を含むことができる。さらに、バリア層２２には複数層を設けることができる。このように、本発明の実施例はバリア層を単一層に限定するものと解釈してはならず、たとえば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組合せを有するバリア層を含むことができる。たとえば、ＧａＮ、ＡｌＮ構造を利用して合金散乱を低減または防止することができる。このように、本発明の実施例は窒化物系バリア層を含むことができ、このような窒化物系バリア層はＡｌＧａＮ系バリア層、ＡｌＮ系バリア層およびその組合せを含むことができる。
【００４９】
本発明の特定の実施例では、バリア層２２は十分厚くバリア層２２がオーミックコンタクト・メタルの下に埋め込まれる時に偏極効果によりバッファ層２０およびバリア層２２間の界面において有意キャリア濃度を誘発するのに十分高いＡｌ組成およびドーピングを有する。
【００５０】
前記したように、バリア層２２はバッファ層２０のそれよりも大きいバンドギャップを有し、バッファ層２０よりも小さい電子親和力を有することができる。したがって、本発明の特定の実施例では、バリア層２２はＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮまたはそれらの層の組合せを含むことができる。バリア層２２はその中でクラックが生じたり相当な欠陥が形成されるほど薄くしてはならない。本発明の特定の実施例では、バリア層２２はドープされていないか、またはおよそ１×１０１９ｃｍ−３よりも低い濃度までｎ型ドーパントでドープされている。本発明のいくつかの実施例では、バリア層２２はＡｌｘＧａ１−ｘＮを含み、０＜ｘ≦１である。特定の実施例では、アルミニウム濃度はおよそ２５％とすることができる。しかしながら、本発明の他の実施例では、バリア層２２はＡｌＧａＮを含むことができ、アルミニウム濃度はおよそ５％とおよそ１００％の間である。本発明のいくつかの実施例では、アルミニウム濃度はおよそ１０％よりも大きい。
【００５１】
図１Ａにさらに例示されているように、第１の非伝導性スペーサ層２３をバリア層２２上に形成することができる。第１の非伝導性スペーサ層は、たとえば、窒化ケイ素を含むことができる。第１の非伝導性スペーサ層はおよそ３００Åからおよそ３０００Åの厚さを有することができる。
【００５２】
次に、図１Ｂを見ると、スペーサ層２３、バリア層２２およびバッファ層はマスク３０を使用してパターン化される。マスク３０はホトレジストおよび／またはメタルを含むことができ、本発明の範囲を逸脱することなく従来のホトリソグラフィック／リフトオフ技術を使用してパターン化することができる。特に、バッファ層２０、バリア層２２およびスペーサ層２３がエッチングされてトレンチ７５を形成する。図からお判りのように、トレンチはスペーサ層２３およびバリア層２２を貫いて延びてバッファ層２０に入り、その一部を露出させる。いくつかの実施例では、トレンチ７５はバッファ層２０中へおよそ５０からおよそ５００Å延びることができる。トレンチ７５が許容範囲内でバッファ層２０内へ延びている時にプロセスが終了するようにエッチング時間を調節することができる。
【００５３】
次に、図１Ｃを見ると、マスク３０が除去されトレンチ上およびスペーサ層上にゲート構造４３５が形成される（図４）。図１Ｃに例示された本発明の実施例では、ゲート構造は誘電体層３５である。しかしながら、図２および３についてさらに検討されるように、ゲート構造（図４）はこの構成に限定はされない。
【００５４】
次に、図４を見ると、本発明のいくつかの実施例では、ゲート構造４３５の形成にオプショナルな薄いＧａＮ層４７の形成が先行する。トレンチ７５をエッチングした後で、バッファ層２０の露出面はざらざらしていることがある。この粗面は、ゲート構造４３５の堆積後に、デバイスのオン状態において電子が蓄積される界面を形成する表面である。この界面の粗さにより、より低い電子移動度およびより高いデバイス・オン抵抗とする可能性がある。このように、本発明のいくつかの実施例では、薄いＧａＮ層４７はゲート構造４３５が形成される前にトレンチ７５内に形成（堆積）される。薄いＧａＮ層４７はバッファ層２０およびバリア層２２のサイドウォール上に成長させることができるが、典型的には、スペーサ層２３上には成長させない。いくつかの実施例では、薄いＧａＮ層は有機金属化学蒸着（ＭＯＣＶＤ）を使用しておよそ６００からおよそ１２００°Ｃの温度で成長させることができる。しかしながら、本発明の実施例はこの形成プロセスに限定はされない。薄いＧａＮ層４７が堆積されると、トレンチ・エッチングにより生じる粗さは回復されてアズグローンＧａＮに典型的なステップフロー形態となる。薄いＧａＮ層４７はおよそ２．０Åからおよそ５０Åの厚さを有することができる。
【００５５】
次に、図１Ｃを見ると、前記したように、図１Ｃに例示された本発明の実施例では、ゲート構造４３５（図４）は誘電体層３５により提供される。このように、図１Ｃの構造が表面平滑さを回復させる薄いＧａＮ層４７を含んでおれば、薄いＧａＮ層４７はトレンチ７５と誘電体層３５との間に設けられる。誘電体層はおよそ６０Åからおよそ６００Åの厚さを有することができる。
【００５６】
誘電体層３５は窒化ケイ素（ＳＩｘＮｙ）、二酸化ケイ素（ＳｉＯ２）、ＡｌＳｉＮ、および／または酸窒化ケイ素（ＳｉＯＮ）等の他の適切な誘電体材料を含むことができる。「ＳＩｘＮｙ」、「ＳｉＮ」および「窒化ケイ素」という用語は、ここでは、化学量論的および非化学量論的窒化ケイ素の両方を交換可能に指すものとして使用される。誘電体層３５に他の材料を利用することもできる。たとえば、誘電体層３５は酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含むこともできる。さらに、誘電体層３５は単一層とすることができ、あるいは均一および／または不均一組成の複数の層を含むことができる。誘電体層３５の材料は比較的高温に耐えなければならない。
【００５７】
一般的に、誘電体層３５は比較的高い絶縁破壊電界強度を有し、バッファ層２０のような下地ＩＩＩ族窒化物層との界面に比較的低い界面トラップを提供する誘電体層とすることができる。誘電体層３５はバリア層２２の材料に反応しなくてもよい。さらに、誘電体層３５はその中に比較的低い不純物レベルを有することができる。たとえば、誘電体層３５は水素および、酸素、炭素、フッ素および塩素を含む他の不純物の比較的低いレベルを有することができる。さらに、誘電体層３５は後続するプロセスステップにおいて使用される高いアニール温度に耐えるために比較的高温（たとえば、＞１０００°Ｃ）において安定であることができる。
【００５８】
本発明の特定の実施例では、誘電体層３５はＳｉＮを含むことができる。ＳｉＮ誘電体層３５は、たとえば、化学蒸着（ＣＶＤ）により形成することができる。ＳｉＮ誘電体層３５は化学量論的とすることができる（すなわち、材料内の窒素に対するケイ素の比はおよそ３対４である）。ＳｉＮ層の化学量論は、たとえば、ＣＶＤプロセスにおけるＳｉＨ４およびＮＨ３ソースガスの相対的流量を調節して調節することができる。さらに、比較的高温において形成される場合、ＣＶＤ成長ＳｉＮは化学量論的となる傾向がある。
【００５９】
ＳｉＮ層の化学量論は層の屈折率にも影響することがある。本発明の特定の実施例では、ＳｉＮ誘電体層３５は６３３ｎｍの波長においておよそ１．６からおよそ２．２の屈折率を有することができる。特定の実施例では、ＳｉＮ誘電体層３５の屈折率はエリプソメトリで測定して１．９８±０．０５である。化学量論的ＳｉＮはバッファード酸化膜エッチング（ＢＯＥ）におけるそのエッチングレートにより特徴づけることもできる。たとえば、ＢＯＥにおける化学量論的ＳｉＮのエッチングレートはほぼゼロである。
【００６０】
いくつかの実施例では、誘電体層３５はＳｉＯ２とすることができる。ＳｉＯ２はＬＰＣＶＤおよび／またはＭＯＣＶＤにより形成することができ、化学量論的とすることができる。本発明の特定の実施例では、ＳｉＯ２保護層は６３３ｎｍの波長においておよそ１．３６からおよそ１．５６の屈折率を有することができる。特定の実施例では、ＳｉＯ２保護層の屈折率はエリプソメトリで測定して１．４６±０．０３である。
【００６１】
誘電体層３５が窒化ケイ素を含む場合、誘電体層３５は、Ｃｓイオンビームで二次イオン質量分析（ＳＩＭＳ）により測定された表１に示すレベル以下の不純物レベルを有することができる。
【表１】
【００６２】
誘電体層は、２００５年１１月２３日に出願され、本開示の一部としてここに組み入れられている特許文献２に記述されているような高純度ＳｉＮ層を含むことができる。特に、本発明の特定の実施例に従って、ＳｉＮ誘電体層３５は比較的高温（たとえば、およそ７００°Ｃよりも上）においてＬＰＣＶＤまたはＭＯＣＶＤを使用して成長させることができる。特定の実施例では、ＳｉＮ層は９００−１０００°Ｃの範囲内の温度で成長させることができる。このような高温成長はＳｉＮ層内での不純物レベルの低下を促進させることもできる。さらに、ＳｉＮ層内に取り入れられる背景リアクタ不純物のレベル低下を促進することができる高い成長率を用いることもできる。たとえば、本発明の特定の実施例では、ＳｉＮ層は少なくともおよそ０．２ミクロン／時の成長率で成長させることができる。いくつかの実施例では、成長率はおよそ２ミクロン／時とすることができる。
【００６３】
本発明のいくつかの実施例に従っておよそ３００Åの厚さを有する誘電体層３５を含むデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示するグラフが図６Ａに提供されている。前記したように、デバイスのオン状態において、電子は誘電体−半導体界面に蓄積する。これらの電子は、誘電体層３５に近接しているため、恐らく低い移動度を有する。これは全体的なデバイスのオン抵抗に悪影響を及ぼすことがある。しかしながら、ゲート長がアクセス領域の長さに比べて十分短ければ、ゲート下の高抵抗はデバイスのオン抵抗を実質的に増加させることがない。
【００６４】
誘電体層を形成した後で、ソース３０およびドレイン３１コンタクト（図５Ａおよび５Ｂ）が形成される。ソース３０およびドレイン３１コンタクトは当業者ならばご存じの任意の方法を使用して形成することができる。たとえば、マスクをスペーサ層２３上に形成することができ、次に、ソースおよびドレイン・コンタクト３０および３１用のウィンドウをマスク内に開けることができる。マスクはＳｉＯ２、メタル、ホトレジストまたは任意他の適切なマスク材料を含むことができる。
【００６５】
次に、マスク上およびバリア層２２のマスクにより露出された部分上に、たとえば、蒸発によりメタル層を堆積させてソースおよびドレイン・コンタクト３０および３１を提供することができる。適切なメタルはＴｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔを含むことができる。特定の実施例では、メタルは基板上に順次形成されたＴｉ（２５０Å）、Ａｌ（１０００Å）およびＮｉ（５００Å）のスタックを含むことができる。図５Ａおよび５Ｂに例示されているように、次に、マスクをリフトオフしてソースおよびドレイン領域上にソースおよびドレイン・コンタクト３０および３１を残すことができる。本発明の範囲を逸脱することなく、ソースおよびドレイン・コンタクト３０および３１はオーミックコンタクトとすることができる。
【００６６】
いくつかの実施例では、堆積されたメタルはアニールしてソースおよびドレイン・コンタクト３０および３１の接触抵抗を低減することができる。アニールはＮ２またはＡｒ等の不活性ガスの雰囲気内でおよそ６００からおよそ１２００°Ｃの温度におけるアニールとすることができる。オーミックコンタクト・アニールを使用して、オーミックコンタクトの抵抗を比較的高い抵抗からおよそ１−Ωｍｍ以下に低減することができる。したがって、ここで使われているように、「オーミックコンタクト」という用語はおよそ１−Ωｍｍ以下の接触抵抗を有する非整流性接触のことである。
【００６７】
次に、図１Ｄを見ると、ゲート電極３２は前記したようにソースおよびドレイン・コンタクトをアニールした後で形成することができる。ゲート電極３２はアニールしなくてもよい。図１Ｄに例示されているように、ゲート電極３２は誘電体層３５上のトレンチ７５内およびスペーサ層２３上に形成される。ゲート電極３２はおよそ０．５μｍからおよそ５．０μｍのゲート長を有することができる。ゲート電極３２は図１Ｄに例示されているように「Ｔ」ゲートとすることができ、従来の作製技術を使用して作製することができる。適切なゲート材料は、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ等の、窒化物系半導体材料とショットキーコンタクトすることができる従来の材料を含むことができる。適切なゲート材料はＴｉ、Ａｌおよび／またはＴｉＷ等の、窒化物系半導体材料とショットキーコンタクトすることができない材料を含むこともできる。
【００６８】
したがって、本発明のいくつかの実施例は常時オフ操作と組み合わされた低抵抗アクセス領域を有するデバイスを提供する。前記したように、本発明のいくつかの実施例はその上にスペーサ層２３があるバリア層構造２２、たとえば、アクセス領域内のＡｌＧａＮ／ＧａＮ、を提供する。ゲート領域内で、スペーサ層２３およびバリア層２２を貫いてトレンチ７５がエッチングされ、バッファ層２０を露出させる。１つ以上の層（図１Ｃの誘電体層３５等）がゲート領域内に堆積されて所望する閾値電圧および横方向輸送特性を有するゲート構造３５を形成する。ゲート構造を構成する層はアクセス領域を構成する層とは別に堆積されるため、各層構造を別々に最適化して所望するデバイス特性を達成することができる。
【００６９】
次に、図２を見ると、本発明のいくつかの実施例では、ゲート構造４３５（図４）はトレンチ７５および誘電体層３５間に追加ＡｌＮ層３６を含んでいる。図２に例示されているように、スペーサ層２３上およびトレンチ７５内のＡｌＮ層３６は誘電体層３５の前に形成され、誘電体層３５はＡｌＮ層３６の上に形成される。ＡｌＮ層３６はおよそ１．０Åからおよそ１０．０Åの厚さを有することができる。本発明のいくつかの実施例では、ＡｌＮ層３６はより厚いＡｌＧａＮ層と置換することができ、しかもほぼ同等の結果を達成する。しかしながら、ＡｌＧａＮ層を堆積する時は、組成制御が困難となることがある。ＧａＮ堆積が選択的である条件下では、ＡｌＧａＮ層内のＡｌ組成は均一とならないことがある。さらに、前記したように、表面粗さを平滑化するために薄いＧａＮ層４７が含まれる実施例では、薄いＧａＮ層４７はＡｌＮ層３６とトレンチ７５／スペーサ層２３との間に形成される。
【００７０】
およそ５Åの厚さを有するＡｌＮ層３６およびおよそ３００Åの厚さを有する誘電体層３５を含むデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示しているグラフが図６Ｂに記載されている。デバイスのオン状態において、電子はＡｌＮ／ＧａＮ界面に蓄積する。ＡｌＮ層は結晶とすることができ、ＡｌＮ／ＧａＮは誘電体層３５しかないことに関して前記した実施例について期待できるよりも高い電子移動度を有する半導体ヘテロ構造を形成することができる。これはデバイスのオン抵抗をより低くする可能性がある。ＡｌＮ層３６の厚さが増加すると、蓄積された電子はＡｌＮ／誘電体界面からさらに分離されるため、電子移動度は増加することができる。しかしながら、ＡｌＮ層３６の厚さが増加すると、ＡｌＮ層３６内の強い偏光誘発電界により、閾値電圧は低下することがある。
【００７１】
次に、図３を見ると、本発明のいくつかの実施例では、ゲート構造４３５（図４）はＡｌＮ層３６および誘電体層３５間にＧａＮ層３９を含んでいる。図３に例示されているように、ＧａＮ層３９はＡｌＮ層３６上で、誘電体層３５およびＡｌＮ層３６間に形成される。ＧａＮ層３９はおよそ２．０Åからおよそ３０Åの厚さを有することができる。さらに、前記したように、表面粗さを平滑化するために薄いＧａＮ層４７が含まれる実施例では、薄いＧａＮ層４７はＡｌＮ層３６とトレンチ７５／スペーサ層２３との間に形成される。
【００７２】
およそ５Åの厚さを有するＡｌＮ層３６、およそ１０Åの厚さを有するＧａＮ層３９、およびおよそ３００Åの厚さを有する誘電体層３５を有するデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示しているグラフが図６Ｃに記載されている。デバイスのオン状態において、電子はより低いＡｌＮ／ＧａＮ界面に蓄積する。しかしながら、蓄積した電子は図３のデバイス内の誘電体層からさらに分離され、それにより電子移動度はより高くなりデバイスのオン抵抗はより低くなることがある。電子移動度はＧａＮ層３９およびＡｌＮ層３６の厚さと共に増加することができ、それは蓄積した電子が誘電体層３５からさらに分離されるためである。しかしながら、ＧａＮ層３９の厚さが特定の閾値厚さを超えると、電子はより低いＡｌＮ／ＧａＮ界面の代わりにＧａＮ−誘電体界面に蓄積し始め、電子移動度は低下する可能性がある。
【００７３】
図１Ａから４について検討した本発明の実施例では、ゲート構造４３５（図４）の堆積は選択的ではない、すなわち、ゲート構造はアクセス領域内のスペーサ層２３上だけでなくエッチングされたゲート・トレンチ７５内、およびゲート・トレンチ７５のサイドウォール上に堆積される。本発明のいくつかの実施例では、ＡｌＮ層３６および誘電体層３５の堆積は前記したように行うことができるが、ＧａＮ層３９の堆積はこのような層がゲート構造の一部である時は選択的となることがある、すなわち、堆積技術および堆積条件に応じてＧａＮはエッチングされたゲート・トレンチ７５内だけに堆積される。ＧａＮ層３９の選択的堆積を使用する本発明の実施例では、ＧａＮ層３９の堆積の前にアクティブ・デバイス外側の大きな領域を貫いて非伝導性スペーサ層２３をエッチングすることができる。このように、ＧａＮはアクティブ・デバイス外側のエッチングされた大きな領域内に堆積することもでき、恐らくゲート・トレンチ７５内でのより予測可能で制御可能な堆積速度を提供する。
【００７４】
次に、図５Ａおよび５Ｂを見ると、本発明のいくつかの実施例では、ゲート電極３２は典型的なＧａＮ ＨＥＭＴデバイス構成においてソースおよびドレイン・コンタクト３０および３１間に位置づけられる。図５Ｂにさらに例示されているように、本発明のいくつかの実施例では、第２の非伝導性スペーサ層４３がゲート電極３２上に設けられる。いくつかの実施例では、第２のスペーサ層４３はゲート・メタライゼーション後に堆積することができ、およそ５００Åからおよそ５０００Åの厚さを有することができる。スペーサ層４３の適切な材料として、たとえば、窒化ケイ素を含むことができる。第２の非伝導性スペーサ層４３の形成に続いてデバイスのドレイン側にメタル・フィールドプレート４５を堆積させることができる。フィールドプレート４５の適切な材料として、たとえば、Ｎｉ、Ａｕ、ＡｌおよびＴｉを含むことができる。本発明の範囲を逸脱することなく、フィールドプレート４５はゲート電極３２またはソース電極３０に接続することができる。図５Ｂは本発明のいくつかの実施例を例示しているにすぎず、ゲート電極３２およびフィールドプレート４５の他の構成およびジオメトリも可能であることが理解される。
【００７５】
本発明のいくつかの実施例は、図７Ａから１０について後述するように、ゲート電極の下のバリア層内にイオン注入領域を含む常時オフ操作が可能なＧａＮ ＨＥＭＴデバイスを提供する。注入された元素はゲート電極の下の伝導帯を曲げるように働き、ゼロ・ゲートバイアスにおいてゲート電極の下のチャネル内には実質的に可動電荷が存在しないようにする。正のゲートバイアスにおいて、典型的に、電子はバリア層および下地バッファ層間の界面におけるチャネル内に蓄積する。イオン注入領域を含む本発明のいくつかの実施例では、注入元素は主にバリア層内に配置することができ、バッファ内および界面において注入元素の比較的低濃度を見つけることができる。このように、蓄積された電子は注入されたイオンによる散乱の影響を受けず、高移動度および低オン状態抵抗を有するデバイスとなる。
【００７６】
前記したように、とりわけ、安全の理由で高電圧パワースイッチとして使用されるトランジスタでは常時オフ操作が望まれる。さらに、常時オフ・デバイスは常時オン・デバイスと共に、非常に複雑なＧａＡｓ低消費電力回路に対して現在最も人気のあるデジタル回路ファミリである、ＧａＮ ＨＥＭＴ直接結合ＦＥＴ（エンハンスメント／デプレッションモード・ロジック）論理回路を作製することができる。常時オフ操作はＲＦパワーアンプ内で使用されるトランジスタに対するバイアス回路を簡素化することもできる。これまでに報告された高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは、典型的に、常時オンである。常時オフ操作を達成するための従来のアプローチでは高いオン状態抵抗、遅いスイッチング速度および／または不安定なデバイス特性となった。図７Ａから１０について後述するように、本発明のいくつかの実施例は常時オン・デバイスに匹敵する性能を有する常時オフ・デバイスを提供する。
【００７７】
本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップが図７Ａから７Ｅについて検討される。最初に、図７Ａを見ると、基板１０、バッファ層２０、バリア層２２、およびスペーサ層２３が図１Ａについて検討したのと同様なプロセス・ステップを使用して形成される。さらに、異なるバンドギャップ・エネルギを有する２つの半導体材料（バリア層２２およびバッファ層２０）のヘテロジャンクションにおいて２次元電子ガス（２−ＤＥＧ）３３が形成され、やはり図１Ａについて検討したように、バンドギャップのより小さい材料がより高い電子親和力を有する。したがって、これらの元素の形成に関する詳細はこれ以上検討しない。
【００７８】
次に、図７Ｂを見ると、スペーサ層２３がマスク３１を使用してパターン化されエッチングされる。マスク３１はホトレジストおよび／またはメタルを含むことができ、本発明の範囲を逸脱することなく従来のホトリソグラフィック／リフトオフ技術を使用してパターン化することができる。特に、スペーサ層２３はエッチングされてトレンチ７６を形成する。図からお判りのように、トレンチはスペーサ層２３を貫いて延びてバリア層２２の一部を露出させる。本発明のいくつかの実施例では、バリア層２２はトレンチ７６の形成中にエッチングすることができる。これらの実施例では、トレンチ７６はバリア層２２中におよそ０Åからおよそ２００Å延びることができる。
【００７９】
次に、図７Ｃを見ると、マスク３１をまだきちんとしたまま、トレンチ７６のエッチングにより露出されたバリア層２２の表面中にイオン５００が注入されてゲート注入領域５１０が設けられる。本発明のいくつかの実施例では、得られる注入元素の分布が主としてバリア層２２内にあるように注入エネルギを選択することができ、バッファ層２０中に延びる注入元素の濃度を非常に低いレベルに制限する。このように、イオン注入に関連する構造的損傷をバリア層２２およびバッファ層２０間の界面付近、２−ＤＥＧ３３付近、で低減することができる。したがって、２−ＤＥＧ３３内に高移動度を提供することができる。
【００８０】
特に、注入元素（イオン）は一度バリア層２２中に注入されると負の空間電荷となるように選択することができる。１つの可能な注入元素はマグネシウム（Ｍｇ）を含むことができる。ＭｇはＡｌＧａＮ層内のＩＩＩ族格子サイト上に置かれるとアクセプタとして働き、それは枯渇すると（ｄｅｐｌｅｔｅｄ）負の空間電荷となることがある。他の適切な注入元素として、たとえば、フッ素（Ｆ）または亜鉛（Ｚｎ）を含むことができる。注入エネルギはおよそ３．０ｋｅＶからおよそ１０ｋｅＶとすることができる。注入量はバンド曲がりが閾値電圧を正値へシフトするように選択することができる。適切な注入量は、たとえば、およそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２とすることができる。閾値電圧をどれくらい正へシフトできるかの限界がある。特定の注入量を超えると、得られるバンド曲がりによりバリア層２２内の価電子帯はゼロ・ゲートバイアスにおいてフェルミレベルと交差することがある。これにより正孔が形成される可能性があり、デバイス分散および／またはデバイスの動作中に閾値電圧ドリフトを生じることがある。
【００８１】
イオン５０が注入されて注入ゲート領域５１０を形成した後で、注入ゲート領域５１０をアニールして注入により生じた格子の損傷を回復することができる。アニールは注入元素を電気的にアクティブな格子サイト中へ、たとえば、ＡｌＧａＮ層内の格子間サイトからＩＩＩ族サイトへ移すのにも役立つ。注入アニールはおよそ１０００°Ｃからおよそ１３００°Ｃの温度で実施することができ、それはＡｌＧａＮおよびＧａＮに対する典型的なＭＯＣＶＤ成長温度に近いかそれよりも高い。注入アニールはおよそ３０秒からおよそ１０分間実施することができる。本発明のいくつかの実施例では、注入アニールはアンモニア含有雰囲気内で実施することができる。これは露出されたＡｌＧａＮまたはＧａＮ表面が分解する可能性を低減することができる。さらに、図７Ｄに示すように、本発明のいくつかの実施例では、アニールの前にデバイスの表面上にカプセル化層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）５２０を堆積させて、露出された表面が分解する可能性をさらに低減することができる。本発明の範囲を逸脱することなく、アンモニア（ａｍｍｏｎｉａ）、カプセル化層５２０のいずれかまたは両方を使用できることが理解される。
【００８２】
注入アニールの後で、あるいは別のアニールとして、注入ゲート領域５１０から水素を除去するように設計された雰囲気内で低温活性化アニールを実施することができる。この活性化アニールはＭｇドープトＧａＮに対して実施される活性化アニールに類似したものとすることができる。アズグロン（ａｓ−ｇｒｏｗｎ）ＭＯＣＶＤ ＭｇドープトＧａＮはｐ型ではない。しかしながら、純粋なＮ２またはＮ２／Ｏ２雰囲気内でおよそ１．０分からおよそ１．０時間およそ６００からおよそ９００°Ｃの温度でアニールされると、アズグロンＧａＮはＧａＮから水素を除去してｐ型とすることができる。
【００８３】
本発明のいくつかの実施例では、ソースおよびドレイン・コンタクト３０および３１（図９Ａおよび９Ｂ）は注入アニールおよび活性化アニールの前または後で形成することができる。特に、注入アニールおよび活性化アニール温度がオーミックコンタクト・メタルの最大閾値を超えると、典型的な作製シーケンスは修正しなければならない。前記したように、オーミックコンタクト・メタルは、典型的に、ゲート・プロセスが実施される前に形成される。一方、オーミックコンタクト・プロセスがイオン注入および注入アニールを含む場合、ゲート注入アニールおよびオーミック注入アニールは同時に実施することができ、続いてオーミックコンタクト・メタル堆積が行われる。ソースおよびドレイン・コンタクト３０および３１（図９Ａおよび９Ｂ）は図５Ａおよび５Ｂについて前記したのと同様なプロセスを使用して形成することができ、したがって、その形成の詳細はこれ以上検討しない。
【００８４】
次に、図７Ｅを見ると、ゲート電極３２は前記した注入ゲート領域５１０およびアニール・プロセスの後で形成することができる。ゲート電極３２はアニールしなくてもよい。図７Ｅに例示されているように、ゲート電極３２は注入ゲート領域５１０上のトレンチ７６内およびスペーサ層２３上に形成される。ゲート電極３２はおよそ０．５μｍからおよそ５．０μｍのゲート長を有することができる。ゲート電極３２は図７Ｅに例示されているように「Ｔ」ゲートとすることができ、従来の作製技術を使用して作製することができる。適切なゲート材料として、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ等の窒化物系半導体材料とショットキーコンタクトすることができる従来の材料を含むことができる。
【００８５】
さらに、リフトオフ技術により画定されるゲート・メタル領域はゲート注入領域５１０を含むことができるが、注入領域５１０両側のスペーサ層２３の表面上へ延びることもできる。スペーサ層２３内のエッチングされた開口により画定される、バリア層２２の表面と接触するゲート・メタルは、こうして、ゲート注入領域５１０に自己整合することができる。
【００８６】
次に、図１０を参照して、Ｍｇ注入ゲートを有するデバイス上のドレイン電流の測定値を例示しているグラフが検討される。特に、本発明のいくつかの実施例では、ドーパントイオンはおよそ８ｋｅＶの注入エネルギとおよそ２．０×１０１３ｃｍ−３のドーズを有する。ドーパントイオンはマグネシウムを含むことができる。注入ドーパントイオンはおよそ１１３０°Ｃからの温度でおよそ１分間アニールすることができる。注入アニール後に、注入ドーパントイオンの活性化アニールをおよそ８０％Ｎ２および２０％Ｏ２を含む雰囲気内でおよそ７００°Ｃからの温度で１５分間実施することができる。これらの実施例では、デバイスのエピタキシャル構造は炭化ケイ素基板上のおよそ２５０Åの厚さを有するＡｌ０．２Ｇａ０．８Ｎ層、およそ３．０Åの厚さを有するＡｌＮ層およびおよそ１．４μｍの厚さを有するＧａＮ層とすることができる。図１０は異なるＭｇ注入ドーズを有するデバイスに対するドレイン電流対ゲートバイアスを例示している。前記した２．０×１０１３ｃｍ−３の注入ドーズにおいて、閾値電圧は＋０．５Ｖであった。
【００８７】
図１０について前記した値は単なる例として提供されたもので、本発明の実施例はこれらの値に限定はされないことが理解される。たとえば、本発明のいくつかの実施例では、ドーパントイオンはおよそ５ｋｅＶの注入エネルギとおよそ３．０×１０１３ｃｍ−２のドーズを有することができ、ドーパントイオンは亜鉛（Ｚｎ）とすることができ、本発明の範囲を逸脱することなく、注入はおよそ１１７０°Ｃの温度でおよそ１分間アニールすることができる。
【００８８】
次に、図８を参照して、本発明のいくつかの実施例に従った半導体デバイスを例示している断面が検討される。図８のデバイスは図７Ａから７Ｅについて検討したデバイスに類似しているが、さらに、トレンチ７６のサイドウォール上に誘電体サイドウォール・スペーサ６３０を含んでいる。サイドウォール・スペーサ６３０は前記したゲート注入５１０の後で形成することができる。誘電体サイドウォール・スペーサ６３０はおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有することができる。サイドウォール・スペーサ６３０の厚さが薄すぎると、正バイアスされた時のゲート電極３２は注入領域５１０の下に可動電荷を蓄積できないことがあり、ゲートエッジにおいて電流チョークを生じることがある。
【００８９】
いくつかの実施例では、半導体デバイス上にコンフォーマル誘電体層を形成することができ、コンフォーマル誘電体層をエッチングしてトレンチ７６のサイドウォール上に誘電体サイドウォール・スペーサ６３０を設けることができる。本発明のいくつかの実施例では、コンフォーマル誘電体層はその非常に異方性の反応性イオンエッチングを使用してエッチングすることができる。このように、ゲートが順方向にバイアスされると、図７Ａから７Ｅについて前記した構造はゲート注入領域５１０に隣接する非注入バリア２２を介したゲートメタルから２−ＤＥＧまでの可能な漏洩径路を提供することができる。図８のサイドウォール６３０はゲートメタルを非注入バリア層２２から分離することができ、それは図７Ａから７Ｅについて前記した実施例において生じることがある寄生漏洩径路を実質的に減らしたり恐らくは排除したりすることができる。したがって、誘電体サイドウォール６３０を含む図８のデバイスはより高いゲート電圧にバイアスすることができ、そのためより高い最大ドレイン電流およびより低いオン抵抗とすることができる。
【００９０】
次に、図９Ａおよび９Ｂを参照して、本発明のいくつかの実施例に従ったデバイスの断面が検討される。図９Ａおよび９Ｂに例示されているように、ゲート電極３２はソース３０およびドレイン３１コンタクト間に配置される。図９Ｂは、さらに、第２の非伝導性スペーサ層７３の形成を例示している。第２の非伝導性スペーサ層７３はおよそ５００Åからおよそ５０００Åの厚さを有することができる。第２の非伝導性スペーサ層７３はゲート電極３２の形成後に堆積することができる。第２の非伝導性スペーサ層７３の形成に続いてメタル・フィールドプレート７５を形成することができる。本発明の範囲を逸脱することなく、メタル・フィールドプレート７５はソース３０のゲート３２に接続することができる。フィールドプレート７５に対する適切な材料として、たとえば、Ｎｉ、Ａｕ、ＡｌおよびＴｉを含むことができる。図９Ｂは本発明のいくつかの実施例を例示するにすぎず、ゲート電極３２およびフィールドプレート７５の他の構成およびジオメトリも可能であることが理解される。
【００９１】
したがって、本発明のいくつかの実施例は常時オフ操作と組み合わされた低抵抗アクセス領域を有するデバイスを提供する。前記したように、本発明のいくつかの実施例はゲート電極３２の下のバリア層２２内に注入領域５１０を提供する。注入領域５１０の存在によりゲート電極３２の下の伝導帯は曲がって、ゼロバイアスにおいてゲート電極３２の下のチャネル内には可動電荷が存在しないようにすることができる。正のバイアスにおいて、電子はバリア層２２と下地ＧａＮバッファ２０との間の界面におけるチャネル内に蓄積する。注入元素は主としてバリア層２２内に配置され、またＧａＮバッファ２０内および界面には比較的低い濃度が存在するため、蓄積された電荷は注入されたイオンによる散乱により影響されず、図７Ａから１０について前記したように高い移動度および低いオン状態抵抗を有するデバイスを提供することができる。したがって、本発明のいくつかの実施例は常時オン・デバイスに匹敵する性能を有するＧａＮ ＨＥＭＴの常時オフ操作を提供することができる。
【００９２】
ＧａＮ ＨＥＭＴの特定の構造が検討されたが、これらの構造は例を提供するにすぎない。本発明のいくつかの実施例に従ってここで検討されたゲート構造および／またはゲート注入領域は、本発明の範囲を逸脱することなく、機能デバイスを提供する任意の構造を有する任意のＨＥＭＴ内に含むことができる。
【００９３】
図面および明細書に、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的かつ記述的な意味だけで使用されており、制限する目的ではない。
【技術分野】
【０００１】
（米国政府の関与の声明）
本発明は米海軍研究所が授与した契約第Ｎ０００１４−０５−Ｃ−２２６号の元で政府の支援によりなされたものである。
【０００２】
（発明の分野）
本発明は半導体デバイスに関し、特に、トランジスタおよび関連する方法に関するものである。
【背景技術】
【０００３】
（発明の背景）
ハイパワー、高温および／または高周波数応用のための炭化ケイ素（室温においてアルファＳｉＣに対する２．９９６ｅＶ）およびＩＩＩ族窒化物（たとえば、室温においてＧａＮに対する３．３６ｅＶ）等のワイドバンドギャップ半導体材料に高い関心が寄せられている。これらの材料は、典型的に、ガリウムヒ素およびシリコンに比べてより高い電界破壊強度およびより高い電子飽和速度を有する。
【０００４】
ハイパワーおよび／または高周波数応用のために特に関心のあるデバイスは高電子移動度トランジスタ（ＨＥＭＴ）であり、変調ドープ電界効果型トランジスタ（ＭＯＤＦＥＴ）としても知られている。２次元電子ガス（２−ＤＥＧ）が異なるバンドギャップ・エネルギを有する２つの半導体材料のヘテロジャンクションにおいて形成されるため、これらのデバイスは多くの状況下で動作上の利点を提供し、そこではバンドギャップのより小さい材料がより高い電子親和性を有する。２−ＤＥＧはアンドープト（「非意図的にドープされた」）、バンドギャップのより小さい材料内の蓄積層であり、たとえば、１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体に由来する電子は２−ＤＥＧへ移動し、イオン化された不純物拡散の低減により高い電子移動度が許される。
【０００５】
高キャリア濃度および高キャリア移動度のこの組合せはＨＥＭＴに非常に大きな相互コンダクタンスを与えることができ、高周波数応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を凌ぐ強力な性能上の利点を与えることができる。
【０００６】
窒化ガリウム／窒化アルミニウム・ガリウム（ＧａＮ／ＡｌＧａＮ）材料系で作製された高電子移動度トランジスタは、前記した高い絶縁破壊電界、広いバンドギャップ、大きな伝導帯オフセット、および／または高い飽和電子ドリフト速度を含む材料特性の組合せのために、大量のＲＦ電力を発生する可能性を秘めている。さらに、２−ＤＥＧ内の電子の大部分はＡｌＧａＮの分極（ｐｏｌａｒｉｚａｔｉｏｎ）に起因する。本開示の一部としてここに組み入れられている同一譲り受け人による特許文献１は、半絶縁炭化ケイ素基板、基板上の窒化アルミニウムバッファ層、バッファ層上の絶縁窒化ガリウム層、窒化ガリウム層上の窒化アルミニウム・ガリウム・バリア層、および窒化アルミニウム・ガリウム・アクティブ構造上のパシベーション層を有するＨＥＭＴを記述している。
【０００７】
ＨＥＭＴは常時オフまたは常時オンとすることができる。常時オフ操作は、安全の理由で、高電圧パワースイッチとして使用されるトランジスタにおいて所望されることがある。常時オフ操作は、また、トランジスタがＲＦパワーアンプ内で使用される時にバイアス回路を簡素化することができる。従来の高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは典型的に常時オンである。従来の常時オフＨＥＭＴは、典型的に、高いオン状態抵抗、低いスイッチング速度、および／または不安定なデバイス特性を有するデバイスとなる。これらの従来デバイスのいくつかについて以下に検討する。
【０００８】
従来の方法はゲートのエッチング後にフッ素処理を含むことがある。特に、ゲート領域内のＡｌＧａＮ表面はゲート・メタライゼーションの前にフッ素含有プラズマに晒すことがある。非特許文献１で検討されているように、デバイスの閾値電圧はフッ素プラズマ照射により正値へシフトすることがある（常時オフ）。たとえば、非特許文献２で検討されているように、この方法はＧａＮパワースイッチ・トランジスタに適合されている。これらの方法が使用される時は、閾値電圧はストレスの元で安定せずにより負の値へ向かってシフトすることがある。さらに、達成される閾値電圧はかろうじて正となることがある。応用内でのサブスレッショルド・リーク、プロセス変動、およびノイズ耐性を考慮すると、Ｖｔ＞＋１Ｖが典型的に望まれる。
【０００９】
さらなる従来のデバイスはＰ型ＡｌＧａＮまたはＧａＮキャップを含むことができる。特に、Ｐ型ドープト材料（ＧａＮまたはＡｌＧａＮ）をゲート領域内のＡｌＧａＮバリア層の上面上に形成することができる。非特許文献３で検討されているように、これらのデバイスは低いオン抵抗および高い絶縁破壊電圧を有することができる。しかしながら、ＧａＮおよびＡｌＧａＮ内でのｐ型ドーピングは典型的に浅いアクセプタ準位を持たないため、正規のデバイス操作中のアクセプタの充填（ｃｈａｒｇｉｎｇ）および枯渇（ｄｅｐｌｅｔｉｏｎ）はＭＨｚスイッチング速度で応答するには遅すぎることがある。そのため、デバイスが高いスイッチング速度で操作されると、ダイナミック・オン抵抗が増加することがある。
【００１０】
従来のＭＯＳＦＥＴは非意図的にドープされたＧａＮ膜から作製することができる。たとえば、非特許文献４で検討されているように、これらのデバイスはＳｉ ＭＯＳＦＥＴ構造を精密に模倣している。特に、ソースおよびドレイン・コンタクトはｎ＋注入領域上に形成される。閾値電圧よりも上の正のゲートバイアスはｐ型バッファ（または半絶縁バッファ）内に電子反転層を誘起することがある。反転層の移動度は界面拡散により低いことがあり、それによりデバイスのオン状態抵抗は高くなることがある。
【００１１】
精密に制御されたエッチレートにより、元々２５０Å程度であるＡｌＧａＮ層はエッチングしてゲート領域内におよそ２５Åを残せることが理解される。この薄い残りのＡｌＧａＮ層上にゲートメタルを堆積させて常時オフ・デバイスを作り出すことができる。このプロセスは凹部エッチング深さに極端に敏感であるため、実用的ではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】シェパード等の米国特許第６，３１６，７９３号
【特許文献２】米国特許出願第１１／２８６，８０５号“ＧＲＯＵＰ ＩＩＩ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＷＩＴＨ ＳＩＬＩＣＯＮ ＮＩＴＲＩＤＥ ＬＡＹＥＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＳＵＣＨ ＤＥＶＩＣＥＳ”，出願日：２００５年１１月２３日
【非特許文献】
【００１３】
【非特許文献１】Ｃａｉ等のＨｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｕｓｉｎｇ ｆｌｕｏｒｉｄｅ−ｂａｓｅｄ ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２６，Ｎｏ．７，ｐ．４３５，２００５）
【非特許文献２】Ｃ．Ｓ．Ｓｕｈ等のＨｉｇｈ−Ｂｒｅａｋｄｏｗｎ ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ Ｓｌａｎｔ Ｆｉｅｌｄ−Ｐｌａｔｅ （Ｐｒｏｃｅｅｄｉｎｇｓ ｆｒｏｍ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００６，ｐ．９１１）
【非特許文献３】Ｙ．Ｕｅｍｏｔｏ等によるＡ Ｎｏｒｍａｌｌｙ−ｏｆｆ ＡｌＧａＮ／ＧａＮ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ＲｏｎＡ−２．６ｍΩｃｍ２ ａｎｄ ＢＶｄｓ＝６４０Ｖ ｕｓｉｎｇ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｍｏｄｕｌａｔｉｏｎ（Ｐｒｏｃｅｅｄｉｎｇｓ ｆｒｏｍ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００６，ｐ．９０７）
【非特許文献４】Ｙ．Ｎｉｉｙａｍａ等の２５０Ｃ ｏｐｅｒａｔｉｏｎ ｎｏｒｍａｌｌｙ−ｏｆｆ ＧａＮ ＭＯＳＦＥＴｓ（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ｖｏｌ．５１，ｐ．７８４，２００７）
【非特許文献５】Ｍ．Ｋｕｒａｇｕｃｈｉ等による（Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ）Ｖｏｌ．２０４，Ｎｏ．６，ｐ．２０１０，２００７）
【非特許文献６】Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ Ａｃｈｉｅｖｅｄ ｏｎ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ Ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｓｌａｎｔ Ｆｉｅｌｄ Ｐｌａｔｅｓ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ，ｖｏｌ．２７，ｎｏ．９，ｐ．７１３，２００６）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
二重チャネル構造中への凹部エッチング（Ｒｅｃｅｓｓ ｅｔｃｈｉｎｇ）は非特許文献５において検討されている。二重チャネル・エピタキシャル構造（ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ）上に形成されたデバイスが検討され、下地ＧａＮ層の内側を止める上部ＡｌＧａＮ層を貫いてゲート・トレンチがエッチングされる。ゲート・トレンチをエッチングした後で、誘電体層およびゲートメタルが堆積される。したがって、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造はゲートの下に設けられ、そこではＡｌＧａＮ層の厚さおよびＡｌ組成は、ゼロバイアスにおいて下部ＡｌＧａＮ／ＧａＮ界面には実質的に電子が蓄積されないようにされる。典型的に、閾値電圧はゲート・トレンチ深さには敏感ではなく、オン抵抗状態における輸送特性が敏感なことがある。ゲート誘電体直下のＧａＮ厚さが薄すぎると、電子はデバイス・オン状態におけるゲートの下の下部ＡｌＧａＮ／ＧａＮ界面ではなく誘電体／ＧａＮ界面に蓄積することがある。これにより電子移動度が低下しデバイス・オン抵抗が高くなることがある。
【課題を解決するための手段】
【００１５】
（発明の概要）
本発明のいくつかの実施例はＩＩＩ族窒化物バッファ層およびＩＩＩ族窒化物バッファ層上のＩＩＩ族窒化物バリア層を含むトランジスタを提供する。非伝導性スペーサ層がＩＩＩ族窒化物バッファ層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層はバリア層中を延びてバッファ層の一部を露出させるトレンチを画定する。スペーサ層上およびトレンチ内にゲート構造が設けられ、ゲート構造上にゲート電極が設けられる。
【００１６】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができる。トランジスタは、さらに、ゲート電極および誘電体層上の第２の非伝導性スペーサ層と第２の非伝導性スペーサ層上のフィールドプレートを含むことができる。フィールドプレートはソース電極またはゲート電極に電気的に結合することができる。第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有することができる。
【００１７】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができる。トランジスタは、さらに、およそ２．０からおよそ５０．０Åの厚さを有する薄いＧａＮ層をトレンチおよびゲート構造間に含むことができる。
【００１８】
本発明のいくつかの実施例では、ゲート構造は誘電体層を含むことができ、誘電体層はおよそ６０Åからおよそ６００Åの厚さを有する。
【００１９】
本発明のさらなる実施例において、トレンチはさらにバッファ層により画定することができ、ゲート構造はスペーサ層上およびトレンチ内の窒化アルミニウム（ＡｌＮ）層およびＡｌＮ層上の誘電体層を含むことができる。ＡｌＮ層はおよそ１．０Åからおよそ１０．０Åの厚さを有することができる。特定の実施例では、ＡｌＮ層は窒化アルミニウム・ガリウム（ＡｌＧａＮ）層とすることができる。およそ２．０Åからおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層をＡｌＮ層およびトレンチ間に設けることができる。
【００２０】
本発明のさらなる実施例において、ゲート構造はＡｌＮ層上の窒化ガリウム（ＧａＮ）層を含むことができ、ＧａＮ層は誘電体層およびＡｌＮ層間とすることができる。ＧａＮ層はおよそ２．０Åからおよそ３０．０Åの厚さを有することができる。およそ２．０Åからおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層をＡｌＮ層およびトレンチ間に設けることができる。
【００２１】
本発明のいくつかの実施例では、第１の非伝導性スペーサ層はおよそ３００Åからおよそ３０００Åの厚さを有する窒化ケイ素を含むことができる。
【００２２】
本発明のさらなる実施例において、ゲート電極はおよそ０．５μｍからおよそ５．０μｍの長さを有することができる。
【００２３】
本発明のさらなる実施例において、トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。
【００２４】
本発明のいくつかの実施例はＩＩＩ族窒化物バリア層およびＩＩＩ族窒化物バリア層上の非伝導性スペーサ層を含んでいる。スペーサ層はその中を貫いて延びてバリア層の一部を露出させるトレンチを画定する。ゲート注入領域がバリア層の一部内に設けられる。ゲート電極が注入領域上のトレンチ内およびスペーサ層上に設けられる。
【００２５】
本発明のさらなる実施例において、誘電体サイドウォールスペーサをトレンチのサイドウォール上に設けることができる。注入領域はおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２の注入量を有することができる。誘電体サイドウォールスペーサはおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有することができる。
【００２６】
本発明のさらなる実施例において、トランジスタは、さらに、ゲート電極およびスペーサ層上の第２の非伝導性スペーサ層と第２の非伝導性スペーサ層上のフィールドプレートを含むことができる。フィールドプレートはソース電極またはゲート電極に電気的に結合することができる。第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有することができる。
【００２７】
本発明のいくつかの実施例では、トレンチはバリア層中に延びることができる。トレンチはバリア層中におよそ０Åからおよそ２００Å延びることができる。
【００２８】
本発明のいくつかの実施例を主としてトランジスタの実施例に対して検討してきたが、対応する方法も提供される。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｂ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｃ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図１Ｄ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図２】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図３】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図４】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図５Ａ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図５Ｂ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図６Ａ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図６Ｂ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図６Ｃ】本発明のいくつかの実施例に従った性能特性を例示するさまざまなグラフを示す図である。
【図７Ａ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｂ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｃ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｄ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図７Ｅ】本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを例示する断面図である。
【図８】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図９Ａ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図９Ｂ】本発明のいくつかの実施例に従った半導体デバイスを例示する断面図である。
【図１０】本発明のいくつかの実施例に従った性能特性を例示するグラフを示す図である。
【発明を実施するための形態】
【００３０】
（本発明の実施例の詳細な説明）
本発明の実施例が示される添付図を参照して、以下に本発明の実施例をより詳細に記述する。しかしながら、本発明は多くの異なる形で実施することができ、ここに記載されている実施例に限定されるものと解釈してはならず、これらの実施例は本開示が綿密かつ完全なものであり、発明の範囲を当業者に完全に伝えるように提供される。全体を通して同じ番号は同じエレメントを示す。さらに、図示されているさまざまな層および領域は概略的に示されている。したがって、本発明は添付図に例示された相対的サイズ、間隔および配置に限定はされない。当業者ならばお判りのように、基板または他の層「の上に」形成された層とは基板または他の層の上に、あるいは基板または他の層の上に形成された介在層の上に直接形成された層を指すことができる。また、当業者ならばお判りのように、もう１つの特徴に「隣接」配置される構造や特徴は隣接特徴に重なり合うまたはその下にある部分を有することができる。
【００３１】
「より下（ｂｅｌｏｗ）」または「より上（ａｂｏｖｅ）」または「上部」または「下部」または「水平」または「垂直」等の相対的な用語は、ここでは、図示されている１つのエレメント、層または領域のもう１つのエレメント、層または領域に対する関係を記述するのに使用されることがある。これらの用語は図に示す方位の他にデバイスの異なる方位を包含するものであることが理解される。
【００３２】
本発明の実施例は、ここでは、本発明の理想化された実施例（および中間構造）の略図である断面図を参照して記述される。図中の層および領域の厚さは判り易くするために誇張されることがある。さらに、たとえば、製作技術および／または公差の結果図面の形状からの変化も予期される。このように、本発明の実施例はここに例示された領域の特定の形状に限定されものと解釈してはならず、たとえば、製作から生じる形状の偏差を含むものと解釈しなければならない。たとえば、矩形として例示された注入領域は、典型的に、丸められたおよび／または曲げられた特徴および／または注入領域から非注入領域までの離散変化（ｄｉｓｃｒｅｔｅ ｃｈａｎｇｅ）ではなくそのエッジにおける注入濃度勾配を有する。同様に、注入により形成された埋込領域により埋込領域とそれを介して注入が行われる表面との間の領域内で多少の注入が行われることがある。このように、図示された領域は概略的なものであり、それらの形状はデバイスの領域の実際の形状を例示しようとするものではなく、本発明の範囲を限定しようとするものでもない。
【００３３】
ここで使用される用語は特定の実施例を記述することだけが目的であり、本発明を限定しようとするものではない。ここで使用される冠詞の単数形“ａ”、“ａｎ”および“ｔｈｅ”は文脈で明瞭に表示されない限り複数形を含むものとする。さらに、ここで使用される「含む」、「有する」（時に“ｃｏｍｐｒｉｓｅｓ”、“ｃｏｍｐｒｉｓｉｎｇ”、“ｉｎｃｌｕｄｅｓ”および／または“ｉｎｃｌｕｄｉｎｇ”）という用語は述べられた特徴、インテジャ（ｉｎｔｅｇｅｒｓ）、ステップ、操作、エレメント、および／またはコンポーネントの存在を指定するが、１つ以上の他のタイプの特徴、インテジャ（ｉｎｔｅｇｅｒｓ）、ステップ、操作、エレメント、コンポーネント、および／またはそのグループの存在または追加を排除しないことが理解される。
【００３４】
特記無き限り、ここで使用される全ての用語（技術および科学用語を含む）は本発明が属する分野の当業者により一般的に理解されているのと同じ意味を有する。さらに、ここで使用される用語は本明細書および関連するものの文脈における意味と一致する意味を有するものと解釈すべきであることが理解され、特記無き限り、理想化されたまたは過度に形式的な感覚で解釈されることはない。
【００３５】
本発明の実施例はＩＩＩ族窒化物系デバイス等の窒化物系ＨＥＭＴ内で使用するのに特によく適している。ここで使用される「ＩＩＩ族窒化物」という用語は窒素と周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）、との間に形成された化合物半導体のことである。この用語はＡｌＧａＮおよびＡｌＩｎＧａＮ等の三元および四元化合物にも当てはまる。当業者ならばお判りのように、ＩＩＩ族元素は窒素と結合して二元（ｂｉｎａｒｙ）（たとえば、ＧａＮ）、三元（ｔｅｒｎａｒｙ）（たとえば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（ｑｕａｔｅｒｎａｒｙ）（たとえば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は全て窒素の１モルが合計１モルのＩＩＩ族元素と結合される実験式を有する。したがって、ＡｌｘＧａ１−ｘＮ、ここに０≦ｘ≦１、等の式がそれらを記述するのによく使用される。
【００３６】
本発明の実施例はＧａＮ ＨＥＭＴデバイスに関して記述されるが、本発明は他のタイプのデバイスおよび／または材料に関しても使用することができる。たとえば、本発明の実施例は炭化シリコンＭＥＳＦＥＴデバイスで使用するのにも特に適している。同様に、本発明のいくつかの実施例は、ＧａＡｓ／ＡｌＧａＡｓ ｐＨＥＭＴデバイス等のＧａＡｓ系デバイスだけでなく、ＧａＮ系発光デバイス（ＬＥＤ）においても有利に使用することができる。
【００３７】
低オン抵抗を有する高耐圧デバイスは、典型的に、ゲートおよびソース間とゲートおよびドレイン間の領域内に低抵抗値を有し、同時にゲートおよびドレイン間の領域内でチャネル枯渇を許す。ゲートおよびソース間とゲートおよびドレイン間の領域は、ここでは、「アクセス領域」と呼ばれる。ＡｌＧａＮ／ＧａＮまたはＡｌＧａＮ／ＡｌＮ／ＧａＮ構造の高移動度および高電荷密度はこれに適切なことがあり、たとえば、非特許文献６で検討されている高性能常時オン・デバイスを示すのに使用されている。常時オフ操作が所望される場合、典型的に、同じ層構造をゲート領域内で使用することはできない。したがって、図１Ａから１０についてさらに検討されるように、本発明のいくつかの実施例は低抵抗アクセス領域を有する常時オフ・デバイスおよびその作製方法を提供する。
【００３８】
常時オフ・デバイスはパワースイッチ等の応用に使用することができる。パワーアップ・シーケンス中に供給される電流は、常時オン・デバイスが経験するように、デバイスにシステムを破裂させることがないため、常時オフ・デバイスはパワースイッチ／電源応用に対して本質的により安全である。このように、本発明のいくつかの実施例は常時オフ操作が可能でありかつ金属絶縁体半導体ゲート構造を有するＧａＮ ＨＥＭＴデバイスを提供する。前記したように、常時オフ操作は安全の理由で高電圧パワースイッチとして使用されるトランジスタ内で所望される。常時オフ操作はトランジスタがＲＦパワーアンプ内で使用される時にバイアス回路を単純化することもできる。従来の高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは典型的に常時オンである。前記したように、常時オフ操作を達成する従来のデバイスは、典型的に、高いオン状態抵抗値、遅いスイッチング速度、および／または不安定なデバイス特性を生じる。このように、本発明のいくつかの実施例に従って、常時オフＧａＮ ＨＥＭＴには常時オン・デバイスに匹敵する性能が提供される。
【００３９】
図１から６Ｃについて詳細に検討されるように、本発明のいくつかの実施例では、ＧａＮバッファ層およびバリア層間に２次元電子ガス（２−ＤＥＧ）を含むＧａＮ ＨＥＭＴエピタキシャル・ウェーハには非伝導性スペーサ層が被せられている。バリア層構造、たとえば、ＡｌＧａＮ／ＧａＮがデバイスのアクセス領域内に設けられている。スペーサ層はバリア層の上面に設けられている。デバイスのゲート領域内で、スペーサおよびバリア層を貫いてトレンチがエッチングされ、ＧａＮバッファ層の一部を露出させる。たとえば、薄いＡｌＮ／ＧａＮスタックと誘電体層の再成長が行われ、続いてメタルゲート電極が堆積される。薄いＡｌＮ／ＧａＮスタックはゼロ・ゲートバイアスにおいてゲートの下に電荷は実質的に誘起されず、デバイスに常時オフ特性が提供されるように設計される。正のゲートバイアスの元で、電子はＡｌＮ層と下地ＧａＮバッファ間の界面に蓄積する。電子は半導体ヘテロ界面に典型的な高い移動度を有し、低いオン状態抵抗値となる。ゲート構造を形成する層はアクセス領域を形成する層とは別に形成されるため、各層構造を別々に最適化してさらに検討されるように所望のデバイス特性を達成することができる。
【００４０】
本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップを図１Ａから１Ｄについて検討する。最初に図１Ａを見ると、基板１０が提供され、その上に窒化物系デバイスを形成することができる。本発明のいくつかの実施例では、基板１０は半絶縁性炭化ケイ素（ＳｉＣ）基板とすることができ、それは、たとえば、炭化ケイ素の４Ｈポリタイプとすることができる。他の炭化ケイ素候補ポリタイプとして３Ｃ、６Ｈ、および１５Ｒポリタイプが含まれる。「半絶縁性（ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ）」という用語は絶対的感覚ではなく相対的感覚で使用される。本発明の特定の実施例では、炭化ケイ素バルク結晶は室温においておよそ１×１０５Ω−ｃｍ以上の抵抗率を有する。
【００４１】
オプショナル・バッファ、核生成（ｎｕｃｌｅａｔｉｏｎ）および／または遷移層（図示せず）を基板１０上に設けることができる。たとえば、ＡｌＮバッファ層を設けて炭化ケイ素基板とデバイスの残りとの間に適切な結晶構造遷移を提供することができる。
【００４２】
炭化シリコンはサファイア（Ａｌ２Ｏ３）よりもＩＩＩ族窒化物に対して遥かに近い結晶格子整合を有し、それはＩＩＩ族窒化物デバイスに対する非常に一般的な基板材料である。より近い格子整合によりサファイア上で一般的に得られるものよりも高品質のＩＩＩ族窒化物膜とすることができる。炭化ケイ素は、また、非常に高い熱伝導率を有し、炭化ケイ素上のＩＩＩ族窒化物デバイスの総出力電力は、典型的に、サファイア上に形成された同じデバイスの場合のように基板の熱散逸により制限されないようにされる。また、半絶縁性炭化ケイ素基板の可用性により素子分離および寄生容量低減を提供することができる。適切なＳｉＣ基板は、たとえば、本出願の譲受人であるＣｒｅｅ，Ｉｎｃ．，ｏｆ Ｄｕｒｈａｍ，Ｎ．Ｃ．，により製造することができる。
【００４３】
炭化ケイ素は基板材料として使用することができるが、本発明の実施例は本発明の範囲を逸脱することなく、サファイア、窒化アルミニウム、窒化アルミニウム・ガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰ等の任意適切な基板を利用することができる。いくつかの実施例では、適切なバッファ層を形成することもできる。
【００４４】
図１Ａに戻って、バッファ（チャネル）層２０が基板１０上に形成される。前記したように、バッファ層２０はバッファ層、遷移層、および／または核生成層を使用して基板１０上に形成することができる。バッファ層２０は圧縮歪下にあるものとすることができる。さらに、チャネル層および／またはバッファ核生成および／または遷移層は有機金属化学蒸着（ｍｅｔａｌ−ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）（ＭＯＣＶＤ）または、分子線エピタキシー（ＭＢＥ）、ハイドライド気相エピタキシー（ＨＶＰＥ）または他の適切な技術等の、当業者ならば既知の他の技術によりエピタキシャル成長させることができる。
【００４５】
本発明のいくつかの実施例では、バッファ層２０の伝導帯エッジのエネルギがチャネルおよびバリア層間の界面においてバリア層２２の伝導帯エッジのエネルギよりも小さければ、バッファ層２０はＡｌｘＧａ１−ｘＮ等のＩＩＩ族窒化物であり、０≦ｘ＜１である。本発明の特定の実施例では、ｘ＝０であり、バッファ層２０はＧａＮであることを示す。本発明の範囲を逸脱することなく、バッファ層２０はＩｎＧａＮ、ＡｌＩｎＧａＮ等の他のＩＩＩ族窒化物を含むこともできる。バッファ層２０はアンドープト（「非意図的にドープされた」）とすることができ、およそ０．５μｍからおよそ１０μｍの厚さまで成長することができる。本発明の範囲を逸脱することなく、バッファ層２０はＧａＮ、ＡｌＧａＮの超格子または組合せ等の多層構造とすることもきる。
【００４６】
バリア層２２はバッファ層２０上に形成される。バリア層２２はバッファ層２０のバンドギャップよりも大きいバンドギャップを有することができ、また、バリア層２２はバッファ層２０よりも小さい電子親和力を有することができる。このように、異なるバンドギャップ・エネルギを有する２つの半導体材料（バリア層２２およびバッファ層２０）のヘテロジャンクションにおいて２次元電子ガス（２−ＤＥＧ）が形成され、小さいバンドギャップ材料は大きい電子親和力を有する。２−ＤＥＧ３３はアンドープト（「非意図的にドープされた」）、小さいバンドギャップ材料内の蓄積層であり、たとえば、１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体に由来する電子は２−ＤＥＧ３３へ移動し、イオン化された不純物散乱の低減により高い電子移動度が可能となる。
【００４７】
バリア層２２はバッファ層２０の上に直接エピタキシャル成長させることができる。本発明の特定の実施例では、バリア層２２はＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮおよび／またはＡｌＩｎＧａＮを含み、厚さはおよそ１００Åからおよそ７００Åである。いくつかの実施例では、バリア層２２はＡｌｘＧａ１−ｘＮを含むことができ、０≦ｘ＜０．３２である。特定の実施例では、ｘ＝０．２２である。
【００４８】
ここでは、特定のＨＥＭＴ構造について本発明の実施例が記述されるが、本発明はこのような構造に限定されるものと解釈してはならない。たとえば、ＨＥＭＴ内に追加層を含むことができ、それでも本発明の教示から恩恵を受ける。このような追加層はバリア層２２上のＧａＮキャップ層を含むことができる。さらに、バリア層２２には複数層を設けることができる。このように、本発明の実施例はバリア層を単一層に限定するものと解釈してはならず、たとえば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組合せを有するバリア層を含むことができる。たとえば、ＧａＮ、ＡｌＮ構造を利用して合金散乱を低減または防止することができる。このように、本発明の実施例は窒化物系バリア層を含むことができ、このような窒化物系バリア層はＡｌＧａＮ系バリア層、ＡｌＮ系バリア層およびその組合せを含むことができる。
【００４９】
本発明の特定の実施例では、バリア層２２は十分厚くバリア層２２がオーミックコンタクト・メタルの下に埋め込まれる時に偏極効果によりバッファ層２０およびバリア層２２間の界面において有意キャリア濃度を誘発するのに十分高いＡｌ組成およびドーピングを有する。
【００５０】
前記したように、バリア層２２はバッファ層２０のそれよりも大きいバンドギャップを有し、バッファ層２０よりも小さい電子親和力を有することができる。したがって、本発明の特定の実施例では、バリア層２２はＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮまたはそれらの層の組合せを含むことができる。バリア層２２はその中でクラックが生じたり相当な欠陥が形成されるほど薄くしてはならない。本発明の特定の実施例では、バリア層２２はドープされていないか、またはおよそ１×１０１９ｃｍ−３よりも低い濃度までｎ型ドーパントでドープされている。本発明のいくつかの実施例では、バリア層２２はＡｌｘＧａ１−ｘＮを含み、０＜ｘ≦１である。特定の実施例では、アルミニウム濃度はおよそ２５％とすることができる。しかしながら、本発明の他の実施例では、バリア層２２はＡｌＧａＮを含むことができ、アルミニウム濃度はおよそ５％とおよそ１００％の間である。本発明のいくつかの実施例では、アルミニウム濃度はおよそ１０％よりも大きい。
【００５１】
図１Ａにさらに例示されているように、第１の非伝導性スペーサ層２３をバリア層２２上に形成することができる。第１の非伝導性スペーサ層は、たとえば、窒化ケイ素を含むことができる。第１の非伝導性スペーサ層はおよそ３００Åからおよそ３０００Åの厚さを有することができる。
【００５２】
次に、図１Ｂを見ると、スペーサ層２３、バリア層２２およびバッファ層はマスク３０を使用してパターン化される。マスク３０はホトレジストおよび／またはメタルを含むことができ、本発明の範囲を逸脱することなく従来のホトリソグラフィック／リフトオフ技術を使用してパターン化することができる。特に、バッファ層２０、バリア層２２およびスペーサ層２３がエッチングされてトレンチ７５を形成する。図からお判りのように、トレンチはスペーサ層２３およびバリア層２２を貫いて延びてバッファ層２０に入り、その一部を露出させる。いくつかの実施例では、トレンチ７５はバッファ層２０中へおよそ５０からおよそ５００Å延びることができる。トレンチ７５が許容範囲内でバッファ層２０内へ延びている時にプロセスが終了するようにエッチング時間を調節することができる。
【００５３】
次に、図１Ｃを見ると、マスク３０が除去されトレンチ上およびスペーサ層上にゲート構造４３５が形成される（図４）。図１Ｃに例示された本発明の実施例では、ゲート構造は誘電体層３５である。しかしながら、図２および３についてさらに検討されるように、ゲート構造（図４）はこの構成に限定はされない。
【００５４】
次に、図４を見ると、本発明のいくつかの実施例では、ゲート構造４３５の形成にオプショナルな薄いＧａＮ層４７の形成が先行する。トレンチ７５をエッチングした後で、バッファ層２０の露出面はざらざらしていることがある。この粗面は、ゲート構造４３５の堆積後に、デバイスのオン状態において電子が蓄積される界面を形成する表面である。この界面の粗さにより、より低い電子移動度およびより高いデバイス・オン抵抗とする可能性がある。このように、本発明のいくつかの実施例では、薄いＧａＮ層４７はゲート構造４３５が形成される前にトレンチ７５内に形成（堆積）される。薄いＧａＮ層４７はバッファ層２０およびバリア層２２のサイドウォール上に成長させることができるが、典型的には、スペーサ層２３上には成長させない。いくつかの実施例では、薄いＧａＮ層は有機金属化学蒸着（ＭＯＣＶＤ）を使用しておよそ６００からおよそ１２００°Ｃの温度で成長させることができる。しかしながら、本発明の実施例はこの形成プロセスに限定はされない。薄いＧａＮ層４７が堆積されると、トレンチ・エッチングにより生じる粗さは回復されてアズグローンＧａＮに典型的なステップフロー形態となる。薄いＧａＮ層４７はおよそ２．０Åからおよそ５０Åの厚さを有することができる。
【００５５】
次に、図１Ｃを見ると、前記したように、図１Ｃに例示された本発明の実施例では、ゲート構造４３５（図４）は誘電体層３５により提供される。このように、図１Ｃの構造が表面平滑さを回復させる薄いＧａＮ層４７を含んでおれば、薄いＧａＮ層４７はトレンチ７５と誘電体層３５との間に設けられる。誘電体層はおよそ６０Åからおよそ６００Åの厚さを有することができる。
【００５６】
誘電体層３５は窒化ケイ素（ＳＩｘＮｙ）、二酸化ケイ素（ＳｉＯ２）、ＡｌＳｉＮ、および／または酸窒化ケイ素（ＳｉＯＮ）等の他の適切な誘電体材料を含むことができる。「ＳＩｘＮｙ」、「ＳｉＮ」および「窒化ケイ素」という用語は、ここでは、化学量論的および非化学量論的窒化ケイ素の両方を交換可能に指すものとして使用される。誘電体層３５に他の材料を利用することもできる。たとえば、誘電体層３５は酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含むこともできる。さらに、誘電体層３５は単一層とすることができ、あるいは均一および／または不均一組成の複数の層を含むことができる。誘電体層３５の材料は比較的高温に耐えなければならない。
【００５７】
一般的に、誘電体層３５は比較的高い絶縁破壊電界強度を有し、バッファ層２０のような下地ＩＩＩ族窒化物層との界面に比較的低い界面トラップを提供する誘電体層とすることができる。誘電体層３５はバリア層２２の材料に反応しなくてもよい。さらに、誘電体層３５はその中に比較的低い不純物レベルを有することができる。たとえば、誘電体層３５は水素および、酸素、炭素、フッ素および塩素を含む他の不純物の比較的低いレベルを有することができる。さらに、誘電体層３５は後続するプロセスステップにおいて使用される高いアニール温度に耐えるために比較的高温（たとえば、＞１０００°Ｃ）において安定であることができる。
【００５８】
本発明の特定の実施例では、誘電体層３５はＳｉＮを含むことができる。ＳｉＮ誘電体層３５は、たとえば、化学蒸着（ＣＶＤ）により形成することができる。ＳｉＮ誘電体層３５は化学量論的とすることができる（すなわち、材料内の窒素に対するケイ素の比はおよそ３対４である）。ＳｉＮ層の化学量論は、たとえば、ＣＶＤプロセスにおけるＳｉＨ４およびＮＨ３ソースガスの相対的流量を調節して調節することができる。さらに、比較的高温において形成される場合、ＣＶＤ成長ＳｉＮは化学量論的となる傾向がある。
【００５９】
ＳｉＮ層の化学量論は層の屈折率にも影響することがある。本発明の特定の実施例では、ＳｉＮ誘電体層３５は６３３ｎｍの波長においておよそ１．６からおよそ２．２の屈折率を有することができる。特定の実施例では、ＳｉＮ誘電体層３５の屈折率はエリプソメトリで測定して１．９８±０．０５である。化学量論的ＳｉＮはバッファード酸化膜エッチング（ＢＯＥ）におけるそのエッチングレートにより特徴づけることもできる。たとえば、ＢＯＥにおける化学量論的ＳｉＮのエッチングレートはほぼゼロである。
【００６０】
いくつかの実施例では、誘電体層３５はＳｉＯ２とすることができる。ＳｉＯ２はＬＰＣＶＤおよび／またはＭＯＣＶＤにより形成することができ、化学量論的とすることができる。本発明の特定の実施例では、ＳｉＯ２保護層は６３３ｎｍの波長においておよそ１．３６からおよそ１．５６の屈折率を有することができる。特定の実施例では、ＳｉＯ２保護層の屈折率はエリプソメトリで測定して１．４６±０．０３である。
【００６１】
誘電体層３５が窒化ケイ素を含む場合、誘電体層３５は、Ｃｓイオンビームで二次イオン質量分析（ＳＩＭＳ）により測定された表１に示すレベル以下の不純物レベルを有することができる。
【表１】
【００６２】
誘電体層は、２００５年１１月２３日に出願され、本開示の一部としてここに組み入れられている特許文献２に記述されているような高純度ＳｉＮ層を含むことができる。特に、本発明の特定の実施例に従って、ＳｉＮ誘電体層３５は比較的高温（たとえば、およそ７００°Ｃよりも上）においてＬＰＣＶＤまたはＭＯＣＶＤを使用して成長させることができる。特定の実施例では、ＳｉＮ層は９００−１０００°Ｃの範囲内の温度で成長させることができる。このような高温成長はＳｉＮ層内での不純物レベルの低下を促進させることもできる。さらに、ＳｉＮ層内に取り入れられる背景リアクタ不純物のレベル低下を促進することができる高い成長率を用いることもできる。たとえば、本発明の特定の実施例では、ＳｉＮ層は少なくともおよそ０．２ミクロン／時の成長率で成長させることができる。いくつかの実施例では、成長率はおよそ２ミクロン／時とすることができる。
【００６３】
本発明のいくつかの実施例に従っておよそ３００Åの厚さを有する誘電体層３５を含むデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示するグラフが図６Ａに提供されている。前記したように、デバイスのオン状態において、電子は誘電体−半導体界面に蓄積する。これらの電子は、誘電体層３５に近接しているため、恐らく低い移動度を有する。これは全体的なデバイスのオン抵抗に悪影響を及ぼすことがある。しかしながら、ゲート長がアクセス領域の長さに比べて十分短ければ、ゲート下の高抵抗はデバイスのオン抵抗を実質的に増加させることがない。
【００６４】
誘電体層を形成した後で、ソース３０およびドレイン３１コンタクト（図５Ａおよび５Ｂ）が形成される。ソース３０およびドレイン３１コンタクトは当業者ならばご存じの任意の方法を使用して形成することができる。たとえば、マスクをスペーサ層２３上に形成することができ、次に、ソースおよびドレイン・コンタクト３０および３１用のウィンドウをマスク内に開けることができる。マスクはＳｉＯ２、メタル、ホトレジストまたは任意他の適切なマスク材料を含むことができる。
【００６５】
次に、マスク上およびバリア層２２のマスクにより露出された部分上に、たとえば、蒸発によりメタル層を堆積させてソースおよびドレイン・コンタクト３０および３１を提供することができる。適切なメタルはＴｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔを含むことができる。特定の実施例では、メタルは基板上に順次形成されたＴｉ（２５０Å）、Ａｌ（１０００Å）およびＮｉ（５００Å）のスタックを含むことができる。図５Ａおよび５Ｂに例示されているように、次に、マスクをリフトオフしてソースおよびドレイン領域上にソースおよびドレイン・コンタクト３０および３１を残すことができる。本発明の範囲を逸脱することなく、ソースおよびドレイン・コンタクト３０および３１はオーミックコンタクトとすることができる。
【００６６】
いくつかの実施例では、堆積されたメタルはアニールしてソースおよびドレイン・コンタクト３０および３１の接触抵抗を低減することができる。アニールはＮ２またはＡｒ等の不活性ガスの雰囲気内でおよそ６００からおよそ１２００°Ｃの温度におけるアニールとすることができる。オーミックコンタクト・アニールを使用して、オーミックコンタクトの抵抗を比較的高い抵抗からおよそ１−Ωｍｍ以下に低減することができる。したがって、ここで使われているように、「オーミックコンタクト」という用語はおよそ１−Ωｍｍ以下の接触抵抗を有する非整流性接触のことである。
【００６７】
次に、図１Ｄを見ると、ゲート電極３２は前記したようにソースおよびドレイン・コンタクトをアニールした後で形成することができる。ゲート電極３２はアニールしなくてもよい。図１Ｄに例示されているように、ゲート電極３２は誘電体層３５上のトレンチ７５内およびスペーサ層２３上に形成される。ゲート電極３２はおよそ０．５μｍからおよそ５．０μｍのゲート長を有することができる。ゲート電極３２は図１Ｄに例示されているように「Ｔ」ゲートとすることができ、従来の作製技術を使用して作製することができる。適切なゲート材料は、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ等の、窒化物系半導体材料とショットキーコンタクトすることができる従来の材料を含むことができる。適切なゲート材料はＴｉ、Ａｌおよび／またはＴｉＷ等の、窒化物系半導体材料とショットキーコンタクトすることができない材料を含むこともできる。
【００６８】
したがって、本発明のいくつかの実施例は常時オフ操作と組み合わされた低抵抗アクセス領域を有するデバイスを提供する。前記したように、本発明のいくつかの実施例はその上にスペーサ層２３があるバリア層構造２２、たとえば、アクセス領域内のＡｌＧａＮ／ＧａＮ、を提供する。ゲート領域内で、スペーサ層２３およびバリア層２２を貫いてトレンチ７５がエッチングされ、バッファ層２０を露出させる。１つ以上の層（図１Ｃの誘電体層３５等）がゲート領域内に堆積されて所望する閾値電圧および横方向輸送特性を有するゲート構造３５を形成する。ゲート構造を構成する層はアクセス領域を構成する層とは別に堆積されるため、各層構造を別々に最適化して所望するデバイス特性を達成することができる。
【００６９】
次に、図２を見ると、本発明のいくつかの実施例では、ゲート構造４３５（図４）はトレンチ７５および誘電体層３５間に追加ＡｌＮ層３６を含んでいる。図２に例示されているように、スペーサ層２３上およびトレンチ７５内のＡｌＮ層３６は誘電体層３５の前に形成され、誘電体層３５はＡｌＮ層３６の上に形成される。ＡｌＮ層３６はおよそ１．０Åからおよそ１０．０Åの厚さを有することができる。本発明のいくつかの実施例では、ＡｌＮ層３６はより厚いＡｌＧａＮ層と置換することができ、しかもほぼ同等の結果を達成する。しかしながら、ＡｌＧａＮ層を堆積する時は、組成制御が困難となることがある。ＧａＮ堆積が選択的である条件下では、ＡｌＧａＮ層内のＡｌ組成は均一とならないことがある。さらに、前記したように、表面粗さを平滑化するために薄いＧａＮ層４７が含まれる実施例では、薄いＧａＮ層４７はＡｌＮ層３６とトレンチ７５／スペーサ層２３との間に形成される。
【００７０】
およそ５Åの厚さを有するＡｌＮ層３６およびおよそ３００Åの厚さを有する誘電体層３５を含むデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示しているグラフが図６Ｂに記載されている。デバイスのオン状態において、電子はＡｌＮ／ＧａＮ界面に蓄積する。ＡｌＮ層は結晶とすることができ、ＡｌＮ／ＧａＮは誘電体層３５しかないことに関して前記した実施例について期待できるよりも高い電子移動度を有する半導体ヘテロ構造を形成することができる。これはデバイスのオン抵抗をより低くする可能性がある。ＡｌＮ層３６の厚さが増加すると、蓄積された電子はＡｌＮ／誘電体界面からさらに分離されるため、電子移動度は増加することができる。しかしながら、ＡｌＮ層３６の厚さが増加すると、ＡｌＮ層３６内の強い偏光誘発電界により、閾値電圧は低下することがある。
【００７１】
次に、図３を見ると、本発明のいくつかの実施例では、ゲート構造４３５（図４）はＡｌＮ層３６および誘電体層３５間にＧａＮ層３９を含んでいる。図３に例示されているように、ＧａＮ層３９はＡｌＮ層３６上で、誘電体層３５およびＡｌＮ層３６間に形成される。ＧａＮ層３９はおよそ２．０Åからおよそ３０Åの厚さを有することができる。さらに、前記したように、表面粗さを平滑化するために薄いＧａＮ層４７が含まれる実施例では、薄いＧａＮ層４７はＡｌＮ層３６とトレンチ７５／スペーサ層２３との間に形成される。
【００７２】
およそ５Åの厚さを有するＡｌＮ層３６、およそ１０Åの厚さを有するＧａＮ層３９、およびおよそ３００Åの厚さを有する誘電体層３５を有するデバイスのオフおよびオン状態におけるシミュレートされた伝導帯エッジを例示しているグラフが図６Ｃに記載されている。デバイスのオン状態において、電子はより低いＡｌＮ／ＧａＮ界面に蓄積する。しかしながら、蓄積した電子は図３のデバイス内の誘電体層からさらに分離され、それにより電子移動度はより高くなりデバイスのオン抵抗はより低くなることがある。電子移動度はＧａＮ層３９およびＡｌＮ層３６の厚さと共に増加することができ、それは蓄積した電子が誘電体層３５からさらに分離されるためである。しかしながら、ＧａＮ層３９の厚さが特定の閾値厚さを超えると、電子はより低いＡｌＮ／ＧａＮ界面の代わりにＧａＮ−誘電体界面に蓄積し始め、電子移動度は低下する可能性がある。
【００７３】
図１Ａから４について検討した本発明の実施例では、ゲート構造４３５（図４）の堆積は選択的ではない、すなわち、ゲート構造はアクセス領域内のスペーサ層２３上だけでなくエッチングされたゲート・トレンチ７５内、およびゲート・トレンチ７５のサイドウォール上に堆積される。本発明のいくつかの実施例では、ＡｌＮ層３６および誘電体層３５の堆積は前記したように行うことができるが、ＧａＮ層３９の堆積はこのような層がゲート構造の一部である時は選択的となることがある、すなわち、堆積技術および堆積条件に応じてＧａＮはエッチングされたゲート・トレンチ７５内だけに堆積される。ＧａＮ層３９の選択的堆積を使用する本発明の実施例では、ＧａＮ層３９の堆積の前にアクティブ・デバイス外側の大きな領域を貫いて非伝導性スペーサ層２３をエッチングすることができる。このように、ＧａＮはアクティブ・デバイス外側のエッチングされた大きな領域内に堆積することもでき、恐らくゲート・トレンチ７５内でのより予測可能で制御可能な堆積速度を提供する。
【００７４】
次に、図５Ａおよび５Ｂを見ると、本発明のいくつかの実施例では、ゲート電極３２は典型的なＧａＮ ＨＥＭＴデバイス構成においてソースおよびドレイン・コンタクト３０および３１間に位置づけられる。図５Ｂにさらに例示されているように、本発明のいくつかの実施例では、第２の非伝導性スペーサ層４３がゲート電極３２上に設けられる。いくつかの実施例では、第２のスペーサ層４３はゲート・メタライゼーション後に堆積することができ、およそ５００Åからおよそ５０００Åの厚さを有することができる。スペーサ層４３の適切な材料として、たとえば、窒化ケイ素を含むことができる。第２の非伝導性スペーサ層４３の形成に続いてデバイスのドレイン側にメタル・フィールドプレート４５を堆積させることができる。フィールドプレート４５の適切な材料として、たとえば、Ｎｉ、Ａｕ、ＡｌおよびＴｉを含むことができる。本発明の範囲を逸脱することなく、フィールドプレート４５はゲート電極３２またはソース電極３０に接続することができる。図５Ｂは本発明のいくつかの実施例を例示しているにすぎず、ゲート電極３２およびフィールドプレート４５の他の構成およびジオメトリも可能であることが理解される。
【００７５】
本発明のいくつかの実施例は、図７Ａから１０について後述するように、ゲート電極の下のバリア層内にイオン注入領域を含む常時オフ操作が可能なＧａＮ ＨＥＭＴデバイスを提供する。注入された元素はゲート電極の下の伝導帯を曲げるように働き、ゼロ・ゲートバイアスにおいてゲート電極の下のチャネル内には実質的に可動電荷が存在しないようにする。正のゲートバイアスにおいて、典型的に、電子はバリア層および下地バッファ層間の界面におけるチャネル内に蓄積する。イオン注入領域を含む本発明のいくつかの実施例では、注入元素は主にバリア層内に配置することができ、バッファ内および界面において注入元素の比較的低濃度を見つけることができる。このように、蓄積された電子は注入されたイオンによる散乱の影響を受けず、高移動度および低オン状態抵抗を有するデバイスとなる。
【００７６】
前記したように、とりわけ、安全の理由で高電圧パワースイッチとして使用されるトランジスタでは常時オフ操作が望まれる。さらに、常時オフ・デバイスは常時オン・デバイスと共に、非常に複雑なＧａＡｓ低消費電力回路に対して現在最も人気のあるデジタル回路ファミリである、ＧａＮ ＨＥＭＴ直接結合ＦＥＴ（エンハンスメント／デプレッションモード・ロジック）論理回路を作製することができる。常時オフ操作はＲＦパワーアンプ内で使用されるトランジスタに対するバイアス回路を簡素化することもできる。これまでに報告された高性能ＧａＮパワースイッチ・トランジスタおよびＲＦトランジスタは、典型的に、常時オンである。常時オフ操作を達成するための従来のアプローチでは高いオン状態抵抗、遅いスイッチング速度および／または不安定なデバイス特性となった。図７Ａから１０について後述するように、本発明のいくつかの実施例は常時オン・デバイスに匹敵する性能を有する常時オフ・デバイスを提供する。
【００７７】
本発明のいくつかの実施例に従った半導体デバイスの作製における処理ステップが図７Ａから７Ｅについて検討される。最初に、図７Ａを見ると、基板１０、バッファ層２０、バリア層２２、およびスペーサ層２３が図１Ａについて検討したのと同様なプロセス・ステップを使用して形成される。さらに、異なるバンドギャップ・エネルギを有する２つの半導体材料（バリア層２２およびバッファ層２０）のヘテロジャンクションにおいて２次元電子ガス（２−ＤＥＧ）３３が形成され、やはり図１Ａについて検討したように、バンドギャップのより小さい材料がより高い電子親和力を有する。したがって、これらの元素の形成に関する詳細はこれ以上検討しない。
【００７８】
次に、図７Ｂを見ると、スペーサ層２３がマスク３１を使用してパターン化されエッチングされる。マスク３１はホトレジストおよび／またはメタルを含むことができ、本発明の範囲を逸脱することなく従来のホトリソグラフィック／リフトオフ技術を使用してパターン化することができる。特に、スペーサ層２３はエッチングされてトレンチ７６を形成する。図からお判りのように、トレンチはスペーサ層２３を貫いて延びてバリア層２２の一部を露出させる。本発明のいくつかの実施例では、バリア層２２はトレンチ７６の形成中にエッチングすることができる。これらの実施例では、トレンチ７６はバリア層２２中におよそ０Åからおよそ２００Å延びることができる。
【００７９】
次に、図７Ｃを見ると、マスク３１をまだきちんとしたまま、トレンチ７６のエッチングにより露出されたバリア層２２の表面中にイオン５００が注入されてゲート注入領域５１０が設けられる。本発明のいくつかの実施例では、得られる注入元素の分布が主としてバリア層２２内にあるように注入エネルギを選択することができ、バッファ層２０中に延びる注入元素の濃度を非常に低いレベルに制限する。このように、イオン注入に関連する構造的損傷をバリア層２２およびバッファ層２０間の界面付近、２−ＤＥＧ３３付近、で低減することができる。したがって、２−ＤＥＧ３３内に高移動度を提供することができる。
【００８０】
特に、注入元素（イオン）は一度バリア層２２中に注入されると負の空間電荷となるように選択することができる。１つの可能な注入元素はマグネシウム（Ｍｇ）を含むことができる。ＭｇはＡｌＧａＮ層内のＩＩＩ族格子サイト上に置かれるとアクセプタとして働き、それは枯渇すると（ｄｅｐｌｅｔｅｄ）負の空間電荷となることがある。他の適切な注入元素として、たとえば、フッ素（Ｆ）または亜鉛（Ｚｎ）を含むことができる。注入エネルギはおよそ３．０ｋｅＶからおよそ１０ｋｅＶとすることができる。注入量はバンド曲がりが閾値電圧を正値へシフトするように選択することができる。適切な注入量は、たとえば、およそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２とすることができる。閾値電圧をどれくらい正へシフトできるかの限界がある。特定の注入量を超えると、得られるバンド曲がりによりバリア層２２内の価電子帯はゼロ・ゲートバイアスにおいてフェルミレベルと交差することがある。これにより正孔が形成される可能性があり、デバイス分散および／またはデバイスの動作中に閾値電圧ドリフトを生じることがある。
【００８１】
イオン５０が注入されて注入ゲート領域５１０を形成した後で、注入ゲート領域５１０をアニールして注入により生じた格子の損傷を回復することができる。アニールは注入元素を電気的にアクティブな格子サイト中へ、たとえば、ＡｌＧａＮ層内の格子間サイトからＩＩＩ族サイトへ移すのにも役立つ。注入アニールはおよそ１０００°Ｃからおよそ１３００°Ｃの温度で実施することができ、それはＡｌＧａＮおよびＧａＮに対する典型的なＭＯＣＶＤ成長温度に近いかそれよりも高い。注入アニールはおよそ３０秒からおよそ１０分間実施することができる。本発明のいくつかの実施例では、注入アニールはアンモニア含有雰囲気内で実施することができる。これは露出されたＡｌＧａＮまたはＧａＮ表面が分解する可能性を低減することができる。さらに、図７Ｄに示すように、本発明のいくつかの実施例では、アニールの前にデバイスの表面上にカプセル化層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）５２０を堆積させて、露出された表面が分解する可能性をさらに低減することができる。本発明の範囲を逸脱することなく、アンモニア（ａｍｍｏｎｉａ）、カプセル化層５２０のいずれかまたは両方を使用できることが理解される。
【００８２】
注入アニールの後で、あるいは別のアニールとして、注入ゲート領域５１０から水素を除去するように設計された雰囲気内で低温活性化アニールを実施することができる。この活性化アニールはＭｇドープトＧａＮに対して実施される活性化アニールに類似したものとすることができる。アズグロン（ａｓ−ｇｒｏｗｎ）ＭＯＣＶＤ ＭｇドープトＧａＮはｐ型ではない。しかしながら、純粋なＮ２またはＮ２／Ｏ２雰囲気内でおよそ１．０分からおよそ１．０時間およそ６００からおよそ９００°Ｃの温度でアニールされると、アズグロンＧａＮはＧａＮから水素を除去してｐ型とすることができる。
【００８３】
本発明のいくつかの実施例では、ソースおよびドレイン・コンタクト３０および３１（図９Ａおよび９Ｂ）は注入アニールおよび活性化アニールの前または後で形成することができる。特に、注入アニールおよび活性化アニール温度がオーミックコンタクト・メタルの最大閾値を超えると、典型的な作製シーケンスは修正しなければならない。前記したように、オーミックコンタクト・メタルは、典型的に、ゲート・プロセスが実施される前に形成される。一方、オーミックコンタクト・プロセスがイオン注入および注入アニールを含む場合、ゲート注入アニールおよびオーミック注入アニールは同時に実施することができ、続いてオーミックコンタクト・メタル堆積が行われる。ソースおよびドレイン・コンタクト３０および３１（図９Ａおよび９Ｂ）は図５Ａおよび５Ｂについて前記したのと同様なプロセスを使用して形成することができ、したがって、その形成の詳細はこれ以上検討しない。
【００８４】
次に、図７Ｅを見ると、ゲート電極３２は前記した注入ゲート領域５１０およびアニール・プロセスの後で形成することができる。ゲート電極３２はアニールしなくてもよい。図７Ｅに例示されているように、ゲート電極３２は注入ゲート領域５１０上のトレンチ７６内およびスペーサ層２３上に形成される。ゲート電極３２はおよそ０．５μｍからおよそ５．０μｍのゲート長を有することができる。ゲート電極３２は図７Ｅに例示されているように「Ｔ」ゲートとすることができ、従来の作製技術を使用して作製することができる。適切なゲート材料として、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ等の窒化物系半導体材料とショットキーコンタクトすることができる従来の材料を含むことができる。
【００８５】
さらに、リフトオフ技術により画定されるゲート・メタル領域はゲート注入領域５１０を含むことができるが、注入領域５１０両側のスペーサ層２３の表面上へ延びることもできる。スペーサ層２３内のエッチングされた開口により画定される、バリア層２２の表面と接触するゲート・メタルは、こうして、ゲート注入領域５１０に自己整合することができる。
【００８６】
次に、図１０を参照して、Ｍｇ注入ゲートを有するデバイス上のドレイン電流の測定値を例示しているグラフが検討される。特に、本発明のいくつかの実施例では、ドーパントイオンはおよそ８ｋｅＶの注入エネルギとおよそ２．０×１０１３ｃｍ−３のドーズを有する。ドーパントイオンはマグネシウムを含むことができる。注入ドーパントイオンはおよそ１１３０°Ｃからの温度でおよそ１分間アニールすることができる。注入アニール後に、注入ドーパントイオンの活性化アニールをおよそ８０％Ｎ２および２０％Ｏ２を含む雰囲気内でおよそ７００°Ｃからの温度で１５分間実施することができる。これらの実施例では、デバイスのエピタキシャル構造は炭化ケイ素基板上のおよそ２５０Åの厚さを有するＡｌ０．２Ｇａ０．８Ｎ層、およそ３．０Åの厚さを有するＡｌＮ層およびおよそ１．４μｍの厚さを有するＧａＮ層とすることができる。図１０は異なるＭｇ注入ドーズを有するデバイスに対するドレイン電流対ゲートバイアスを例示している。前記した２．０×１０１３ｃｍ−３の注入ドーズにおいて、閾値電圧は＋０．５Ｖであった。
【００８７】
図１０について前記した値は単なる例として提供されたもので、本発明の実施例はこれらの値に限定はされないことが理解される。たとえば、本発明のいくつかの実施例では、ドーパントイオンはおよそ５ｋｅＶの注入エネルギとおよそ３．０×１０１３ｃｍ−２のドーズを有することができ、ドーパントイオンは亜鉛（Ｚｎ）とすることができ、本発明の範囲を逸脱することなく、注入はおよそ１１７０°Ｃの温度でおよそ１分間アニールすることができる。
【００８８】
次に、図８を参照して、本発明のいくつかの実施例に従った半導体デバイスを例示している断面が検討される。図８のデバイスは図７Ａから７Ｅについて検討したデバイスに類似しているが、さらに、トレンチ７６のサイドウォール上に誘電体サイドウォール・スペーサ６３０を含んでいる。サイドウォール・スペーサ６３０は前記したゲート注入５１０の後で形成することができる。誘電体サイドウォール・スペーサ６３０はおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有することができる。サイドウォール・スペーサ６３０の厚さが薄すぎると、正バイアスされた時のゲート電極３２は注入領域５１０の下に可動電荷を蓄積できないことがあり、ゲートエッジにおいて電流チョークを生じることがある。
【００８９】
いくつかの実施例では、半導体デバイス上にコンフォーマル誘電体層を形成することができ、コンフォーマル誘電体層をエッチングしてトレンチ７６のサイドウォール上に誘電体サイドウォール・スペーサ６３０を設けることができる。本発明のいくつかの実施例では、コンフォーマル誘電体層はその非常に異方性の反応性イオンエッチングを使用してエッチングすることができる。このように、ゲートが順方向にバイアスされると、図７Ａから７Ｅについて前記した構造はゲート注入領域５１０に隣接する非注入バリア２２を介したゲートメタルから２−ＤＥＧまでの可能な漏洩径路を提供することができる。図８のサイドウォール６３０はゲートメタルを非注入バリア層２２から分離することができ、それは図７Ａから７Ｅについて前記した実施例において生じることがある寄生漏洩径路を実質的に減らしたり恐らくは排除したりすることができる。したがって、誘電体サイドウォール６３０を含む図８のデバイスはより高いゲート電圧にバイアスすることができ、そのためより高い最大ドレイン電流およびより低いオン抵抗とすることができる。
【００９０】
次に、図９Ａおよび９Ｂを参照して、本発明のいくつかの実施例に従ったデバイスの断面が検討される。図９Ａおよび９Ｂに例示されているように、ゲート電極３２はソース３０およびドレイン３１コンタクト間に配置される。図９Ｂは、さらに、第２の非伝導性スペーサ層７３の形成を例示している。第２の非伝導性スペーサ層７３はおよそ５００Åからおよそ５０００Åの厚さを有することができる。第２の非伝導性スペーサ層７３はゲート電極３２の形成後に堆積することができる。第２の非伝導性スペーサ層７３の形成に続いてメタル・フィールドプレート７５を形成することができる。本発明の範囲を逸脱することなく、メタル・フィールドプレート７５はソース３０のゲート３２に接続することができる。フィールドプレート７５に対する適切な材料として、たとえば、Ｎｉ、Ａｕ、ＡｌおよびＴｉを含むことができる。図９Ｂは本発明のいくつかの実施例を例示するにすぎず、ゲート電極３２およびフィールドプレート７５の他の構成およびジオメトリも可能であることが理解される。
【００９１】
したがって、本発明のいくつかの実施例は常時オフ操作と組み合わされた低抵抗アクセス領域を有するデバイスを提供する。前記したように、本発明のいくつかの実施例はゲート電極３２の下のバリア層２２内に注入領域５１０を提供する。注入領域５１０の存在によりゲート電極３２の下の伝導帯は曲がって、ゼロバイアスにおいてゲート電極３２の下のチャネル内には可動電荷が存在しないようにすることができる。正のバイアスにおいて、電子はバリア層２２と下地ＧａＮバッファ２０との間の界面におけるチャネル内に蓄積する。注入元素は主としてバリア層２２内に配置され、またＧａＮバッファ２０内および界面には比較的低い濃度が存在するため、蓄積された電荷は注入されたイオンによる散乱により影響されず、図７Ａから１０について前記したように高い移動度および低いオン状態抵抗を有するデバイスを提供することができる。したがって、本発明のいくつかの実施例は常時オン・デバイスに匹敵する性能を有するＧａＮ ＨＥＭＴの常時オフ操作を提供することができる。
【００９２】
ＧａＮ ＨＥＭＴの特定の構造が検討されたが、これらの構造は例を提供するにすぎない。本発明のいくつかの実施例に従ってここで検討されたゲート構造および／またはゲート注入領域は、本発明の範囲を逸脱することなく、機能デバイスを提供する任意の構造を有する任意のＨＥＭＴ内に含むことができる。
【００９３】
図面および明細書に、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的かつ記述的な意味だけで使用されており、制限する目的ではない。
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物バッファ層と、
前記ＩＩＩ族窒化物バッファ層上のＩＩＩ族窒化物バリア層と、
前記ＩＩＩ族窒化物バリア層上の非伝導性スペーサ層であって、前記ＩＩＩ族窒化物バリア層および前記スペーサ層は前記バリア層を貫いて延びて前記バッファ層の一部を露出させるトレンチを画定する非伝導性スペーサ層と、
前記スペーサ層上および前記トレンチ内のゲート構造と、
前記ゲート構造上のゲート電極と、
を含むトランジスタ。
【請求項２】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記トランジスタは、さらに、
前記ゲート電極および誘電体層上の第２の非伝導性スペーサ層と、
前記第２の非伝導性スペーサ上のフィールドプレートと、
を含むトランジスタ。
【請求項３】
請求項２記載のトランジスタであって、前記フィールドプレートはソース電極または前記ゲート電極に電気的に結合されているトランジスタ。
【請求項４】
請求項２記載のトランジスタであって、前記第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有するトランジスタ。
【請求項５】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記トランジスタは、さらに、前記トレンチと前記ゲート構造との間におよそ２．０からおよそ５０．０Åの厚さを有する薄いＧａＮ層を含むトランジスタ。
【請求項６】
請求項１記載のトランジスタであって、前記ゲート構造は誘電体層を含み、前記誘電体層はおよそ６０Åからおよそ６００Åの厚さを有するトランジスタ。
【請求項７】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記ゲート構造は前記スペーサ層上および前記トレンチ内の窒化アルミニウム（ＡｌＮ）層および前記ＡｌＮ層上の誘電体層を含むトランジスタ。
【請求項８】
請求項７記載のトランジスタであって、前記ＡｌＮ層はおよそ１．０Åからおよそ１０．０Åの厚さを有するトランジスタ。
【請求項９】
請求項７記載のトランジスタであって、前記ＡｌＮ層は窒化アルミニウム・ガリウム（ＡｌＧａＮ）層を含むトランジスタ。
【請求項１０】
請求項７記載のトランジスタであって、さらに、前記ＡｌＮ層と前記トレンチとの間におよそ２．０からおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層を含むトランジスタ。
【請求項１１】
請求項７記載のトランジスタであって、前記ゲート構造は、さらに、前記ＡｌＮ層上に窒化ガリウム（ＧａＮ）層を含み、前記ＧａＮ層は前記誘電体層と前記ＡｌＮ層との間にあるトランジスタ。
【請求項１２】
請求項１１記載のトランジスタであって、前記ＧａＮ層はおよそ２．０Åからおよそ３０Åの厚さを有するトランジスタ。
【請求項１３】
請求項１１記載のトランジスタであって、さらに、前記ＡｌＮ層と前記トレンチとの間におよそ２．０からおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層を含むトランジスタ。
【請求項１４】
請求項１記載のトランジスタであって、前記第１の非伝導性スペーサは窒化ケイ素からなり、およそ３００Åからおよそ３０００Åの厚さを有するトランジスタ。
【請求項１５】
請求項１記載のトランジスタであって、前記ゲート電極はおよそ０．５μｍからおよそ５．０μｍの長さを有するトランジスタ。
【請求項１６】
請求項１記載のトランジスタであって、前記トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）を含むトランジスタ。
【請求項１７】
半導体デバイスを形成する方法であって、
ＩＩＩ族窒化物バッファ層を形成するステップと、
前記ＩＩＩ族窒化物バッファ層上にＩＩＩ族窒化物バリア層を形成するステップと、
前記ＩＩＩ族窒化物バリア層上に非伝導性スペーサ層を形成するステップと、
前記ＩＩＩ族窒化物バリア層および前記スペーサ層をエッチングしてトレンチを形成するステップであって、前記トレンチは前記バリア層を貫いて延びて前記バッファ層の一部を露出させるステップと、
前記スペーサ層上および前記トレンチ内にゲート構造を形成するステップと、
前記ゲート構造上にゲート電極を形成するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法であって、前記ゲート構造を前記形成するステップは誘電体層を形成するステップを含み、前記誘電体層はおよそ６０Åからおよそ６００Åの厚さを有する方法。
【請求項１９】
請求項１７記載の方法であって、エッチングステップは、さらに、前記ＩＩＩ族窒化物バッファ層の一部をエッチングするステップを含み、前記ゲート構造を形成するステップは前記スペーサ層上および前記トレンチ内に窒化アルミニウム（ＡｌＮ）層を形成しかつ前記ＡｌＮ層上に誘電体層を形成するステップを含む方法。
【請求項２０】
請求項１９記載の方法であって、前記ゲート構造を形成するステップは、さらに、前記ＡｌＮ層上に窒化ガリウム（ＧａＮ）層を形成するステップを含み、前記ＧａＮ層は前記誘電体層と前記ＡｌＮ層との間にある方法。
【請求項２１】
ＩＩＩ族窒化物バリア層と、
前記ＩＩＩ族窒化物バリア層上の非伝導性スペーサ層であって、前記スペーサ層はその中を貫いて前記バリア層の一部を露出させるトレンチを画定する非伝導性スペーサ層と、
前記バリア層の一部内のゲート注入領域と、
前記注入領域上の前記トレンチ内および前記スペーサ層上のゲート電極と、
を含むトランジスタ。
【請求項２２】
請求項２１記載のトランジスタであって、さらに、前記トレンチのサイドウォール上の誘電体サイドウォール・スペーサを含むトランジスタ。
【請求項２３】
請求項２２記載のトランジスタであって、前記注入領域はおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２の注入量を有するトランジスタ。
【請求項２４】
請求項２２記載のトランジスタであって、前記誘電体サイドウォール・スペーサはおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有するトランジスタ。
【請求項２５】
請求項２１記載のトランジスタであって、さらに、
前記ゲート電極および前記スペーサ層上の第２の非伝導性スペーサ層と、
前記第２の非伝導性スペーサ層上のフィールドプレートと、
を含むトランジスタ。
【請求項２６】
請求項２５記載のトランジスタであって、前記フィールドプレートはソース電極または前記ゲート電極に電気的に結合されるトランジスタ。
【請求項２７】
請求項２５記載のトランジスタであって、前記第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有するトランジスタ。
【請求項２８】
請求項２５記載のトランジスタであって、前記トレンチは前記バリア層中に延びるトランジスタ。
【請求項２９】
請求項２８記載のトランジスタであって、前記トレンチは前記バリア層中におよそ０Åからおよそ２００Å延びるトランジスタ。
【請求項３０】
請求項２１記載のトランジスタであって、前記トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）を含むトランジスタ。
【請求項３１】
半導体デバイスの作製方法であって、
ＩＩＩ族窒化物バリア層を形成するステップと、
前記ＩＩＩ族窒化物バリア層上に非伝導性スペーサ層を形成するステップと、
前記スペーサ層をエッチングしてトレンチを形成するステップであって、前記トレンチは前記スペーサ層を貫いて延びて前記ＩＩＩ族窒化物バリア層の少なくとも一部を露出させるステップと、
前記バリア層の一部内にゲート注入領域を形成するステップと、
前記ゲート注入領域上の前記トレンチ内および前記スペーサ層上にゲート電極を形成するステップと、
を含む方法。
【請求項３２】
請求項３１記載の方法であって、前記ゲート注入領域を形成するステップは、
およそ３．０ｋｅＶからおよそ２０ｋｅＶの注入エネルギとおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２のドーズで前記バリア層の前記露出部中にドーパントイオンを注入するステップと、
およそ１０００°Ｃからおよそ１３００°Ｃの温度でおよそ３０秒からおよそ１０分間注入されたドーパントイオンをアニールするステップと、
を含む方法。
【請求項３３】
請求項３２記載の方法であって、前記注入されたドーパントイオンをアニールするステップは前記注入されたドーパントイオンをアンモニア含有雰囲気内でアニールするステップを含む方法。
【請求項３４】
請求項３３記載の方法であって、前記ドーパントイオンはマグネシウム（Ｍｇ）または亜鉛（Ｚｎ）からなる方法。
【請求項３５】
請求項３３記載の方法であって、前記注入されたドーパントイオンをアニールするステップに続いておよそ１．０分間からおよそ１．０時間前記注入されたドーパントイオンの活性化アニールが行われ、前記注入はおよそ６００°Ｃからおよそ９００°Ｃの温度で行われる方法。
【請求項３６】
請求項３５記載の方法であって、前記活性化アニールはおよそ８０％Ｎ２およそ２０％Ｏ２を含む雰囲気内で行われる方法。
【請求項１】
ＩＩＩ族窒化物バッファ層と、
前記ＩＩＩ族窒化物バッファ層上のＩＩＩ族窒化物バリア層と、
前記ＩＩＩ族窒化物バリア層上の非伝導性スペーサ層であって、前記ＩＩＩ族窒化物バリア層および前記スペーサ層は前記バリア層を貫いて延びて前記バッファ層の一部を露出させるトレンチを画定する非伝導性スペーサ層と、
前記スペーサ層上および前記トレンチ内のゲート構造と、
前記ゲート構造上のゲート電極と、
を含むトランジスタ。
【請求項２】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記トランジスタは、さらに、
前記ゲート電極および誘電体層上の第２の非伝導性スペーサ層と、
前記第２の非伝導性スペーサ上のフィールドプレートと、
を含むトランジスタ。
【請求項３】
請求項２記載のトランジスタであって、前記フィールドプレートはソース電極または前記ゲート電極に電気的に結合されているトランジスタ。
【請求項４】
請求項２記載のトランジスタであって、前記第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有するトランジスタ。
【請求項５】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記トランジスタは、さらに、前記トレンチと前記ゲート構造との間におよそ２．０からおよそ５０．０Åの厚さを有する薄いＧａＮ層を含むトランジスタ。
【請求項６】
請求項１記載のトランジスタであって、前記ゲート構造は誘電体層を含み、前記誘電体層はおよそ６０Åからおよそ６００Åの厚さを有するトランジスタ。
【請求項７】
請求項１記載のトランジスタであって、前記トレンチは、さらに、前記バッファ層により画定され、前記ゲート構造は前記スペーサ層上および前記トレンチ内の窒化アルミニウム（ＡｌＮ）層および前記ＡｌＮ層上の誘電体層を含むトランジスタ。
【請求項８】
請求項７記載のトランジスタであって、前記ＡｌＮ層はおよそ１．０Åからおよそ１０．０Åの厚さを有するトランジスタ。
【請求項９】
請求項７記載のトランジスタであって、前記ＡｌＮ層は窒化アルミニウム・ガリウム（ＡｌＧａＮ）層を含むトランジスタ。
【請求項１０】
請求項７記載のトランジスタであって、さらに、前記ＡｌＮ層と前記トレンチとの間におよそ２．０からおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層を含むトランジスタ。
【請求項１１】
請求項７記載のトランジスタであって、前記ゲート構造は、さらに、前記ＡｌＮ層上に窒化ガリウム（ＧａＮ）層を含み、前記ＧａＮ層は前記誘電体層と前記ＡｌＮ層との間にあるトランジスタ。
【請求項１２】
請求項１１記載のトランジスタであって、前記ＧａＮ層はおよそ２．０Åからおよそ３０Åの厚さを有するトランジスタ。
【請求項１３】
請求項１１記載のトランジスタであって、さらに、前記ＡｌＮ層と前記トレンチとの間におよそ２．０からおよそ５０．０Åの厚さを有する薄い窒化ガリウム（ＧａＮ）層を含むトランジスタ。
【請求項１４】
請求項１記載のトランジスタであって、前記第１の非伝導性スペーサは窒化ケイ素からなり、およそ３００Åからおよそ３０００Åの厚さを有するトランジスタ。
【請求項１５】
請求項１記載のトランジスタであって、前記ゲート電極はおよそ０．５μｍからおよそ５．０μｍの長さを有するトランジスタ。
【請求項１６】
請求項１記載のトランジスタであって、前記トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）を含むトランジスタ。
【請求項１７】
半導体デバイスを形成する方法であって、
ＩＩＩ族窒化物バッファ層を形成するステップと、
前記ＩＩＩ族窒化物バッファ層上にＩＩＩ族窒化物バリア層を形成するステップと、
前記ＩＩＩ族窒化物バリア層上に非伝導性スペーサ層を形成するステップと、
前記ＩＩＩ族窒化物バリア層および前記スペーサ層をエッチングしてトレンチを形成するステップであって、前記トレンチは前記バリア層を貫いて延びて前記バッファ層の一部を露出させるステップと、
前記スペーサ層上および前記トレンチ内にゲート構造を形成するステップと、
前記ゲート構造上にゲート電極を形成するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法であって、前記ゲート構造を前記形成するステップは誘電体層を形成するステップを含み、前記誘電体層はおよそ６０Åからおよそ６００Åの厚さを有する方法。
【請求項１９】
請求項１７記載の方法であって、エッチングステップは、さらに、前記ＩＩＩ族窒化物バッファ層の一部をエッチングするステップを含み、前記ゲート構造を形成するステップは前記スペーサ層上および前記トレンチ内に窒化アルミニウム（ＡｌＮ）層を形成しかつ前記ＡｌＮ層上に誘電体層を形成するステップを含む方法。
【請求項２０】
請求項１９記載の方法であって、前記ゲート構造を形成するステップは、さらに、前記ＡｌＮ層上に窒化ガリウム（ＧａＮ）層を形成するステップを含み、前記ＧａＮ層は前記誘電体層と前記ＡｌＮ層との間にある方法。
【請求項２１】
ＩＩＩ族窒化物バリア層と、
前記ＩＩＩ族窒化物バリア層上の非伝導性スペーサ層であって、前記スペーサ層はその中を貫いて前記バリア層の一部を露出させるトレンチを画定する非伝導性スペーサ層と、
前記バリア層の一部内のゲート注入領域と、
前記注入領域上の前記トレンチ内および前記スペーサ層上のゲート電極と、
を含むトランジスタ。
【請求項２２】
請求項２１記載のトランジスタであって、さらに、前記トレンチのサイドウォール上の誘電体サイドウォール・スペーサを含むトランジスタ。
【請求項２３】
請求項２２記載のトランジスタであって、前記注入領域はおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２の注入量を有するトランジスタ。
【請求項２４】
請求項２２記載のトランジスタであって、前記誘電体サイドウォール・スペーサはおよそ１．０ｎｍからおよそ５０．０ｎｍの厚さを有するトランジスタ。
【請求項２５】
請求項２１記載のトランジスタであって、さらに、
前記ゲート電極および前記スペーサ層上の第２の非伝導性スペーサ層と、
前記第２の非伝導性スペーサ層上のフィールドプレートと、
を含むトランジスタ。
【請求項２６】
請求項２５記載のトランジスタであって、前記フィールドプレートはソース電極または前記ゲート電極に電気的に結合されるトランジスタ。
【請求項２７】
請求項２５記載のトランジスタであって、前記第２の非伝導性スペーサはおよそ５００Åからおよそ５０００Åの厚さを有するトランジスタ。
【請求項２８】
請求項２５記載のトランジスタであって、前記トレンチは前記バリア層中に延びるトランジスタ。
【請求項２９】
請求項２８記載のトランジスタであって、前記トレンチは前記バリア層中におよそ０Åからおよそ２００Å延びるトランジスタ。
【請求項３０】
請求項２１記載のトランジスタであって、前記トランジスタは常時オフ高電子移動度トランジスタ（ＨＥＭＴ）を含むトランジスタ。
【請求項３１】
半導体デバイスの作製方法であって、
ＩＩＩ族窒化物バリア層を形成するステップと、
前記ＩＩＩ族窒化物バリア層上に非伝導性スペーサ層を形成するステップと、
前記スペーサ層をエッチングしてトレンチを形成するステップであって、前記トレンチは前記スペーサ層を貫いて延びて前記ＩＩＩ族窒化物バリア層の少なくとも一部を露出させるステップと、
前記バリア層の一部内にゲート注入領域を形成するステップと、
前記ゲート注入領域上の前記トレンチ内および前記スペーサ層上にゲート電極を形成するステップと、
を含む方法。
【請求項３２】
請求項３１記載の方法であって、前記ゲート注入領域を形成するステップは、
およそ３．０ｋｅＶからおよそ２０ｋｅＶの注入エネルギとおよそ５．０×１０１２ｃｍ−２からおよそ１．０×１０１４ｃｍ−２のドーズで前記バリア層の前記露出部中にドーパントイオンを注入するステップと、
およそ１０００°Ｃからおよそ１３００°Ｃの温度でおよそ３０秒からおよそ１０分間注入されたドーパントイオンをアニールするステップと、
を含む方法。
【請求項３３】
請求項３２記載の方法であって、前記注入されたドーパントイオンをアニールするステップは前記注入されたドーパントイオンをアンモニア含有雰囲気内でアニールするステップを含む方法。
【請求項３４】
請求項３３記載の方法であって、前記ドーパントイオンはマグネシウム（Ｍｇ）または亜鉛（Ｚｎ）からなる方法。
【請求項３５】
請求項３３記載の方法であって、前記注入されたドーパントイオンをアニールするステップに続いておよそ１．０分間からおよそ１．０時間前記注入されたドーパントイオンの活性化アニールが行われ、前記注入はおよそ６００°Ｃからおよそ９００°Ｃの温度で行われる方法。
【請求項３６】
請求項３５記載の方法であって、前記活性化アニールはおよそ８０％Ｎ２およそ２０％Ｏ２を含む雰囲気内で行われる方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【公表番号】特表２０１１−５２９６３９（Ｐ２０１１−５２９６３９Ａ）
【公表日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１１−５２１０８８（Ｐ２０１１−５２１０８８）
【出願日】平成２１年４月６日（２００９．４．６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００２１５３
【国際公開番号】ＷＯ２０１０／０１４１２８
【国際公開日】平成２２年２月４日（２０１０．２．４）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２１年４月６日（２００９．４．６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００２１５３
【国際公開番号】ＷＯ２０１０／０１４１２８
【国際公開日】平成２２年２月４日（２０１０．２．４）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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